JP5061597B2 - 半導体装置 - Google Patents
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Description
低電位回路領域には、基準電位が低い回路ブロックが形成されている。例えば、低電位回路領域には、0Vを基準電位とし、オフ時とオン時で出力信号レベルが0Vと15Vの間で変化する回路が形成されている。高電位回路領域には、基準電位が高い回路ブロックが形成されている。例えば、高電位回路領域には、1000Vを基準電位とし、オフ時とオン時で出力信号レベルが1000Vと1015Vの間で変化する回路が形成されている。
低電位回路領域と高電位回路領域が混在している半導体装置では、一方の回路領域から他方の回路領域にハイとロウの間で変化する信号を伝達する場合に、トランジスタ(レベルシフトトランジスタ)が用いられることがある。
特許文献1の半導体装置は、低電位回路領域と、低電位回路領域から絶縁分離されている高電位回路領域と、低電位回路領域と高電位回路領域の双方から絶縁分離されている分離領域を備えており、この分離領域内に上記レベルシフトトランジスタを形成している。これにより、半導体装置の耐圧の向上を図っている。
特に、半導体装置がSOI(Silicon On Insulator)基板を利用している場合には、その問題が深刻となる。SOI基板に埋め込まれている埋め込み絶縁層(酸化膜等)の熱伝導率が、半導体層(Si等)と比較して小さいために、レベルシフトトランジスタの発熱を放熱することが難しい。
本発明は、上記の問題点を解決するために創案された。すなわち、レベルシフトトランジスタの発熱によって半導体装置が過熱されることを防止できる半導体装置を実現する。
本発明の半導体装置は、低電位回路領域と、低電位回路領域から絶縁分離されている高電位回路領域と、低電位回路領域と高電位回路領域の双方から絶縁分離されている分離領域を備えている。その分離領域内に、複数個の第1トランジスタと複数個の第2トランジスタが形成されている。
各々の第1トランジスタは、低電位回路領域と高電位回路領域のうちの一方の回路領域から他方の回路領域に伝達する信号であって、ハイとロウの間で変化する信号の立ち上がりタイミングにオンする。各々の第2トランジスタは、前記信号の立ち下がりタイミングにオンする。複数個の第1トランジスタと複数個の第2トランジスタは、第1トランジスタと非導通領域と第2トランジスタと非導通領域の順序が繰り返されるパターンに従って分離領域内に配置されている。
信号は、低電位回路領域から高電位回路領域に伝達される場合もあれば、高電位回路領域から低電位回路領域に伝達される場合もある。信号が双方向に伝達される場合、いずれか一方の向きにのみ本発明を適用してもよい。もちろん、双方向に本発明を適用してもよい。
第1トランジスタと第2トランジスタでレベルシフトトランジスタを構成すると、被伝達信号がハイの間はオンしてロウの間はオフするレベルシフトトランジスタを利用する場合に比して、レベルシフトトランジスタに電流が流れる時間を短くすることができ、消費電力と発熱量を抑えることができる。
本発明の半導体装置では、第1トランジスタと第2トランジスタが、被導通領域を挟んで交互に形成されている。立ち上がりエッジ信号を出力する第1トランジスタと、立ち下がりエッジ信号を出力する第2トランジスタは、同時にオンすることがない。同時にオンすることがない第1トランジスタと第2トランジスタが交互に配置されているために、第1トランジスタの発熱中は第2トランジスタに伝熱され、第2トランジスタの発熱中は第1トランジスタに伝熱される。第1トランジスタと第2トランジスタの温度の平均化が促進され、一方のトランジスタが過熱されることが抑制される。
さらに本発明の半導体装置では、第1トランジスタと第2トランジスタの各々が複数個に分割されている。しかも、分割された1個の第1トランジスタと、非導通領域と、分割された1個の第2トランジスタと、非導通領域の順序が繰り返される配置パターンが採用されている。このために、大発熱が局所的に集中して発生することがなく、小発熱が複数個所に分散して発生することになる。これによって、半導体装置が局所的に過熱されることが抑制される。
本発明の半導体装置を用いれば、低電位回路領域と高電位回路領域との間で信号を伝達する各々のレベルシフトトランジスタに発生する熱を低減することができ、半導体装置の過熱を抑制することができる。
本発明は、レベルシフトトランジスタが低電位回路領域から高電位回路領域に信号を伝達する場合に特に有用である。すなわち、一方の回路領域が低電位回路領域である場合に特に有効である。
低電位回路領域から高電位回路領域に信号を伝達するレベルシフトトランジスタには高電位が印加されるために発熱しやすい。本発明は、発熱しやすいレベルシフトトランジスタの問題に効果的に対応することができる。
第1トランジスタと第2トランジスタの間に配置される非導通領域は、トレンチを充填している絶縁層で形成してもよい。
トレンチを充填している絶縁層と、n型領域が高電位に接続されているダイオードで、第1トランジスタと第2トランジスタの間に配置される非導通領域を形成してもよい。すなわち、逆バイアス電圧が印加されるダイオードを利用して第1トランジスタと第2トランジスタ間の絶縁を確保してもよい。
例えば、第1トランジスタと第2トランジスタが必要とするソース領域またはエミッタ領域の作成を省略することによって、第1トランジスタと第2トランジスタの間にダイオードを形成することができる。第1トランジスタとダイオードと第2トランジスタとダイオードの順序が繰り返される配置パターンを比較的簡単に構成できる。
第1トランジスタと第2トランジスタの間に、逆バイアスが印加されているダイオードを配置すると、絶縁層の厚みを薄くできる。熱伝導率が低いことが多い絶縁層を薄くできるために、第1トランジスタと第2トランジスタの間の伝熱作用を高いレベルに維持することができる。
また、本発明の半導体装置は、以下のような構成であることが好ましい。
好ましい半導体装置は、高電位回路領域と分離領域を分離する第1分離部と、低電位回路領域と分離領域を分離する第2分離部を備えている。分離領域内には、第1分離部側に第1導電型の第1半導体領域が形成されており、第2分離部側に第2導電型の第2半導体領域が形成されており、第2半導体領域内の表面に臨む位置に第1導電型の第3半導体領域が形成されている。第1半導体領域と第3半導体領域を分離している第2半導体領域に対して絶縁膜を介してゲート電極が対向している。
この構造を備えていると、同一導電型の第1半導体領域と第3半導体領域と、それらを分離している反対導電型の第2半導体領域と、その第2半導体領域に絶縁膜を介して対向しているゲート電極によって、電界効果型の第1トランジスタと電界効果型の第2トランジスタが形成される。
例えば、第1半導体領域をドレイン領域とし、第2半導体領域をボディ領域とし、第3半導体領域をソース領域とする電界効果型の横型トランジスタを形成することができる。分離領域に、第1トランジスタと第2トランジスタが繰り返し出現するパターンを形成しやすい。
第1半導体領域と第2半導体領域と第3半導体領域とゲート電極の各々は、第1分離部と第2分離部に沿う方向に伸びており、第1半導体領域と第2半導体領域と第3半導体領域とゲート電極を横断して第1分離部から第2分離部に達する複数個の非導通領域が設けられていることが好ましい。この場合、隣接する非導通領域同士の間に間隔が形成されるように配置されており、非導通領域の一方側に第1トランジスタが位置し、非導通領域の他方側に第2トランジスタが位置する規則に従って、前記方向に沿って、第1トランジスタと第2トランジスタが交互に配置されていることが好ましい。
この構成によると、第1トランジスタ→非導通領域→第2トランジスタ→非導通領域→第1トランジスタの順序が繰り返されるパターンを形成しやすい。
第1半導体領域と第2半導体領域とゲート電極の各々は、隣接する非導通領域同士の間を、第1分離部と第2分離部に沿って長く伸びており、第3半導体領域は、隣接する非導通領域同士の間において、第1分離部と第2分離部に沿って複数個に分割されており、分割された第3半導体領域同士の間に間隔が確保されていることが好ましい。
第3半導体領域は、ゲート電極と絶縁膜を介して対向している第2半導体領域にチャネル領域が形成された際に、チャネル領域に第1導電型のキャリアを供給する領域となる。したがって、第3半導体領域が形成されている断面を持つ領域では、トランジスタを形成することができる。第3半導体領域が形成されていない断面を持つ領域では、チャネル領域にキャリアを供給する領域がないので、トランジスタが形成されない。トランジスタが形成されない領域により、トランジスタが形成される領域を複数個に分割し、トランジスタが形成される領域間に間隔を確保することができる。すなわち、個々の第1トランジスタや個々の第2トランジスタを複数の領域に分割することができる。
個々の第1トランジスタや個々の第2トランジスタが局所的に発熱する現象を抑制することができる。
第1半導体領域と第2半導体領域と第3半導体領域とゲート電極の各々は、第1分離部と第2分離部に沿う方向に伸びており、第1半導体領域と第2半導体領域と第3半導体領域とゲート電極を横断して第1分離部から第2分離部に達する複数個の絶縁膜が形成されていることが好ましい。この場合、隣接する絶縁膜は、絶縁膜同士の間に間隔を置いて配置されており、絶縁膜の一方側には第3半導体領域が形成されており、絶縁膜の他方側には第3半導体領域が形成されていないのが好ましい。第3半導体領域が形成されている側では第1トランジスタまたは第2トランジスタが形成されるのに対し、第3半導体領域が形成されていない側ではダイオードが形成される。
この構成によると、第1トランジスタと第2トランジスタの間に幅の広いトレンチを掘らないでも、第1トランジスタと第2トランジスタの間に充分な間隔を形成することができる。トランジスタの熱を周囲に伝熱しやすく、トランジスタの過熱を防ぎやすい。
半導体基板と、半導体基板上に形成されている埋め込み絶縁層と、埋め込み絶縁層の上に形成されている半導体層を備え、半導体層に、低電位回路領域と高電位回路領域と分離領域が形成されていてもよい。
埋め込み絶縁層を備える半導体装置は、一般的にSOI(Silicon On Insulator)と称呼されている。SOIはサージ電圧等に対する耐圧が高いことが知られている。しかしながら、埋め込み絶縁層(酸化膜等)は、半導体層(Si等)と比較して熱伝導性が悪い。したがって、発生した熱が発散され難く、熱がこもり、半導体装置が過熱され易い。
本発明をこのような半導体装置に適用すれば、低電位回路領域と高電位回路領域間で信号を伝達する際に発生する熱を発散し易くし、半導体装置の過熱を防止しやすくなる。
(第1特徴)
半導体基板2と、半導体基板2の上に形成されている埋め込み絶縁層3と、埋め込み絶縁層3の上に形成されている第1導電型の中間半導体層40を備えている。
中間半導体層40内において埋め込み絶縁層3に接し、第1導電型の不純物を高濃度に含む半導体領域48が第1分離部26b寄りに形成されている。これにより、中間半導体層40と埋め込み絶縁層3の接合界面の臨界電界を高くし、埋め込み絶縁層3が負担できる電圧を向上させることができ、耐圧の高い半導体装置を構成することができる。
(第2特徴)
非導通領域は絶縁膜26cである。
(第3特徴)
半導体装置は、第1導電型の中間半導体層40内において表面に臨んで形成されている第2導電型のリサーフ層44を備えている。
(第4特徴)
リサーフ層44の表面側の一部を覆うフィールド酸化膜46を備えている。
本発明を具現化した半導体装置の第1実施例を、図1〜図4を参照して説明する。本実施例の半導体装置は、図3に示すように、低電位回路領域10と、高電位回路領域30と、分離領域20を備えている。分離領域20は、第1分離部26bによって高電位回路領域30から絶縁分離されており、第2分離部26aによって低電位回路領域10から絶縁分離されている。分離領域20は、高電位回路領域30を低電位回路領域10から絶縁分離している。
後記するように、分離領域20内に、低電位回路領域10から高電位回路領域30に被伝達信号を伝達するためのレベルシフトトランジスタが形成されている。なお、被伝達信号は、ハイレベルとロウレベルの間で変化する。
図1は、レベルシフトトランジスタを用いて低電位回路領域10から高電位回路領域30に被伝達信号を伝達する部分の回路図である。図2は、図1に示した回路図の各部位における電圧変化を示すタイミングチャート図である。図3は、半導体装置の平面図である。図4は、レベルシフトトランジスタの構成を示す分離領域20の断面図と表面図である。
本実施例の半導体装置1は、被伝達信号の立ち上がりエッジのタイミングを低電位回路領域10から高電位回路領域30に伝達する第1レベルシフトトランジスタAと、被伝達信号の立ち下がりエッジのタイミングを低電位回路領域10から高電位回路領域30に伝達する第2レベルシフトトランジスタBを備えている。高電位回路領域30では、立ち上がりエッジのタイミングと立ち下りエッジのタイミングとから被伝達信号を復元することができる。
低電位回路領域10の信号線P1は、分離領域20に形成されている第1レベルシフトトランジスタAのゲートG1に接続されている。第1レベルシフトトランジスタAのソースS1は、高電位回路領域30のグランドに接続されている。第1レベルシフトトランジスタAのドレインD1は、抵抗R1とツェナーダイオードZD1の並列回路を介して、高電位回路領域30の電源Vcc(1015V)に接続されている。なお、ツェナーダイオードZD1は、アノードがドレインD1に接続され、カソードが電源Vccに接続されている。また、第1レベルシフトトランジスタAのドレインD1は、信号を反転するインバータIC1の入力側に接続されている。インバータIC1の出力側は、RSフリップフロップIC7のS端子に接続されている。
インバータIC1の入力側を(a)点とする。インバータIC1の出力側を(b)点とする。インバータIC2の入力側を(c)点とする。インバータIC2の出力側を(d)点とする。また、RSフリップフロップIC3の出力側を(e)点とする。
(a)〜(e)点の電位が変化する様子を、図1、図2を参照して説明する。
第1レベルシフトトランジスタAと第2レベルシフトトランジスタBを用い、図2の(1)に示す被伝達信号を、低電位回路領域10から高電位回路領域30に伝達する。
立ち上がりエッジ信号がオンしているT21期間は、この状態が維持される。
被伝達信号がハイであるT2期間はこの状態が維持される。
立ち下がりエッジ信号がオンしているT31期間は、この状態が維持される。
被伝達信号がロウであるT3期間はこの状態が維持される。
これにより、図2の(1)に示す低電位回路領域10の被伝達信号が、高電位回路領域30で復元される。低電位回路領域10では10Vと15Vの間で変化していた被伝達信号が、高電位回路領域30では1000Vと1015Vの間で変化する信号に変換される。
前述したように、高電位回路領域30は、低電位回路領域10内に島状に形成されている。高電位回路領域30の周りを分離領域20が一巡している。分離領域20は、略四角形の高電位回路領域30を包囲する帯状に形成されている。
分離領域20は、第1絶縁膜26bで、高電位回路領域30から電気的に絶縁分離されている。また、分離領域20は、第2絶縁膜26aで、低電位回路領域10から電気的に絶縁分離されている。分離領域20は、高電位回路領域30と低電位回路領域10の双方から絶縁分離されている。
分離領域20は、幅方向に伸びる絶縁膜26cで分割されている。絶縁膜26cは、第1絶縁膜26bから第2絶縁膜26aまで達している。絶縁膜26cは、隣接する絶縁膜26c同士の間に間隔が確保されるピッチで、分離領域20の長さに沿って、繰り返し形成されている。これにより、分離領域20は、電気的に分離された複数の半導体領域に分割されている。
分割された複数の半導体領域は、後述する半導体領域22(図3で、粗いピッチのハッチで示す領域)と、半導体領域24(図3で、白抜きで示す領域)と半導体領域27(図3で、細かいピッチのハッチで示す領域)を備えている。分割された半導体領域は、半導体領域22,24,27,24の順序が繰り返されているパターンを形成している。
半導体領域22は、p型の不純物(典型的にはボロン)を高濃度に含む単結晶シリコンの半導体基板2と、その半導体基板2上に形成されている酸化シリコン(SiO2)の埋込み絶縁膜3と、その埋込み絶縁膜3上に形成されている半導体層4を備えている。半導体基板2、埋込み絶縁膜3及び半導体層4の積層構造は、一般的にSOI(Silicon On Insulator)基板と称される。
分離領域20の内周側寄り(第1分離部寄り)には、n型(第1導電型)のドリフト領域39が形成されている。その表面の一部に、n+型のドレイン領域43(第1半導体領域)が形成されている。n+型のドレイン43は、絶縁膜26bが伸びている方向と平行に伸びている。
分離領域20の外周側寄り(第2分離部寄り)には、p型(第2導電型)のボディ領域45が形成されている。その表面の一部に、p+型のボディコンタクト領域41が形成されている。p+型のボディコンタクト41は、絶縁膜26aが伸びている方向と平行に伸びている。
第1トランジスタTr1を形成する領域22では、p+型のボディコンタクト領域41に沿って、n+型のソース領域42が形成されている。図示はされていないが、第2トランジスタTr1を形成する領域27でも、p+型のボディコンタクト領域41に沿って、n+型のソース領域42が形成されている。これに対し、ダイオードを形成する領域24では、n+型のソース領域42が形成されていない。
n型の中間半導体層40の表面であって、p型のボディ領域45とn型のドリフト領域39から離間した範囲に、p型のリサーフ層44が形成されている。リサーフ層44の上部には、リサーフ層44に接するフィールド絶縁膜46が形成されている。リサーフ層44と、フィールド絶縁膜46は、絶縁膜26a,26bと平行に伸びている。
埋め込み絶縁層3と接している中間半導体層40の裏側部分には、n+型の半導体領域48が伸びている。n+型の半導体領域48は、n型のドリフト領域39に接している。n+型の半導体領域48は、p型ボディ領域45とは接しておらず、半導体装置1の表面にも臨んでいない。
絶縁膜47aと、フィールド酸化膜46の一部を覆う範囲に、ゲート電極52が形成されている。n+型のドレイン領域43と、絶縁膜47bと、フィールド酸化膜46の一部を覆う範囲に、ドレイン電極54が形成されている。図示はされていないが、p+型のボディコンタクト41と、n+型のソース領域42の表面には、ソース電極が形成されている。
半導体領域22のn+型のソース領域42は、第1トランジスタTr1のソース領域に対応する。半導体領域22のp型ボディ領域45は、第1トランジスタTr1のボディ領域に対応する。半導体領域22のn+型のドレイン領域43は、第1トランジスタTr1のドレイン領域に対応する。半導体領域22のゲート電極52は、第1トランジスタTr1のゲート電極に対応する。半導体領域22のドレイン電極54は、第1トランジスタTr1のドレイン電極に対応する。なお、図示していないが、ソース領域42には、第1トランジスタTr1のソース電極を接続する。
半導体領域27に形成されたn+型のソース領域42は、第2トランジスタTr2のソース領域に対応する。半導体領域27に形成されたp型ボディ領域45は、第2トランジスタTr2のボディ領域に対応する。半導体領域27に形成されたn+型のドレイン半導体領域43は、第2トランジスタTr2のドレイン領域に対応する。半導体領域27のゲート電極52は、第2トランジスタTr2のゲート電極に対応する。半導体領域22のドレイン電極54は、第2トランジスタTr2のドレイン電極に対応する。なお、図示していないが、ソース領域42には、第2トランジスタTr2のソース電極を接続する。
ソース電極(図1に示すソースS2)に0Vを印加し、ドレイン電極(図1に示すのドレインD2)に、高電位回路領域30の電源Vccを印加し、ゲート電極52に所定のゲート電圧(図1、図2に示す立ち下がりエッジ信号のオン電圧)を印加すると、ゲート電極52と絶縁膜47aを介して対向しているp型のボディ領域45の極性が反転し、チャネル領域が形成される。これにより、ソース領域42から中間半導体層40を介してn+型の半導体領域43(ドレイン領域)にキャリアが移動し、第2トランジスタTr2がオン状態となる。
半導体領域22,27と同様、ドレイン領域43と、ドリフト領域39と、ボディ領域45と、ドレイン電極54と、電極52が、絶縁膜26a,26bに沿う方向に伸びている。
半導体領域22,27にはソース領域42が形成されているが、半導体領域24にはソース領域42が形成されていない。半導体領域24では、半導体領域22,27でソース領域42が形成されている領域に、p+型の半導体領域61が伸びている。半導体領域24のその他の構成は、半導体領域22,27と同様である。
半導体領域24に形成されたp+型の半導体領域61は、ダイオードDのアノード領域に対応する。半導体領域24に形成されたn+型の半導体領域43(半導体領域22,27では、ドレイン領域)は、ダイオードDのカソード領域に対応する。半導体領域24の電極52(半導体領域22,27では、ゲート電極)は、ダイオードDのアノード電極に対応する。半導体領域24の電極54(半導体領域22,27では、ドレイン電極)は、ダイオードDのカソード電極に対応する。
ダイオードDのアノード電極(ゲート電極52)は低電位回路に接続され、ダイオードDのカソード電極(ドレイン電極54)は高電位回路に接続されている。すなわち、ダイオードDには常の逆バイアス電圧が印加されており、アノード電極(ゲート電極52)とカソード電極(ドレイン電極54)は非導通状態に維持される。
半導体領域24に形成されたダイオードDは、非導通領域を提供し、第1トランジスタTr1と第2トランジスタTr2を電気的に絶縁分離するとともに、半導体領域22に形成されている第1トランジスタTr1と半導体領域27に形成されている第2トランジスタTr2の間の間隔を開けている。
さらに、本発明の半導体装置1では、第1トランジスタTr1と第2トランジスタTr2が、絶縁膜26c及びダイオードDを挟んで交互に形成されている。第1トランジスタTr1は、被伝達信号の立ち上がりを示す信号を出力するトランジスタであり、第2トランジスタTr2は、被伝達信号の立ち下りを示す信号を出力するトランジスタである。したがって、第1トランジスタTr1と第2トランジスタTr2は、双方が同時にオンすることがない。同時にオンすることがないトランジスタが、ダイオードD形成領域の間隔をもって交互に形成されているので熱が発散し易い。
これにより、低電位回路領域10と高電位回路領域30との間で信号の伝達を媒介する第1レベルシフトトランジスタAと第2レベルシフトトランジスタBの過熱を抑制し、半導体装置1の過熱を抑制することができる。
また、半導体装置1は分離領域20を備え、その幅方向に主電流が流れる横型のトランジスタ構造を第1トランジスタTr1及び第2トランジスタTr2に採用しているので、第1トランジスタTr1とダイオードDと第2トランジスタTr2とダイオードDの繰り返しパターンを容易に形成することができる。
また、半導体装置1の高電位回路領域30は、低電位回路領域10内に分離領域20に囲まれて形成されている。これにより、半導体装置1の耐圧を向上させることができる。
また、本実施例の半導体装置1は、埋め込み絶縁層3と接するように形成されたn型の半導体領域48を備えている。これにより、中間半導体層40の裏側部分と埋め込み絶縁層3の接合界面の臨界電界を高くし、埋め込み絶縁層3が負担できる電圧を向上させることができる。そして、耐圧の高い半導体装置1を構成することができる。
本発明を具現化した半導体装置の第2実施例を、図6を参照して説明する。
第2実施例の半導体装置1bは、第1実施例で説明した第1トランジスタTr1及び第2トランジスタTr2が、それぞれが絶縁膜に囲まれて分割された分離領域20内で、さらに複数に分割されて形成されている。
図6は、半導体装置1bの上面図である。以降、半導体装置1(併せて図4参照)と相違する構成のみについて説明する。
半導体装置1bでは、第1トランジスタTr1が、半導体領域22の中で、さらに複数の領域に分割して形成されている。
半導体領域22では、上面から見ると、p+型の半導体領域41aの3箇所に凹部が設けられている。これらの凹部に、ソース領域42aが形成されている。
p+型の半導体領域41aに囲まれてソース領域42aが形成されている断面は、第1実施例の第1トランジスタTr1を構成する半導体領域22と同様の断面になるように構成されている。したがって、この断面を有する領域では、ソース電極がグランドに接続され、ドレイン電極に高電位回路領域30の電源Vccを印加し、ゲート電圧を印加すると、電極52と絶縁膜47cを介して対向しているp型のボディ領域45の極性が反転し、チャネル領域が形成される。これにより、ソース領域42から中間半導体層40を介してn+型の半導体領域43aにキャリアが移動し、この部分で形成されている第1トランジスタTr1がオン状態となる。
一方、p+型の半導体領域41aに囲まれているソース領域42aが形成されていない断面では、第1実施例のダイオードDを構成する半導体領域24と同様の断面となる。この部分は、電子を放出するソース領域が存在しないため、キャリアが移動することがなく、非導通領域とすることができる。
第2トランジスタTr2もトランジスタTr1と同様に、半導体領域27の中で、さらに複数の領域に分割して形成されている。
また、トランジスタを形成する領域とダイオードを形成する領域を、ソース領域42aを形成するか否かで決定することができる。その他は、双方同じ構成であるので、トランジスタを形成する領域に、選択的に簡単にダイオードDである被導通領域を形成することができる。
以上では、ソース領域42を複数個に分割することで、半導体領域22内の第1トランジスタTr1と半導体領域27内の第2トランジスタTr2を複数個に分割した例を示したが、ソース領域42に代えてドレイン領域43を複数個に分割してもよいし、ゲート電極52を複数個に分割してもよい。ソース領域42と、ドレイン領域43と、ゲート電極52のうちの少なくとも一つを、複数個に分割すれば、発熱箇所を分散し、1位置あたりの発熱量を減少することができる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
この構成により、被伝達信号の立ち上がりのタイミングと立ち下がりのタイミングを高電位回路領域30bから低電位回路領域10bに伝達することができる。そして、低電位回路領域10bで、容易に被伝達信号を復元することができる。高電位回路領域30bでは1000Vと1015Vの間で変化していた被伝達信号が、低電位回路領域10bでは10Vと15Vの間で変化する信号に変換される。
上記第3レベルシフトトランジスタEを、低電位回路領域10bと高電位回路領域30bの双方から絶縁分離されている分離領域20bに、複数個に分割して形成する。第3レベルシフトトランジスタEを形成する複数個のトランジスタの各々を第3トランジスタTr3という。また、第4レベルシフトトランジスタFを形成する複数個のトランジスタの各々を第4トランジスタTr4という。図3に示す半導体装置1の場合と同様、分離領域20bは、第3トランジスタTr3を形成している半導体領域、ダイオードを形成ている半導体領域、第4トランジスタを形成している半導体領域、ダイオードを形成している半導体領域の順序が繰り返されるパターンを形成している。
また、本実施例では、半導体装置がSOI構造を有する場合について説明したが、本発明を適用した半導体装置はSOI構造を有していなくてもよい。
2 半導体基板
3 埋め込み絶縁層
4 半導体層
10,10b 低電位回路領域
20,20b 分離領域
22,24,27 半導体領域
26a,26b,26c 絶縁層
28 p型のウェル半導体領域
29 n型のウェル半導体領域
30,30b 高電位回路領域
39 ドリフト領域
40 中間半導体層
41,41a p+型の半導体領域
42,42a n+型のソース領域
43,43a n+型の半導体領域
44 リサーフ層
45 ボディ領域
46 フィールド酸化膜
47a,47b,47c,47d 絶縁膜
48 n型の半導体領域
52 ゲート電極
54 ドレイン電極
A 第1レベルシフトトランジスタ
B 第2レベルシフトトランジスタ
E 第3レベルシフトトランジスタ
F 第4レベルシフトトランジスタ
Tr1 第1トランジスタ
Tr2 第2トランジスタ
Tr3 第3トランジスタ
Tr4 第4トランジスタ
P1,P2,P3,P4 信号線
Claims (7)
- 低電位回路領域と、
低電位回路領域から絶縁分離されている高電位回路領域と、
低電位回路領域と高電位回路領域の双方から絶縁分離されている分離領域を有し、
分離領域内に、複数個の第1トランジスタと複数個の第2トランジスタが形成されており、
各々の第1トランジスタは、低電位回路領域と高電位回路領域のうちの一方の回路領域から他方の回路領域に伝達する信号であって、ハイとロウの間で変化する信号の立ち上がりタイミングにオンし、
各々の第2トランジスタは、前記信号の立ち下がりタイミングにオンし、
第1トランジスタと非導通領域と第2トランジスタと非導通領域の順序が繰り返されるパターンで、前記分離領域内に複数個の第1トランジスタと複数個の第2トランジスタが配置されており、
前記非導通領域は、トレンチを充填している絶縁層と、n型領域が高電位に接続されているダイオードで形成されていることを特徴とする半導体装置。 - 前記一方の回路領域が低電位回路領域であることを特徴とする請求項1の半導体装置。
- 前記高電位回路領域と前記分離領域を分離する第1分離部と、
前記低電位回路領域と前記分離領域を分離する第2分離部と、
前記分離領域内の前記第1分離部側に形成されている第1導電型の第1半導体領域と、
前記分離領域内の前記第2分離部側に形成されている第2導電型の第2半導体領域と、
前記第2半導体領域内において表面に臨んで形成されている第1導電型の第3半導体領域と、
前記第1半導体領域と前記第3半導体領域を分離している前記第2半導体領域に絶縁膜を介して対向しているゲート電極を備えており、
同一導電型の第1半導体領域と第3半導体領域と、それらを分離している反対導電型の第2半導体領域と、その第2半導体領域に絶縁膜を介して対向しているゲート電極によって、電界効果型の前記第1トランジスタと電界効果型の前記第2トランジスタが形成されていることを特徴とする請求項1又は2の半導体装置。 - 前記第1半導体領域と前記第2半導体領域と前記第3半導体領域と前記ゲート電極の各々は、前記第1分離部と前記第2分離部に沿う方向に伸びており、
前記第1半導体領域と前記第2半導体領域と前記第3半導体領域と前記ゲート電極を横断して前記第1分離部から前記第2分離部に達する複数個の前記非導通領域が、隣接する非導通領域同士の間に間隔を置いて配置されており、
前記非導通領域の一方側に前記第1トランジスタが位置し、前記非導通領域の他方側に前記第2トランジスタが位置する規則に従って、前記方向に沿って、前記第1トランジスタと前記第2トランジスタが交互に配置されていることを特徴とする請求項3の半導体装置。 - 前記第1半導体領域と前記第2半導体領域と前記ゲート電極の各々は、隣接する前記非導通領域同士の間を、前記第1分離部と前記第2分離部に沿って伸びており、
前記第3半導体領域は、隣接する前記非導通領域同士の間において、前記第1分離部と前記第2分離部に沿って複数個に分割されており、分割された第3半導体領域同士の間に間隔が確保されていることを特徴とする請求項4の半導体装置。 - 前記第1半導体領域と前記第2半導体領域と前記第3半導体領域と前記ゲート電極の各々は、前記第1分離部と前記第2分離部に沿う方向に伸びており、
前記第1半導体領域と前記第2半導体領域と前記第3半導体領域と前記ゲート電極を横断して前記第1分離部から前記第2分離部に達する複数個の絶縁膜が、隣接する絶縁膜同士の間に間隔を置いて配置されており、
前記絶縁膜の一方側には前記第3半導体領域が形成されており、前記絶縁膜の他方側には前記第3半導体領域が形成されていないことを特徴とする請求項3の半導体装置。 - 半導体基板と、前記半導体基板の上に形成されている埋め込み絶縁層と、前記埋め込み絶縁層の上に形成されている半導体層を備えており、
その半導体層に、前記低電位回路領域と高電位回路領域と分離領域が形成されていることを特徴とする請求項1〜6のいずれかの半導体装置。
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