JP2006157367A - 信号伝達回路 - Google Patents
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Abstract
【課題】 コストダウンの障害となるLDMOS(Laterally Diffused Metal Oxide Semiconductor)の使用数を削減しコストダウンを図れる信号伝達回路を提供する。
【解決手段】 低電位の回路において、パルス発生器11aは信号入力端HINから入力した信号の正負のエッジを検出し、それぞれのエッジを表すパルス信号をスイッチング素子Q1〜2に出力する。スイッチング素子Q1〜2は電流源Ires1〜2をオン/オフし、LDMOSQ3を介して高電位の回路において、抵抗R3に電流を供給する。抵抗R3は電流地に応じた電圧を両端に発生し、異なる閾値を有するインバータInv1〜2によって、低電位の回路にて入力された信号の正負のエッジが復元され、パルス検出回路12a、RS(Reset-Set)フリップフロップ13、スイッチング素子Q5〜6、抵抗R13〜14によって、入力された信号が復元される。
【選択図】 図1
【解決手段】 低電位の回路において、パルス発生器11aは信号入力端HINから入力した信号の正負のエッジを検出し、それぞれのエッジを表すパルス信号をスイッチング素子Q1〜2に出力する。スイッチング素子Q1〜2は電流源Ires1〜2をオン/オフし、LDMOSQ3を介して高電位の回路において、抵抗R3に電流を供給する。抵抗R3は電流地に応じた電圧を両端に発生し、異なる閾値を有するインバータInv1〜2によって、低電位の回路にて入力された信号の正負のエッジが復元され、パルス検出回路12a、RS(Reset-Set)フリップフロップ13、スイッチング素子Q5〜6、抵抗R13〜14によって、入力された信号が復元される。
【選択図】 図1
Description
本発明は、信号の伝達を行う信号伝達回路に係り、特にハイサイドドライバ等、電位が異なる回路に信号を伝達するためにレベルシフトを行う信号伝達回路に関する。
従来における、高圧ドライバ(HVIC(High Voltage Integrated Circuit)ドライバ)等、低電位から高電位へのレベルシフト回路は、高電位に持ち上げて伝送する信号を予め微分して、該微分波形からセットおよびリセット信号を生成し、このセットおよびリセット信号を、各々のレベルシフトを行う高電圧素子(通常、LDMOS(Laterally Diffused Metal Oxide Semiconductor)と呼ばれる。以下LDMOSという。)(高耐圧スイッチング素子)に伝えることにより、セットおよびリセット信号を高電位側へ伝達して、高電位側においてフリップフロップ等の回路を用いて元の波形に復元している。つまり、波形を低電位から高電位に持ち上げて伝送する場合、あるいは、その反対に波形を基準電位やマイナス電位へ落として伝送する場合のいずれの場合においても、セット信号およびリセット信号をそれぞれ異なる電位間において伝達するためにLDMOSを2つ必要とする。
上記のように、異なる電位間において信号を伝送する場合、通常は、以下の理由により、該信号を微分して伝送することが主流となっている。すなわち、LDMOSには通常、600V程度の電圧が印加されるため、LDMOSに印加される電圧と流れる電流との積である消費電力が極めて大きくなり、該LDMOSが形成されたICが発熱してしまう。ここで、上述したようなICの発熱は、DMOSがオンしている時間的割合を低減することによって抑制することができるので、信号を元の波形のままLDMOSによって伝送せず、該信号からエッジトリガ信号といった非常に時間長が短い信号を生成して、つまり、該信号を微分して伝送することが主流となっている。このように、エッジ時間のみLDMOSに電流を流すことにより、LDMOSの消費電力を抑制することができ、これにより、ICの発熱を抑制することができる。
図9は従来における信号伝達回路の回路図である。この図において、信号伝達回路は、パルス発生器11aと、パルス検出回路12aと、RS(Reset-Set)フリップフロップ13と、UV検出器14と、シュミットトリガバッファSBufと、LDMOSQ1〜2、スイッチング素子Q5〜6と、抵抗R1、R11〜14とから構成される。
パルス発生器11aは入力端IpPgにおいて入力された信号の正負のエッジを検出し、それぞれのエッジを表すパルス信号を出力端OpPg1〜2から出力する。パルス検出回路12aは例えば、RSフリップフロップによって構成され、入力端IpPdr、IpPdsに入力されたパルス信号に対応したパルス信号を出力端OpPdr、OpPdsから出力する。パルス検出回路12aは信号ラインに含まれるノイズ成分の除去も行っているため、パルスフィルタともいう。UV検出器14は入力端Ipuvから入力された高電位側の電源電圧VBの異常低下を検出して、出力端Opuvからハイレベルの信号を出力する。LDMOSQ1〜2および通常のMOS−FET(Field Effect Transistor)からなるスイッチング素子Q5〜6は、第1および第2の主端子としてドレインとソースおよび制御電極としてゲートならびに半導体基板に接続されたバックゲートを有する。尚、LDMOSQ1〜2、スイッチング素子Q6はNチャンネルのMOS−FETであり、スイッチング素子Q5はPチャンネルのMOS−FETであり、バックゲートをソースと接続して使用される。
シュミットトリガバッファSBufおよびパルス発生器11aの電源入力端は低電位側の電源電圧Vccに接続され、シュミットトリガバッファSBufおよびパルス発生器11aのグランド入力端は共通グランド電位端COMに接地される。信号入力端HINがシュミットトリガバッファSBufの入力端に接続され、抵抗R1を介して共通グランド電位端COMに接地される。シュミットトリガバッファSBufの出力端はパルス発生器11aの入力端IpPgに接続され、パルス発生器11aの出力端OpPg1〜2は、それぞれ、LDMOSQ1〜2のゲートに接続される。
LDMOSQ1、Q2のソースが共通グランド電位端COMに接地される。LDMOSQ1のドレインが抵抗R11の一端およびパルス検出回路12aの入力端IpPdsに接続される。LDMOSQ2のドレインが抵抗R12の一端およびパルス検出回路12aの入力端IpPdrに接続される。
抵抗R11、12の他端、パルス検出回路12aおよびRSフリップフロップ13の電源入力端、UV検出器14の入力端Ipuv、およびスイッチング素子Q5のソースは高電位側の電源電圧VBに接続され、パルス検出回路12aおよびRSフリップフロップ13ならびにUV検出器14のグランド入力端と、スイッチング素子Q6のソースとは高電位側のグランド電位端VSに接続される。パルス検出回路12aの出力端OpPdr、OpPdsは、それぞれ、RSフリップフロップ13のリセット入力端R、セット入力端Sに接続される。UV検出器14の出力端OpuvはRSフリップフロップ13のリセット入力端Rに接続される。
RSフリップフロップ13のデータ出力端Qはスイッチング素子Q5〜6のゲートに共通に接続される。スイッチング素子Q5のドレインが抵抗R13の一端に接続され、スイッチング素子Q6のドレインが抵抗R14の一端に接続され、抵抗R13の他端および抵抗R14の他端が高電位側の信号出力端HOに共通に接続される。以上のように、スイッチング素子Q5およびQ6はインバータを構成する。尚、信号出力端HOは、例えば、パワーMOS−FET等、電力のスイッチング素子の制御端子に接続される。
次に、従来における信号伝達回路の動作の概略を説明する。
信号入力端HINから入力された入力信号INがシュミットトリガバッファSBufによって波形整形され、パルス発生器11aに入力される。パルス発生器11aは入力された信号を微分し、該信号の立ち上がりまたは立ち下がりに同期して、セット信号Setまたはリセット信号ResetをLDMOSQ1および2へそれぞれ出力する。LDMOSQ1および2は入力されたセット信号Setまたはリセット信号Resetによって、LDMOSQ1またはQ2がスイッチング動作を行うことにより、信号論理を反転し、レベル変換を行いつつ、パルス検出回路12aに出力する。パルス検出回路12aは、信号論理が反転され、且つ、レベル変換されたセット信号Setまたはリセット信号ResetをRSフリップフロップ13に出力する。RSフリップフロップ13は該セット信号Setまたはリセット信号Resetからパルス発生器11aに入力された元の波形を復元し、スイッチング素子Q5〜6および抵抗R13〜14からなるインバータに出力し、該インバータが入力された信号の位相を反転して信号出力端HOから出力する。
尚、高電位側の電源電圧VBの異常低下が起こると、UV検出器14がこれを検知し、RSフリップフロップ13のリセット入力端Rにハイレベルの信号を出力し、該信号伝達回路の出力端HOに接続された電力のスイッチング素子をオフにする。
信号入力端HINから入力された入力信号INがシュミットトリガバッファSBufによって波形整形され、パルス発生器11aに入力される。パルス発生器11aは入力された信号を微分し、該信号の立ち上がりまたは立ち下がりに同期して、セット信号Setまたはリセット信号ResetをLDMOSQ1および2へそれぞれ出力する。LDMOSQ1および2は入力されたセット信号Setまたはリセット信号Resetによって、LDMOSQ1またはQ2がスイッチング動作を行うことにより、信号論理を反転し、レベル変換を行いつつ、パルス検出回路12aに出力する。パルス検出回路12aは、信号論理が反転され、且つ、レベル変換されたセット信号Setまたはリセット信号ResetをRSフリップフロップ13に出力する。RSフリップフロップ13は該セット信号Setまたはリセット信号Resetからパルス発生器11aに入力された元の波形を復元し、スイッチング素子Q5〜6および抵抗R13〜14からなるインバータに出力し、該インバータが入力された信号の位相を反転して信号出力端HOから出力する。
尚、高電位側の電源電圧VBの異常低下が起こると、UV検出器14がこれを検知し、RSフリップフロップ13のリセット入力端Rにハイレベルの信号を出力し、該信号伝達回路の出力端HOに接続された電力のスイッチング素子をオフにする。
しかしながら、上述した信号伝達回路においては、セット信号またはリセット信号を伝送するために、LDMOSを2つ必要とする。LDMOSは高電圧印加に耐えるように、素子の構造が他の素子と大きく異なっており、IC内部にて大きな面積を占めており、ICのコスト削減の障害になっているという問題があった。
そのため、LDMOSを削減することができれば、コスト的にメリットが出ることになる。これに対応して、例えば、特許文献1に、パワーデバイスのオン、オフを指令する指令信号INを外部から入力し、指令信号INに基づきパワーデバイスのオンを指示するON信号を生成する回路と、指令信号INに基づきパワーテバイスのオフを指示するOFF信号を生成する回路と、ON及びOFF信号を1つのオン・オフ信号に統合するNOR回路とを含むワンショット回路と、1つのオン・オフ信号を高電位にレベルシフトして出力するレベルシフト回路と、レベルシフト回路からの出力に従い、一対のスイッチング素子T1、T2を制御してパワーデバイスに対する駆動信号を出力する出力回路とを備え、セットとリセットとを1つのLDMOSにて高圧側に伝達するパワーデバイスの駆動回路が記載されている。上述したパワーデバイスの駆動回路は、セットとリセットを表す波形の微分波形を1つのレベルシフトを行う高圧素子に伝え、セットとリセット波形を高圧電位まで波形伝達して、この高圧部でフリップフロップ等の回路を用いて元の波形に復元している。
特開2003−338743号公報
しかしながら、セット信号もリセット信号も同じ波形であり、フリップフロップにとってはセット信号もリセット信号も単なるクロックでしかなく、セット信号とリセット信号との区別をつけることができないのが現状である。すなわち、フリップフロップはリセット状態でクロックが来ればセットし、セット状態でクロックが来ればリセットするというように、クロックが来るたびに状態を変化させているため、ノイズがフリップフロップに入り、一度セット・リセット状熊が入力信号と逆になると、セッ卜・リセットは、そのまま入力信号とは逆の状態を維持することになり、パワーデバイスをオフすべき時にオンを指示してしまい、パワーデバイスの破損を引き起こす可能性があるという問題があった。
また、上記のような不具合を起こさないようにするため、入力信号とフリップフロップ出力とを比較して補正する技術も開示されているが、入力信号と出力信号を比較するために、レベルシフト回路を必要とし、レベルシフトを行う高圧素子を1つのみ用いてセットとリセット波形を高圧電位まで波形伝達し、高圧素子を削減し回路構成および制御を簡素化することができないという問題があった。
本発明は、上記事情を考慮してなされたもので、その目的は、コストダウンの障害となるLDMOSの使用数を削減し、コストダウンを図ることができる信号伝達回路を提供することにある。
上記目的を達成するために、この発明では、以下の手段を提案している。
請求項1に係る発明は、電位が異なる回路間に信号を伝達する信号伝達回路であって、一方の電位の回路における複数の入力信号に対応する電流を出力する複数の電流出力手段と、前記電流出力手段から出力された電流を前記一方の電位の回路から他方の電位の回路に伝達する一つの電流伝達手段と、前記電流伝達手段によって他方の電位の回路に伝達された電流から、複数の前記入力信号を取り出す信号検出手段とを備えたことを特徴とする。
この発明によれば、一方の電位の回路における複数の入力信号に対応する複数の電流出力手段から、電流伝達手段を複数備えることなく、複数の入力信号に対応する複数の電流が、他方の電位の回路に伝達され、信号検出手段によって他方の電位の回路において複数の入力信号が復元される。
請求項1に係る発明は、電位が異なる回路間に信号を伝達する信号伝達回路であって、一方の電位の回路における複数の入力信号に対応する電流を出力する複数の電流出力手段と、前記電流出力手段から出力された電流を前記一方の電位の回路から他方の電位の回路に伝達する一つの電流伝達手段と、前記電流伝達手段によって他方の電位の回路に伝達された電流から、複数の前記入力信号を取り出す信号検出手段とを備えたことを特徴とする。
この発明によれば、一方の電位の回路における複数の入力信号に対応する複数の電流出力手段から、電流伝達手段を複数備えることなく、複数の入力信号に対応する複数の電流が、他方の電位の回路に伝達され、信号検出手段によって他方の電位の回路において複数の入力信号が復元される。
請求項2に係る発明は、電位が異なる回路間に信号を伝達する信号伝達回路であって、一方の電位の回路にて、入力された信号の正負のエッジを検出し、前記エッジを表す信号を出力するパルス発生器と、前記パルス発生器の出力信号を入力して、前記出力信号に対応する電流を出力する複数の電流源と、前記電流源から出力された電流を前記一方の電位の回路から他方の電位の回路に伝達する一つの高耐圧スイッチング素子と、前記高耐圧スイッチング素子によって他方の電位の回路に伝達された電流を電圧に変換する電流電圧変換器と、前記電流電圧変換器の出力電圧の閾値を複数有し、前記電流電圧変換器の出力電圧から前記エッジを表す信号を検出する信号検出部とを備えたことを特徴とする。
この発明によれば、入力された信号の正負のエッジを検出し、該エッジを表す信号を出力するパルス発生器によって、入力された信号のデューティーレシオを圧縮することにより、電流伝送に用いる高耐圧スイッチング素子による電力消費を最小限に抑制して、該電流を伝送し、信号検出部によって、入力された信号を復元する。
この発明によれば、入力された信号の正負のエッジを検出し、該エッジを表す信号を出力するパルス発生器によって、入力された信号のデューティーレシオを圧縮することにより、電流伝送に用いる高耐圧スイッチング素子による電力消費を最小限に抑制して、該電流を伝送し、信号検出部によって、入力された信号を復元する。
請求項3に係る発明は、電位が異なる回路間に信号を伝達する信号伝達回路であって、一方の電位の回路にて、入力された信号の正負のエッジを検出し、前記正負のエッジに対応した時間幅を有する信号を出力するパルス発生器と、前記パルス発生器の出力信号を入力して、前記出力信号に対応する電流を出力する電流源と、前記電流源から出力された電流を前記一方の電位の回路から他方の電位の回路に伝達する一つの高耐圧スイッチング素子と、前記高耐圧スイッチング素子によって他方の電位の回路に伝達された電流を電圧に変換する電流電圧変換器と、前記電流電圧変換器の出力電圧の時間幅の閾値を複数有し、前記電流電圧変換器の出力電圧の時間幅から前記エッジを表す信号を検出する信号検出部とを備えたことを特徴とする。
この発明によれば、入力された信号の正負のエッジを検出し、該エッジを出力するパルスの幅によって表すパルス発生器によって、信号を伝送し、該信号を、例えば、パルス検出回路からなり、複数の時間幅の閾値をもつ信号検出部によって、回路構成を単純化しつつ、入力された信号を復元する。
この発明によれば、入力された信号の正負のエッジを検出し、該エッジを出力するパルスの幅によって表すパルス発生器によって、信号を伝送し、該信号を、例えば、パルス検出回路からなり、複数の時間幅の閾値をもつ信号検出部によって、回路構成を単純化しつつ、入力された信号を復元する。
請求項1に係る発明によれば、構造上、高価になりがちな電流伝達手段を複数用いることなく、信号伝達回路のコストダウンを図ることができる効果がある。
請求項2に係る発明によれば、高耐圧スイッチング素子による電力消費を最小限に抑制して、該高耐圧スイッチング素子の破壊の虞を最小限にすることができる効果がある。また、ノイズ等によって信号検出部を構成するフリップフロップ等が反転しても、パルス発生器から出力され、入力された信号の正負のエッジに関連付けられたパルスによって補正され、誤動作の確率を低減することができる効果がある。
請求項3に係る発明によれば、回路構成を単純化しつつ、入力された信号を復元することができる効果がある。
以下、図面を参照し、この発明の一実施形態について説明する。
図1は本実施形態における信号伝達回路の回路図である。この図において、信号伝達回路は、パルス発生器11aと、パルス検出回路12a(信号検出手段)(信号検出部)と、RSフリップフロップ13と、インバータInv1〜2(信号検出手段)(信号検出部)と、スイッチング素子Q1〜2(電流出力手段)、Q5〜6と、LDMOSQ3(電流伝達手段)(高耐圧スイッチング素子)と、抵抗R3(信号検出手段)、R13〜14と、電流源Ires1〜2(電流出力手段)とから構成される。抵抗R3は、流れる電流に応じて両端間に電圧VAを発生し、電圧電流変換器として使用される。尚、図示しないUV検出器が設けられ、高電位側の電源電圧VBの異常低下が起こると、RSフリップフロップ13のリセット入力端Rにハイレベルの信号を出力し、該信号伝達回路の出力端HOに接続された電力のスイッチング素子をオフにする。
図1は本実施形態における信号伝達回路の回路図である。この図において、信号伝達回路は、パルス発生器11aと、パルス検出回路12a(信号検出手段)(信号検出部)と、RSフリップフロップ13と、インバータInv1〜2(信号検出手段)(信号検出部)と、スイッチング素子Q1〜2(電流出力手段)、Q5〜6と、LDMOSQ3(電流伝達手段)(高耐圧スイッチング素子)と、抵抗R3(信号検出手段)、R13〜14と、電流源Ires1〜2(電流出力手段)とから構成される。抵抗R3は、流れる電流に応じて両端間に電圧VAを発生し、電圧電流変換器として使用される。尚、図示しないUV検出器が設けられ、高電位側の電源電圧VBの異常低下が起こると、RSフリップフロップ13のリセット入力端Rにハイレベルの信号を出力し、該信号伝達回路の出力端HOに接続された電力のスイッチング素子をオフにする。
パルス発生器11aは入力端IpPgにおいて、信号入力端HINから入力した入力信号INの正負のエッジを検出し、それぞれのエッジを表すセット信号Setおよびリセット信号Resetを出力端OpPg1〜2から出力する。パルス検出回路12aは例えば、RSフリップフロップによって構成され、入力端IpPds、IpPdrに入力されたセット信号Setおよびリセット信号Resetに対応したパルス信号を出力端OpPds、OpPdrから出力する。通常のMOS−FETからなるスイッチング素子Q1〜2、Q5〜6およびLDMOSQ3は、第1および第2の主端子としてドレインとソースおよび制御電極としてゲートならびに半導体基板に接続されたバックゲートを有する。尚、スイッチング素子Q1〜2およびLDMOSQ3は、NチャンネルのMOS−FETであり、バックゲートを共通グランド電位端COMに接地して使用される。また、スイッチング素子Q6はNチャンネルのMOS−FETであり、スイッチング素子Q5はPチャンネルのMOS−FETであり、バックゲートをソースと接続して使用される。
LDMOSQ3のゲートおよびパルス発生器11aの電源入力端は低電位側の電源電圧Vcc(数V〜十数V程度)に接続され、パルス発生器11aのグランド入力端は共通グランド電位端COMに接地される。信号入力端HINがパルス発生器11aの入力端IpPgに接続され、パルス発生器11aの出力端OpPg1〜2は、それぞれ、スイッチング素子Q1〜2のゲートに接続される。
電流源Ires1および電流源Ires2の負極が共通グランド電位端COMに接地される。スイッチング素子Q1のソースが電流源Ires1の正極に接続される。スイッチング素子Q2のソースが電流源Ires2の正極に接続される。スイッチング素子Q1のドレインおよびスイッチング素子Q2のドレインがLDMOSQ3のソースに共通に接続される。LDMOSQ3のドレインが抵抗R3の一端およびインバータInv1の入力端ならびにインバータInv2の入力端に接続される。
抵抗R3の他端、パルス検出回路12aおよびRSフリップフロップ13ならびにインバータInv1〜2の電源入力端およびスイッチング素子Q5のソースは高電位側の電源電圧VBに接続され、パルス検出回路12aおよびRSフリップフロップ13ならびにインバータInv1〜2のグランド入力端と、スイッチング素子Q6のソースとは高電位側のグランド電位端VSに接続される。インバータInv1〜2の出力端は、それぞれ、パルス検出回路12aの入力端IpPds、IpPdrに接続される。パルス検出回路12aの出力端OpPds、OpPdrは、それぞれ、RSフリップフロップ13のセット入力端S、リセット入力端Rに接続される。
RSフリップフロップ13のデータ出力端Qはスイッチング素子Q5〜6のゲートに共通に接続される。スイッチング素子Q5のドレインが抵抗R13の一端に接続され、スイッチング素子Q6のドレインが抵抗R14の一端に接続され、抵抗R13の他端および抵抗R14の他端が高電位側の信号出力端HOに共通に接続される。以上のように、スイッチング素子Q5およびQ6はインバータを構成する。
尚、高電位側の電源電圧VBの出力端、信号出力端HO、高電位側のグランド電位端VSは、図に示すように、電源、スイッチング素子、負荷を接続して使用される。すなわち、高電位側の電源電圧VBの出力端と高電位側のグランド電位端VSとの間に、高電位側の電源電圧VBが印加され、共通グランド電位端COMとの間に負荷RLが接続される。また、負荷RLを駆動するための電源電圧VLと高電位側のグランド電位端VSとの間に、スイッチング素子Q8が、ドレインを該電源電圧VLに接続され、ソースおよびバックゲートを高電位側のグランド電位端VSに接続される。またスイッチング素子Q8のゲートが、信号出力端HOに接続される。
次に、本実施形態における信号伝達回路の動作を図1および図2を参照して説明する。
ここで、電流源Ires1の電流値I1を、電流源Ires2の電流値I2より大きく設定する。
ここで、電流源Ires1の電流値I1を、電流源Ires2の電流値I2より大きく設定する。
先ず、信号伝達回路の電源が投入され、信号伝達回路の動作が開始する。LDMOSQ3はゲートに低電位側の電源電圧Vccが印加され、バックゲートにグランド電位が引加されているため、ドレインとソースと間をオン状態に保ち、低電位側から高電位側へ信号を伝送する。
ここで、信号入力端HINから図2(a)に示す入力信号INがパルス発生器11aに入力されると、パルス発生器11aは入力信号INの立ち上がりのエッジに応じて、図2(b)に示すセット信号Setを出力し、スイッチング素子Q1をオンする。また、入力信号INの立ち下がりのエッジに応じて、図2(c)に示すリセット信号Resetを出力し、スイッチング素子Q2をオンする。
ここで、セット信号Setが出力された場合、抵抗R3の両端に発生する電圧VAは、R×I1である電圧VA1となる。また、リセット信号Resetが出力された場合、抵抗R3の両端に発生する電圧VAは、R×I2である電圧VA2となる。前述したように、電流値I1が電流値I2より大きく設定されるので、電圧VA1は電圧VA2よりも大きくなる。
上述したように、セット信号Setの出力に応じて抵抗R3の両端に電圧VA1が発生し、リセット信号Resetの出力に応じて抵抗R3の両端に電圧VA2が発生するので、以下のようにして抵抗R3の両端に発生した電圧VAの電圧値を判別することにより、セット信号Setが出力されたかリセット信号Resetが出力されたかを判別することができる。すなわち、インバータInv1の閾値VTHSとInv2の閾値VTHR(第1の閾値)とを以下のような関係を満たすよう設定する。
VTHS<VTHR・・・・・(式1)
VB―VTHR<VB―VTHS<VA1・・・・・(式2)
VB―VTHR<VA2<VB―VTHS・・・・・(式3)
尚、(式2)、(式3)は電圧VBを基準として立てられる。
VTHS<VTHR・・・・・(式1)
VB―VTHR<VB―VTHS<VA1・・・・・(式2)
VB―VTHR<VA2<VB―VTHS・・・・・(式3)
尚、(式2)、(式3)は電圧VBを基準として立てられる。
ここで、上記のような設定がなされているため、リセット信号Resetの出力に応じて抵抗R3の両端に電圧VA2が発生した場合、図2(e)に示すように、電圧VA2が、高電位側の電源電圧VBとインバータInv2の閾値VTHRとの差の電圧より高く、高電位側の電源電圧VBとインバータInv1の閾値VTHSとの差の電圧より低いので、インバータInv2のみがパルス検出回路12aの入力端IpPdrにハイレベルの出力信号を出力する。
また、セット信号Setの出力に応じて抵抗R3の両端に電圧VA1が発生した場合、図2(d)に示すように、電圧VA1が、高電位側の電源電圧VBとインバータInv2の閾値VTHRとの差の電圧および高電位側の電源電圧VBとインバータInv1の閾値VTHSとの差の電圧より高いので、インバータInv1およびInv2がパルス検出回路12aの入力端IpPdsおよびIpPdrにハイレベルの出力信号を出力する。ここで、パルス検出回路12aにおいて、入力端IpPdsにおける入力信号を入力端IpPdrにおける入力信号に優先して、それに応じて信号を出力するように構成するので、インバータInv1のみがパルス検出回路12aの入力端IpPdsにハイレベルの出力信号を出力することとなる。
尚、セット信号Setおよびリセット信号Resetが出力されない場合、電圧VAが、高電位側の電源電圧VBとインバータInv2の閾値VTHRとの差の電圧および高電位側の電源電圧VBとインバータInv1の閾値VTHSとの差の電圧より低いので、インバータInv1およびInv2がパルス検出回路12aの入力端IpPdsおよびIpPdrにハイレベルの出力信号は出力されない。
上記のように二つのインバータInv1、2の閾値VTHS、VTHRを設定することにより、一つのLDMOSQ3によってセット信号Setおよびリセット信号Resetの二つの信号をパルス検出回路12aの入力端IpPdsおよびIpPdrに伝送することができる。
そして、パルス検出回路12aは、上述したセット信号Setまたはリセット信号ResetをRSフリップフロップ13に出力する。RSフリップフロップ13は該セット信号Setまたはリセット信号Resetからパルス発生器11aに入力された入力信号INの元の波形を復元し、スイッチング素子Q5〜6および抵抗R13〜14からなるインバータに出力し、該インバータが入力された信号の位相を反転して信号出力端HOから出力する。
上記実施形態によれば、パルス発生器11aにて入力信号INの立ち上がりエッジおよび立下りエッジを検出し、その検出結果に応じて、セット信号Setまたはリセット信号Resetを、スイッチング素子Q1および電流源Ires1、または、スイッチング素子Q2および電流源Ires2によって発生し、LDMOSQ3によって低電位側から高電位側に、二種類の電流値の形にて伝達する。そして、高電圧側において、電圧電流変換器である抵抗R3によって、該電流を電圧に変換して、閾値が異なるインバータInv1、2を用いて、セット信号Setまたはリセット信号Resetを判別する。そして、パルス検出回路12a、RSフリップフロップ13およびスイッチング素子Q5〜6により構成されるインバータにより、元の入力信号INの波形が復元される。したがって、LDMOSQ3を使用して、LDMOSを二つ使用することなく、信号伝達回路を安価に構成することができる。
また、前述したように、パルス検出回路12aおよびRSフリップフロップ13はノイズによる出力の反転が起こっても、以下のような理由により、出力の補正が行われるため、確実に信号を伝送することができる。すなわち、パルス検出回路12aはインバータInv1〜2から出力される信号に基づいて動作しており、パルスの順番による動作を行っていないので、ノイズにより、パルス検出回路12aの出力信号が反転しても、パルス検出回路12aに入力される信号によって、出力が補正されるため、信号伝達回路は確実に信号を伝送することができる。
次に、この発明の第2の実施形態について図3〜図5を参照して説明する。
第2の実施形態による信号伝達回路の回路図(図3)は図1と類似しているが、パルス発生器11bおよびパルス検出回路12bならびにパルス検出回路12bの周辺の構成および動作が第1の実施形態におけるパルス発生器11aおよびパルス検出回路12aならびにパルス検出回路12aの周辺と異なっている。以下、図に従って、この実施形態の構成を、第1の実施形態との相違点について詳説することにより、説明する。
第2の実施形態による信号伝達回路の回路図(図3)は図1と類似しているが、パルス発生器11bおよびパルス検出回路12bならびにパルス検出回路12bの周辺の構成および動作が第1の実施形態におけるパルス発生器11aおよびパルス検出回路12aならびにパルス検出回路12aの周辺と異なっている。以下、図に従って、この実施形態の構成を、第1の実施形態との相違点について詳説することにより、説明する。
パルス発生器11bは、第1の実施形態におけるパルス発生器11aと比較して、入力端HINにて入力された入力信号INの立ち上がりおよび立ち下がりに応じて、時間幅が異なるパルス信号Set/Resetを出力することが異なっている。また、パルス検出回路12bは、第1の実施形態におけるパルス検出回路12aと比較して、パルス発生器11bから出力されたパルス信号Set/Resetをパルス幅によって、セットを指示する信号かリセットを指示する信号かを判別して、RSフリップフロップ13に出力することが異なっている。
パルス発生器11bは入力端IpPgにおいて、信号入力端HINから入力した信号の正負のエッジを検出し、それぞれのエッジを異なるパルス幅によって表すパルス信号Set/Resetを出力端OpPgから出力する。パルス検出回路12bは入力端IpPdに入力されたパルス信号Set/Resetのパルス幅に対応したパルス信号を出力端OpPds、OpPdrから出力する。通常のMOS−FETからなるスイッチング素子Q1は、第1および第2の主端子としてドレインとソースおよび制御電極としてゲートならびに半導体基板に接続されたバックゲートを有する。尚、スイッチング素子Q1は、NチャンネルのMOS−FETであり、バックゲートを共通グランド電位端COMに接地して使用される。
パルス発生器11bの電源入力端は低電位側の電源電圧Vccに接続され、パルス発生器11bのグランド入力端は共通グランド電位端COMに接地される。信号入力端HINがパルス発生器11bの入力端IpPgに接続され、パルス発生器11aの出力端OpPgは、スイッチング素子Q1のゲートに接続される。
電流源Ires1の負極が共通グランド電位端COMに接地される。スイッチング素子Q1のソースが電流源Ires1の正極に接続される。スイッチング素子Q1のドレインがLDMOSQ3のソースに接続される。LDMOSQ3のドレインが抵抗R3の一端およびインバータInv1の入力端に接続される。
抵抗R3の他端、パルス検出回路12bおよびインバータInv1の電源入力端は高電位側の電源電圧VBに接続され、パルス検出回路12bおよびインバータInv1のグランド入力端は高電位側のグランド電位端VSに接続される。インバータInv1の出力端はパルス検出回路12bの入力端IpPdに接続される。パルス検出回路12bの出力端OpPds、OpPdrは、それぞれ、RSフリップフロップ13のセット入力端S、リセット入力端Rに接続される。
図4に示す、本実施形態におけるパルス検出回路12bは、コンパレータCP121〜122と、インバータInv121と、アンド(And)ゲートAD121〜122と、抵抗R121と、コンデンサC121と、電圧源E1〜2とから構成される。アンドゲートAD121は2入力であり、アンドゲートAD122は3入力である。
入力端IpPdに抵抗R121の一端およびアンドゲートAD121の一方の入力端ならびにアンドゲートAD122の三つの内の一つの入力端に接続される。抵抗R121の他端がコンパレータCP121、122の正入力端に接続されると共に、コンデンサC121を介して、共通グランド電位に接地される。コンパレータCP121の負入力端が電圧源E1の正極に接続され、コンパレータCP122の負入力端が電圧源E2の正極に接続される。電圧源E1、E2の負極がグランド電位に接地される。コンパレータCP122の出力端がアンドゲートAD121の他方の端に接続されると共に、インバータInv121を介して、アンドゲートAD122の残りの二つの端のうちの一方の端と接続される。コンパレータCP121の出力端がアンドゲートAD122の他方の端に接続される。出力端OpPdsが、コンパレータCP121の出力端に接続される。出力端OpPdrが、コンパレータCP122の出力端に接続される。
次に、本実施形態における信号伝達回路の動作を図3〜図5を参照して説明する。
ここで、電圧源E2の電圧値を、電圧源E1の電圧値より高く設定する。
ここで、電圧源E2の電圧値を、電圧源E1の電圧値より高く設定する。
先ず、信号伝達回路の電源が投入され、信号伝達回路の動作が開始する。時刻t0において、図5(a)に示す、ローレベルからハイレベルに移行する入力信号INが入力されると、パルス発生器11bは時刻t0〜t3においてハイレベルの信号を出力するパルス信号Set/Resetを出力する。そして、スイッチング素子Q1、LDMOSQ3、インバータInv1を介して、図4に示すアンドゲートAD121の一方の入力端ならびにアンドゲートAD122の三つの内の一つの入力端にハイレベルの信号が入力され、アンドゲートAD121の他方の入力端ならびにアンドゲートAD122の残りの二つの入力端に入力される信号に応じて、アンドゲートAD121、122が信号を出力する。以下、このような動作を「ゲートが開く」という。
一方、パルス信号Set/Resetは抵抗R121およびコンデンサC121からなる遅延回路によって図5(c)に示すように遅延を施された信号INhtauとなり、コンパレータCP121、122の正入力端に入力される。時刻t0〜t1においては、信号INhtauの電圧が電圧E1およびE2を超えていないので、コンパレータCP121および122はローレベルの信号を出力し、アンドゲートAD121、122が他の入力端に入力される信号に関わらず、ローレベルの信号を出力する。以下、このような動作を「ゲートが閉じる」という。これにより、図5(e)に示すようにRSフリップフロップ13のセット入力端Sにローレベルの信号が入力され、図5(d)に示すようにRSフリップフロップ13のリセット入力端Rにローレベルの信号が入力される。また、図5(f)に示すようRSフリップフロップ13のデータ出力端Qにはローレベルの信号が出力される。
次に、時刻t1において、信号INhtauの電圧が電圧E1を超えるので、コンパレータCP121はハイレベルの信号を出力し、アンドゲートAD122に入力する。また、アンドゲートAD122はコンパレータCP122からローレベルの信号をインバータInv121を介して、ハイレベルの信号を入力され、また、入力端IpPdからハイレベルの信号を入力されているため、全ての入力端にハイレベルの信号が入力されることになる。このため、アンドゲートAD122はハイレベルの信号をRSフリップフロップ13のリセット入力端Rに出力する。一方、アンドゲートAD121は片方の入力端にローレベルの信号が入力されているため、ゲートが閉じることになり、RSフリップフロップ13のセット入力端Sにローレベルの信号を出力する。以上のように、RSフリップフロップ13のリセット入力端Rにハイレベルの信号が出力され、セット入力端Sにローレベルの信号が出力されるため、RSフリップフロップ13のデータ出力端Qはローレベルの信号の出力を維持する。
次に、時刻t2において、信号INhtauの電圧が電圧E1および電圧E2を超えるので、コンパレータCP121およびCP122はハイレベルの信号を出力し、アンドゲートAD121およびAD122に入力する。また、アンドゲートAD122はコンパレータCP122からハイレベルの信号をインバータInv121を介して、ローレベルの信号を入力されるため、ゲートが閉じ、アンドゲートAD122はローレベルの信号をRSフリップフロップ13のリセット入力端Rに出力する。一方、アンドゲートAD121は、もう片方の入力端に、パルス検出回路12bの入力端IpPdからハイレベルの信号を入力されているので、RSフリップフロップ13のセット入力端Sにハイレベルの信号を出力する。以上のように、RSフリップフロップ13のリセット入力端Rにローレベルの信号が出力され、セット入力端Sにハイレベルの信号が出力されるため、RSフリップフロップ13のデータ出力端Qにはハイレベルの信号が出力される。
次に、時刻t3において、パルス信号Set/Resetがハイレベルからローレベルに移行すると、アンドゲートAD121の一方の入力端ならびにアンドゲートAD122の三つの内の一つの入力端にローレベルの信号が入力され、アンドゲートAD121およびAD122のゲートが閉じ、アンドゲートAD121はRSフリップフロップ13のリセット入力端Rにローレベルの信号を出力し、アンドゲートAD122はRSフリップフロップ13のセット入力端Sにローレベルの信号を出力する。そして、RSフリップフロップ13のデータ出力端Qはハイレベルの信号の出力を維持する。そして、信号INhtauはパルス信号Set/Resetより、抵抗R121およびコンデンサC121によって決まる時定数だけ遅れて高電位側のグランド電位VSまで電圧が低下し、該電位にて安定する。
次に、時刻t4において、入力信号INがハイレベルからローレベルに移行すると、パルス発生器11bは時刻t4〜t6においてハイレベルの信号を出力するパルス信号Set/Resetを出力する。尚、時刻t4〜t6の時間長は、信号INhtauの電圧が電圧E2を超えないように、時刻t0〜t3の時間長より短くするものとする。
時刻t4において、時刻t2における動作と同じ動作が行われ、これにより、RSフリップフロップ13のセット入力端Sおよびリセット入力端Rにローレベルの信号が入力される。また、RSフリップフロップ13のデータ出力端Qはハイレベルの信号の出力を維持する。
次に、時刻t5において、時刻t2における動作と同じ動作が行われ、RSフリップフロップ13のリセット入力端Rにハイレベルの信号が出力され、セット入力端Sにローレベルの信号が出力されるため、RSフリップフロップ13のデータ出力端Qにはローレベルの信号が出力される。これにより、RSフリップフロップ13のデータ出力端Qはローレベルの信号を出力する。
次に、時刻t6において、時刻t3における動作と同じ動作が行われ、RSフリップフロップ13のリセット入力端Rにローレベルの信号が出力され、RSフリップフロップ13のセット入力端Sにローレベルの信号が出力される。そして、RSフリップフロップ13のデータ出力端Qはローレベルの信号の出力を維持する。そして、信号INhtauはパルス信号Set/Resetより、抵抗R121およびコンデンサC121によって決まる時定数だけ遅れて高電位側のグランド電位VSまで電圧が低下し、該電位にて安定する。
以上のように、抵抗R121およびコンデンサC121によって決まる時定数だけ遅れて立ち上がり、立ち下がる信号INhtauの電圧が電圧E2を超えるように設定するか否かにより、1つのパルス信号Set/Resetにおける、パルスの立ち上がりの期間を変化させ、該期間の時間長により、1つのパルス信号Set/Resetにセット/リセットの情報を持たせている。
例えば、パルス幅が(t0−t1)、または、(t4−t5)(第1の閾値)より短いパルスについては、RSフリップフロップ13のセット信号Sおよびリセット信号Rの変化を引き起こさないことより、これらのパルスはノイズとして扱い、セット信号Sおよびリセット信号Rのいずれにも対応付けしない。
また、パルス幅が(t0−t1)、または、(t4−t5)より長く、(t0−t2)、または、(t4−t6)より短いパルスについては、セット信号Sをローレベルに変化させ、リセット信号Rをハイレベルに変化させるので、これらのパルスをリセット信号Rに対応付けする。また、パルス幅が(t0−t2)より長いパルスについては、結果的にセット信号Sをハイレベルに変化させ、リセット信号Rをローレベルに変化させるので、このパルスをセット信号Sに対応付けする。
以上のことより、セット信号Sに対応するパルス幅(t0−t3)と、リセット信号Rに対応するパルス幅(t4−t6)との間にて、以下のような関係が満たされることが必要である。すなわち、パルス幅(t0−t3)が、(t4−t6)より大きいことが必要である。
上記実施形態によれば、パルス発生器11bにて入力信号INの立ち上がりエッジおよび立下りエッジを検出し、その検出結果に応じて、パルス信号Set/Resetの立ち上がり期間を変化させ、立ち上がりエッジに対応するセット信号と立ち下がりエッジに対応するリセット信号とを、LDMOSQ3によって低電位側から高電位側に、二種類のパルス信号Set/Resetの立ち上がり期間の情報を電流の形にて伝達する。そして、高電圧側において、電圧電流変換器である抵抗R3によって、該電流を電圧に変換して、異なるパルス幅のパルスを検出するパルス検出回路12bによって、パルス信号Set/Resetにセット信号Setまたはリセット信号Resetのいずれかが含まれているかを判別する。そして、パルス信号Set/Resetに含まれているセット信号Setまたはリセット信号Resetから、RSフリップフロップ13およびスイッチング素子Q5〜6により構成されるインバータにより、元の入力信号INの波形が復元される。したがって、第1の実施形態と同様に、LDMOSQ3を使用して、LDMOSを二つ使用することなく、信号伝達回路を安価に構成することができる。
また、第1の実施形態と同様に、パルス検出回路12bおよびRSフリップフロップ13はノイズによる出力の反転が起こっても、以下のような理由により、出力の補正が行われるため、確実に信号を伝送することができる。すなわち、パルス検出回路12bはインバータInv1から出力される信号に基づいて動作しており、パルスの順番による動作を行っていないので、ノイズにより、パルス検出回路12bの出力信号が反転しても、パルス検出回路12bに入力される信号によって、出力が補正されるため、信号伝達回路は確実に信号を伝送することができる。
また、第1の実施形態においては、セット信号Sとリセット信号Rとを、異なる電流値によって、異なる電位間にて伝達しており、第2の実施形態においてはセット信号Sとリセット信号Rとを、異なるパルスの立ち上がり期間によって、伝達しているという差異はあるが、1つのLDMOSQ3によって、複数の信号を伝達する点においては共通している。
次に、本実施形態の変形例について図6〜図8を参照して説明する。
第2の実施形態の変形例による信号伝達回路の回路図(図6)は図3と類似しているが、パルス発生器11cおよびパルス発生器11cの周辺の構成および動作が第2の実施形態におけるパルス発生器11bおよびパルス発生器11bの周辺と異なっている。以下、図に従って、この実施形態の変形例の構成を、第2の実施形態との相違点について詳説することにより、説明する。
第2の実施形態の変形例による信号伝達回路の回路図(図6)は図3と類似しているが、パルス発生器11cおよびパルス発生器11cの周辺の構成および動作が第2の実施形態におけるパルス発生器11bおよびパルス発生器11bの周辺と異なっている。以下、図に従って、この実施形態の変形例の構成を、第2の実施形態との相違点について詳説することにより、説明する。
パルス発生器11cは、第2の実施形態におけるパルス発生器11bと比較して、入力端HINにて入力された入力信号INの立ち上がりエッジおよび立ち下がりエッジに応じて、時間幅が異なるセット信号Setおよびリセット信号Resetを別々の出力端OpPg1〜2から出力するところが異なっており、セット信号Setおよびリセット信号Resetのパルス幅が異なるところを除くと、第1の実施形態におけるパルス発生器11aと類似の構成となる。
第2の実施形態の変形例における信号伝達回路において、パルス発生器11c、スイッチング素子Q1〜2、電流源Ires1〜2、LDMOSQ3との接続は、第1の実施形態におけるパルス発生器11a、スイッチング素子Q1〜2、電流源Ires1〜2、LDMOSQ3との接続と同様である。また、抵抗R3から、スイッチング素子Q5〜6および抵抗R13〜14による構成は、第2の実施形態における同部分の構成と同様である。
図7に示す、本実施形態の変形例におけるパルス発生器11cは、インバータInv111〜118と、ナンド(Nand)ゲートNAD111〜112と、コンデンサC111〜112とから構成される。ナンドゲートNAD111〜112は2入力である。
入力端IpPgにインバータInv111の入力端およびインバータInv116の入力端が接続される。インバータInv111の出力端がナンドゲートNAD112の一方の入力端に接続される。インバータInv116の出力端がインバータInv117を介して、ナンドゲートNAD112の他方の入力端に接続され、コンデンサC112を介して、共通グランド電位COMに接地される。ナンドゲートNAD112の出力端はインバータInv118を介して、出力端OpPg2に接続される。
インバータInv111の出力端にインバータInv112の入力端およびインバータInv113の入力端が接続される。インバータInv112の出力端がナンドゲートNAD111の一方の入力端に接続される。インバータInv113の出力端がインバータInv114を介して、ナンドゲートNAD111の他方の入力端に接続され、コンデンサC111を介して、共通グランド電位COMに接地される。ナンドゲートNAD111の出力端はインバータInv115を介して、出力端OpPg1に接続される。尚、パルス発生器11cには、共通グランド電位端COMが設けられており、内部の各構成要素のグランドに接続され、該構成要素にグランド電位を印加する。
次に、パルス発生器11cの動作を説明する。
ここで、入力端IpPgに通常ローレベルであり、ある短い時間のみハイレベルになるパルスを印加するとして説明する。また、インバータInv111とInv116から、Inv118までによって構成される回路と、インバータInv112とInv113から、Inv115までによって構成される回路とが同一なので、先ず、インバータInv111とInv116から、Inv118までによって構成される回路によって、動作の説明を行う。
ここで、入力端IpPgに通常ローレベルであり、ある短い時間のみハイレベルになるパルスを印加するとして説明する。また、インバータInv111とInv116から、Inv118までによって構成される回路と、インバータInv112とInv113から、Inv115までによって構成される回路とが同一なので、先ず、インバータInv111とInv116から、Inv118までによって構成される回路によって、動作の説明を行う。
先ず、入力端IpPgにローレベルが入力されているとき、インバータInv116およびInv117を介して、ナンドゲートNAD112の一方の入力端にローレベルの信号が入力され、ナンドゲートNAD112のゲートが閉じて、ナンドゲートNAD112の出力端からハイレベルの信号が出力される。該信号はインバータInv118によって反転され、出力端OpPg2からローレベルの信号が出力される。
次に、入力端IpPgに入力される信号がローレベルからハイレベルに変化すると、その変化が、以下に示す二つの経路によって、ナンドゲートNAD112に伝播される。すなわち、一つの経路は、インバータInv111一つからなり、もう一つの経路はインバータInv116、Inv117、コンデンサC112とからなる。このような二つの経路によって、ナンドゲートNAD112に信号が入力されるので、定常的に見ると、常に論理が逆の信号が入力されるため、ナンドゲートNAD112は、どちらかの入力端が必ずローレベルになり、ゲートが閉じてしまい、ハイレベルのみを出力することになる。
ところで、インバータには入力端から入力した入力信号を、出力端から出力信号を出力するまでの有限の遅延時間が存在する。そのため、インバータに入力される信号と出力される信号とを過渡的に見ると、インバータ一つから構成される経路における遅延時間と、インバータ二つから構成される経路の遅延時間との間には、インバータ一つによる遅延時間だけ、差異があることになる。また、本実施形態においては、インバータInv116とInv117との間に、グランド電位と接続されたコンデンサC112を挿入しているので、これによっても遅延時間を増加させることができ、該コンデンサの要領値を調整することにより、遅延時間の調整を行うこともできる。以下、この遅延時間の差異がある区間について説明する。
先ず、入力端IpPgに入力される信号がローレベルからハイレベルに変化したことがインバータInv111によってナンドゲートNAD112に伝播したが、インバータInv116、117からなる経路によっては、まだ、伝播していないとする。このとき、ナンドゲートNAD112は、インバータInv111からハイレベルの信号を入力されるが、インバータInv117からもハイレベルの信号を入力されることになる。このため、ナンドゲートNAD112の出力端からは、ローレベルの信号が出力されることになる。そして、上述したような過渡的な状況を脱し、インバータInv117からローレベルの信号が出力され、定常的な出力状態に戻る。以上のような動作により、ナンドゲートNAD112にハイレベルの信号が伝播したことを検知するパルスを出力することができる。尚、インバータInv112とInv113から、Inv115までによって構成される回路は、入力端IpPgから入力される信号が、インバータInv111を介して供給されるので、上述した、インバータInv111とInv116から、Inv118までによって構成される回路とは、逆の論理によって動作する。
尚、上述した二つのパルスのパルス幅は、主として、コンデンサC111とC112の容量値を変えることにより変更できるので、二つのパルス幅を揃えたい場合は、コンデンサC111とC112の値を揃えればよいことになる。これは、第2の実施形態におけるパルス発生器11cを、コンデンサC111とC112の値を揃えたうえにおいて、第1の実施形態におけるパルス発生器11aを構成することができることを意味する。
図8に第2の実施形態の変形例における信号伝達回路の動作のタイミングチャートを示す。これは、図5に示す、第2の実施形態における信号伝達回路の動作のタイミングチャートと略同様である。両者の差異としては、図5(b)に示すパルス信号Set/Resetが、図8(b)、(c)に示すリセット信号Reset、セット信号Setに分けられることである。また、図5(d)に示すリセット信号R、図5(e)に示すリセット信号R、図5(f)に示すデータ出力Qが、図8(e)に示すリセット信号R、図8(f)に示すリセット信号R、図8(g)に示すデータ出力Qにそれぞれ対応する。
本実施形態の変形例によれば、図5(b)に示すパルス信号Set/Resetを、図8(b)、(c)に示すリセット信号Reset、セット信号Setに分けたため、セット信号とリセット信号との誤認を低減し、さらに、誤動作の確率を低減することができる。
また、第2の実施形態の変形例においても、1つのLDMOSQ3によって、複数の信号を伝達する点においては第1の実施形態および第2の実施形態と共通している。
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲での設計変更も含まれる。
11a、11b、11c・・・パルス発生器、12a、12b ・・・パルス検出回路(信号検出手段)(信号検出部)、13・・・RS(Reset-Set)フリップフロップ、14・・・UV検出器
Claims (3)
- 電位が異なる回路間に信号を伝達する信号伝達回路であって、
一方の電位の回路における複数の入力信号に対応する電流を出力する複数の電流出力手段と、
前記電流出力手段から出力された電流を前記一方の電位の回路から他方の電位の回路に伝達する一つの電流伝達手段と、
前記電流伝達手段によって他方の電位の回路に伝達された電流から、複数の前記入力信号を取り出す信号検出手段と、
を備えたことを特徴とする信号伝達回路。 - 電位が異なる回路間に信号を伝達する信号伝達回路であって、
一方の電位の回路にて、入力された信号の正負のエッジを検出し、前記エッジを表す信号を出力するパルス発生器と、
前記パルス発生器の出力信号を入力して、前記出力信号に対応する電流を出力する複数の電流源と、
前記電流源から出力された電流を前記一方の電位の回路から他方の電位の回路に伝達する一つの高耐圧スイッチング素子と、
前記高耐圧スイッチング素子によって他方の電位の回路に伝達された電流を電圧に変換する電流電圧変換器と、
前記電流電圧変換器の出力電圧の閾値を複数有し、前記電流電圧変換器の出力電圧から前記エッジを表す信号を検出する信号検出部と、
を備えたことを特徴とする信号伝達回路。 - 電位が異なる回路間に信号を伝達する信号伝達回路であって、
一方の電位の回路にて、入力された信号の正負のエッジを検出し、前記正負のエッジに対応した時間幅を有する信号を出力するパルス発生器と、
前記パルス発生器の出力信号を入力して、前記出力信号に対応する電流を出力する電流源と、
前記電流源から出力された電流を前記一方の電位の回路から他方の電位の回路に伝達する一つの高耐圧スイッチング素子と、
前記高耐圧スイッチング素子によって他方の電位の回路に伝達された電流を電圧に変換する電流電圧変換器と、
前記電流電圧変換器の出力電圧の時間幅の閾値を複数有し、前記電流電圧変換器の出力電圧の時間幅から前記エッジを表す信号を検出する信号検出部と、
を備えたことを特徴とする信号伝達回路。
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