JP4419965B2

JP4419965B2 - レベルシフト回路

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Description

本発明は、レベルシフト回路に係り、特に、入力信号の電圧振幅をこれと異なる電圧幅にレベルシフトして出力するレベルシフト回路に関する。

レベルシフト回路は、信号の電圧振幅を変更する回路である。例えば、第１の回路の出力電圧が第２の回路の動作範囲と異なるときに、第１の回路と第２の回路との間にレベルシフト回路を設けて、回路間の信号のレベルを調整することが行われる。例えば、液晶表示パネルの駆動システムにおいては、様々な電圧振幅の信号が用いられ、これらを共通の電源から供給するために、電圧振幅の異なる各回路ブロックの間等に、それぞれに適したレベルシフト回路が用いられる。

入力信号源の電圧振幅を変更して出力する回路構成としては、キャパシタとスイッチングトランジスタを用いる昇圧回路のほか、インバータ回路を用いて、その電源の電圧幅に入力信号振幅を変更するもの等がある。例えば、特許文献１には、画像表示パネル用のレベルシフト回路が開示され、そこでは、キャパシタとスイッチング素子を用いたレベルシフト回路と共に、ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）インバータを並列接続したレベルシフト回路が述べられている。そして、このＣＭＯＳインバータ形式のレベルシフト回路は、貫通電流を抑制するため、各インバータにさらに直列にＭＯＳトランジスタが接続されている。

特開２００５−２６６０４３号公報

このように、ＣＭＯＳインバータ形式のレベルシフト回路を用いると、簡単な構成で消費電力を抑制でき、例えば低消費電力をめざすＬＣＤ（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ）に用いられる回路システムに適している。しかしながら、ＣＭＯＳインバータ形式のレベルシフト回路においては、その応答速度がトランジスタの閾値で左右されることがある。１例を上げると、ＣＭＯＳインバータ形式のレベルシフト回路で、電源電圧を５．４Ｖとし、ＣＭＯＳインバータを構成するｎチャネルトランジスタ及びｐチャネルトランジスタの共通ゲートに２．７Ｖの電圧振幅の信号を入力すれば、ｎチャネルトランジスタ及びｐチャネルトランジスタの接続点から５．４Ｖの電圧振幅の信号を得られる。この場合に、出力信号のパルス立上り時間や立下り時間は、ｎチャネルトランジスタの閾値に大きく左右され、ｎチャネルトランジスタの閾値が高いと、これらの遷移時間は大幅に遅くなる。閾値を低くすると、遷移時の貫通電流が増加し、目的とする低電力化を妨げることになる。

本発明の目的は、消費電力を抑制しながら、遷移時間を所定の範囲に収められる駆動マージンを向上することができるレベルシフト回路を提供することである。

本発明に係るレベルシフト回路は、第１の電圧幅を有する電源と並列に、第１極性の第１トランジスタおよび第２トランジスタと第２極性の第３トランジスタとをそれぞれ直列に接続した第１と第２の電流パスが設けられ、
前記第１電流パスにおける前記第２トランジスタと前記第３トランジスタとの接続点は、前記第２電流パスの前記第１トランジスタの制御端子に接続され、前記第２電流パスにおける前記第２トランジスタと前記第３トランジスタとの接続点は前記第１電流パスの前記第１トランジスタの制御端子に接続され、
前記第１電流パスおよび前記第２電流パスの前記第２トランジスタの制御端子には、前記第１の電圧幅より小さい第２電圧振幅を有する入力信号がそれぞれ入力され、
前記第１電流パスまたは前記第２電流パスにおける前記第２トランジスタと前記第３トランジスタとの間の接続点から、前記入力信号の前記第２電圧振幅を前記第１電圧幅にレベルシフトして出力するレベルシフト回路であって、
前記第１電流パスおよび前記第２電流パスの前記第３トランジスタの制御端子に、前記入力信号を電圧変換してそれぞれ入力する入力電圧変換回路を有し、
前記入力電圧変換回路は、前記第２電圧振幅に対して前記第３トランジスタの閾値に応じたオフセット電圧を与えるレベルシフト回路であって、
前記入力電圧変換回路は、
前記第２電圧振幅を構成する一方側電圧が印加される端子と、前記入力信号が印加される端子との間に、いずれも電圧駆動型である第１極性の第４トランジスタと第２極性の第５トランジスタとを直列に接続した回路であって、
前記第４トランジスタは前記第２トランジスタの閾値とほぼ等しい閾値を有し、そのゲート端子とドレイン端子とは相互に接続され、
前記第５トランジスタは前記第３トランジスタの閾値とほぼ等しい閾値を有し、そのゲート端子とドレイン端子とは相互に接続され、
前記第４トランジスタと前記第５トランジスタのそれぞれのゲート端子は、共通のキャパシタを介して前記入力信号が印加される端子に接続され、
前記第４トランジスタと前記第５トランジスタの接続点が前記第１電流パスまたは前記第２電流パスの前記第３トランジスタの制御端子に接続され、
前記第５トランジスタの閾値からの出力立上り特性は、前記第４トランジスタの閾値からの出力立上り特性より急峻であり、
前記第５トランジスタのＷ／Ｌは、前記第４トランジスタのＷ／Ｌの２倍以上であり、前記第３トランジスタの閾値をオフセット電圧として出力することを特徴とする。

また、前記各トランジスタは、電圧駆動型であることが好ましい。

また、前記第２電流パスの前記第２トランジスタの制御端子に入力される信号は、前記第１電流パスの前記第２トランジスタの制御端子に入力される信号を反転して生成されることが好ましい。

上記構成により、第１極性の第２トランジスタと第２極性の第３トランジスタとが直列に接続される相補型インバータにさらに第１極性の第１トランジスタを直列に接続する。そして、第１電流パスにおける第２トランジスタと第３トランジスタとの接続点は、第２電流パスの第１トランジスタの制御端子に接続され、逆に第２電流パスにおける第２トランジスタと第３トランジスタとの接続点は第１電流パスの第１トランジスタの制御端子に接続される。したがって、いわゆる相補型インバータ型式レベルシフト回路において、第１トランジスタの作用によって状態遷移時の貫通電流を抑制できる。

そして、レベルシフト回路の電源電圧幅である第１の電圧幅より小さい第２電圧振幅を有する入力信号は、第２トランジスタの制御端子にそのまま入力されるとともに、第３トランジスタの制御端子には入力電圧変換回路を介して入力される。この入力電圧変換回路は、第２電圧振幅に対して第３トランジスタの閾値に応じたオフセット電圧を与えるので、第３トランジスタの制御端子には、第２トランジスタの制御端子に入力される信号に比較して、第３トランジスタの閾値に応じたオフセットをもった信号が入力される。

例えば、レベルシフト回路の電源電圧を５．４Ｖとすると、これが第１の電源電圧幅に相当し、入力信号の電圧振幅を２．７Ｖとすると、これが第２電圧振幅に相当する。そして、第１極性の第２トランジスタの制御端子には２．７Ｖの電圧振幅が入力され、第２極性の第３トランジスタの制御端子には、第３トランジスタの閾値をＶｔｈｎとして、下限がＶｔｈｎ、上限が２．７Ｖ＋Ｖｔｈｎである信号が入力される。

このように、相補型インバータ形式のレベルシフト回路において、遷移時間を決定する第３トランジスタの閾値に応じて、オフセットが与えられた信号が、第３トランジスタの制御端子に入力される。したがって、レベルシフト回路において、消費電力を抑制しながら、遷移時間を所定の範囲に収められる駆動マージンを向上させることができる。

また、各トランジスタは、電圧駆動型とするので、より低消費電力化を図ることができる。

また、入力電圧変換回路は、第１極性の電圧駆動型第４トランジスタのゲート端子とドレイン端子とを相互に接続した素子と、第２極性の電圧駆動型第５トランジスタのゲート端子とドレイン端子とを相互に接続した素子とを直列に接続し、これを、第２電圧振幅を構成する一方側電圧が印加される端子と、入力信号が印加される端子との間に並列に設けた。電圧駆動型トランジスタのゲート端子とドレイン端子とを相互に接続した素子の電圧−電流特性は、そのトランジスタの閾値で立上る。第１極性の第４トランジスタを用いたこのような素子と、第２極性の第５トランジスタを用いたこのような素子とを直列に接続すると、各素子に電流が流れるときのその接続点の電位は、各素子の立上り特性の交点で定まる値となる。上記構成では、第５トランジスタの閾値からの出力立上り特性は、第４トランジスタの閾値からの出力立上り特性より急峻であるとしたので、各素子に電流が流れるとき、すなわち、入力信号がＬレベルのとき、各素子の接続点における電位は、第５トランジスタの閾値近辺の電位になる。

各素子の接続点は、第３トランジスタのゲート端子に接続され、また第５トランジスタの閾値は第３トランジスタの閾値とほぼ等しいので、結局、入力レベルがＬレベルのときは、第３トランジスタのゲート端子には、Ｌレベルの電位に対し閾値に応じたオフセットが与えられた電圧が入力される。また各素子に電流が流れないとき、すなわち入力信号がＨレベルのときは、キャパシタを介して各素子の接続点に充電が行われ、入力がＬレベルのときの接続点の電位に、すなわちＬレベルに対し第３トランジスタの閾値に応じてオフセットした電位に、そのＨレベルの電位が加算される。このように、上記構成の入力電圧変換回路は、入力信号のＬレベル−Ｈレベルの電圧振幅に対し、第３トランジスタの閾値に応じたオフセットを与えることができる。

また、第５トランジスタのＷ／Ｌは、第４トランジスタのＷ／Ｌの２倍以上であることとしたので、簡単な構成で、第５トランジスタの出力立上り特性を第４トランジスタのものに比べ、急峻とすることができる。

また、第２電流パスの第２トランジスタの制御端子に入力される信号は、第１電流パスの第２トランジスタの制御端子に入力される信号を反転して生成されるので、より簡単な構成でレベルシフト回路を駆動することができる。

このように、本発明に係るレベルシフト回路によれば、消費電力を抑制しながら、遷移時間を所定の範囲に収められる駆動マージンを向上することができる。

以下に図面を用いて、本発明に係る実施の形態につき、詳細に説明する。また、以下で説明する電圧、閾値、トランジスタの寸法、キャパシタの容量値等は、単に説明のための一例であって、適用対象に応じて適宜変更が可能である。

図１は、液晶パネルの駆動回路システムにおいて用いられるレベルシフト回路１０を示す回路図である。レベルシフト回路１０は、基本的にＣＭＯＳ型インバータ回路を２つ並列に接続した形式で、インバータ回路の制御端子に入力信号６０，６２を与え、インバータ回路の出力端子から出力信号７０，７２を取り出すもので、入力信号の電圧振幅をインバータ回路の電源電圧Ｖｐｐの電圧幅に変換する機能を有する回路である。図１のレベルシフト回路１０は、この基本的構成から、貫通電流を抑制し、また、所定の遷移時間内で動作させる駆動マージンを向上させるためにいくつかの工夫が加えられている。

レベルシフト回路１０は、第１の電流パス２０と第２の電流パス３０とが、電源電圧Ｖｐｐ５０と、接地Ｖｓｓとの間に並列に配置される。第１の電流パス２０及び第２の電流パス３０は、構成要素は同じで、それぞれＣＭＯＳインバータ回路にさらにｐチャネルトランジスタが直列に接続された構成を有している。

第１の電流パス２０は、ｐチャネルトランジスタ２２と、ｐチャネルトランジスタ２４と、ｎチャネルトランジスタ２６とが直列に接続され、ｐチャネルトランジスタ２２のソース端子が電源電圧Ｖｐｐに接続され、ｎチャネルトランジスタ２６のソース端子が接地Ｖｓｓに接続される。直列接続の順序に、ｐチャネルトランジスタ２２を第１トランジスタ、ｐチャネルトランジスタ２４を第２トランジスタ、ｎチャネルトランジスタ２６を第３トランジスタと呼ぶことにすれば、第１トランジスタ２２、第２トランジスタ２４は同じ極性で、第３トランジスタ２６はこれらとは別の極性を有している。上記のように、第２電流パス３０も同様に、ｐチャネルトランジスタ３２と、ｐチャネルトランジスタ３４と、ｎチャネルトランジスタ３６とが直列に接続され、ｐチャネルトランジスタ３２のソース端子が電源電圧Ｖｐｐに接続され、ｎチャネルトランジスタ３６のソース端子が接地Ｖｓｓに接続される。

ここで、ｐチャネルトランジスタ２４とｎチャネルトランジスタ２６とは、一種のＣＭＯＳインバータ回路を構成し、同様にｐチャネルトランジスタ３４とｎチャネルトランジスタ３６もまた、一種のＣＭＯＳインバータ回路を構成する。ｐチャネルトランジスタ２２，３２は、これらのＣＭＯＳインバータ回路の動作の遷移期間における貫通電流を抑制する機能を有する素子である。そのために、第１電流パス２０のｐチャネルトランジスタ２２のゲート端子には、第２電流パス３０のＣＭＯＳインバータ回路の出力が入力され、同様に第２電流パス３０のｐチャネルトランジスタ３２のゲート端子には、第１電流パス２０のＣＭＯＳインバータ回路の出力が入力される。いずれかのＣＭＯＳインバータ回路の出力の遷移変化と、他方の電流パスに直列接続されるｐチャネルトランジスタのオンオフのタイミングとの間に時間遅れがあるため、このような構成によって、ＣＭＯＳインバータ回路の動作の遷移期間の貫通電流を抑制することができる。

一般的なＣＭＯＳインバータ回路では、それを構成するｐチャネルトランジスタのゲート端子とｎチャネルトランジスタのゲート端子とは共通化されて、単一の入力端子とされるが、図１のレベルシフト回路は異なる構成をとっている。すなわち、第１の電流パス２０について説明すると、ｐチャネルトランジスタ２４には、入力信号ｉｎ１が直接入力されるが、ｎチャネルトランジスタ２６には、入力電圧変換回路４０を介して信号が入力される。第２電流パス３０についても同様に、ｐチャネルトランジスタ３４には、入力信号ｉｎ２が直接入力されるが、ｎチャネルトランジスタ３６には、入力電圧変換回路４１を介して信号が入力される。なお、２つの入力信号ｉｎ１、入力信号ｉｎ２は、互いに反転した関係にある信号で、その電圧振幅は同じである。各入力信号６０，６２の電圧振幅は、レベルシフト回路の電源電圧Ｖｐｐの電圧幅とは異なる。例えば、Ｖｐｐ＝５．４Ｖとして、入力信号６０，６２の電圧振幅は２．７Ｖ等とすることができる。

入力電圧変換回路４０，４１は、入力信号の電圧振幅に対して、第３トランジスタであるｎチャネルトランジスタ２６，３６の閾値に応じたオフセット電圧を与えて、ｎチャネルトランジスタ２６，３６のゲート端子に供給する機能を有する回路である。なお、２つの入力電圧変換回路４０，４１は同じ構成であるので、以下では入力電圧変換回路４０の構成について説明する。

図２は、入力電圧変換回路４０の構成を示す図である。入力電圧変換回路４０は、いわゆるＭＯＳ抵抗を直列に接続したものにキャパシタを付加した構成を有する。ここで入力信号６０の電圧振幅をＶ_ＤＤとして、入力信号６０はＨレベルがＶ_ＤＤで、Ｌレベルが接地Ｖｓｓであるとすると、入力電圧変換回路４０の両端子の一方側は接地に対しＶ_ＤＤの電圧幅を有する電源に接続され、他方側には入力信号６０が供給される。上記の例では、一方側は２．７Ｖの電源に接続され、他方側には電圧振幅２．７Ｖの入力信号６０が供給される。

入力電圧変換回路４０を構成する２つのＭＯＳ抵抗はつぎのようにして形成される。すわち、図１の第２トランジスタ２４と同じ閾値を有するｐチャネルトランジスタ４２のゲート端子とドレイン端子とが相互に接続されて１つのｐチャネル型ＭＯＳ抵抗とされ、同様に、第３トランジスタ２６と同じ閾値を有するｎチャネルトランジスタ４４のゲート端子とドレイン端子とが相互に接続されて１つのｎチャネル型ＭＯＳ抵抗とされる。ここで入力電圧変換回路４０を構成するｐチャネルトランジスタは第４トランジスタ、ｎチャネルトランジスタは第５トランジスタである。このようにして構成されたＭＯＳ抵抗は、周知のように、閾値で電流が流れ始め、典型的にはＭＯＳトランジスタのいわゆる二乗特性に従って両端電圧の増加に伴って電流が増加する出力立上り特性を有する。

ここで、トランジスタのゲート長をＬ、ゲート領域の幅をＷとして、ｎチャネルトランジスタ４４のＷ／Ｌは、ｐチャネルトランジスタ４２のＷ／Ｌより大きく設定される。例えば、ｎチャネルトランジスタ４４のＷ／Ｌは、ｐチャネルトランジスタ４２のＷ／Ｌの２倍以上に設定される。あるいは、ｐチャネルトランジスタ４２のＷ／Ｌは、ｎチャネルトランジスタ４４のＷ／Ｌの１／２以下に設定される。したがって、ｎチャネル型ＭＯＳ抵抗は、ｐチャネル型ＭＯＳ抵抗に比べ、電圧−電流特性が閾値から急峻に立ち上がることになる。

極性が互いに異なるＭＯＳ抵抗が直列に接続されるので、図２に示すように、ｐチャネルトランジスタ４２のゲート端子、ドレイン端子、及びｎチャネルトランジスタ４４のゲート端子、ドレイン端子は、それぞれ共通に接続され、この共通接続点が入力電圧変換回路４０の出力端子となる。この出力端子からは、電圧変換された入力信号ｉｎ１′が図１の第３トランジスタ２６のゲート端子に供給される。

入力電圧変換回路４０を構成するキャパシタ４６は、この入力電圧変換回路４０の出力端子であるゲート共通接続点と、入力電圧変換回路４０の入力端子６０との間に設けられる。すなわち、入力電圧変換回路４０の出力端子に対し、交流的に入力信号６０を供給する機能を有する。

かかる構成の入力電圧変換回路４０の作用を図３、図４を用いて説明する。ここでは、上記のように、入力信号６０のＨレベルが２．７Ｖ、Ｌレベルが０Ｖであるとして説明する。図３（ａ）は、入力信号ｉｎ１が０Ｖのときの入力電圧変換回路４０の様子を示す図で、（ｂ）は、そのときの２つのＭＯＳ抵抗の電圧−電流特性と、入力電圧変換回路４０の出力の様子を説明する図である。図４は、入力信号ｉｎ１と、入力電圧変換回路の出力ｉｎ１′を比較して示した図である。

入力信号ｉｎ１が０Ｖのときは、図３（ａ）に示すように２つのＭＯＳ抵抗の両端に２．７Ｖがかかり、各ＭＯＳ抵抗の電圧−電流特性は、図３（ｂ）に示されるようになる。ここでは、横軸に入力電圧変換回路４０の両端にかかる電圧Ｖを取り、縦軸に各ＭＯＳ抵抗を流れる電流を取ってある。ｎチャネルトランジスタ４４のゲート端子とドレイン端子とを相互に接続したＭＯＳ抵抗の電圧−電流特性８０は、ｎチャネルトランジスタ４４の閾値Ｖｔｈｎから立上る。一方、ｐチャネルトランジスタ４２のゲート端子とドレイン端子とを相互に接続したＭＯＳ抵抗の電圧−電流特性８６は、ｐチャネルトランジスタ４２の閾値Ｖｔｈｐから立上る。この立上り特性は、極性の違いから、Ｖ_ＤＤからＶｔｈｐの絶対値だけ小さい電圧から、電圧が小さくなるほど電流が増加するように立上る。

ＭＯＳ抵抗の電圧−電流特性の立上りの急峻性は、そのトランジスタのＷ／Ｌによって変わり、Ｗ／Ｌが大きいほど急峻になり、Ｗ／Ｌが小さいほど緩やかな立上りとなる。また、Ｗ／Ｌが同じであれば、電子と正孔の移動度の相違から、一般的にはｎチャネル型ＭＯＳ抵抗の方がｐチャネル型ＭＯＳ抵抗よりも立上りが急峻となる。上記のように、ｎチャネルトランジスタ４４のＷ／Ｌをｐチャネルトランジスタ４２のＷ／Ｌの２倍以上に設定することで、移動度の相違もあり、ｎチャネル型ＭＯＳ抵抗の立上り特性は、ｐチャネル型ＭＯＳ抵抗の立上り特性よりかなり急峻となる。

そして、入力電圧変換回路４０の出力ｉｎ１′は、直列に接続された２つのＭＯＳ抵抗の接続点の電位であるから、２つのＭＯＳ抵抗の電圧−電流特性の交点８８、つまり電流が同じである点で示される。したがって、ｎチャネル型ＭＯＳ抵抗の立上り特性がｐチャネル型ＭＯＳ抵抗の立上り特性よりも急峻なときは、その交点８８は、ｎチャネル型ＭＯＳ抵抗の電圧−電流特性の立上り開始点側、すなわちＶｔｈｎ側に近づく。

図３（ｂ）では、ｐチャネル型ＭＯＳ抵抗について、立上り特性が急峻で、ｎチャネル型ＭＯＳ抵抗とほぼ同様な立上り特性を有する電圧−電流特性８２も参考のために示してある。この場合の交点８４は、ＶｔｈｎとＶｔｈｐの絶対値が同じとして、ほぼＶ_ＤＤ／２となる。これに比べ、ｐチャネル型ＭＯＳ抵抗の立上り特性がｎチャネル型ＭＯＳ抵抗の立上り特性より緩やかなときは、上記のように、Ｖ_ＤＤ／２より低い電圧で、Ｖｔｈｎに近い値となる。

上記のことから、入力電圧変換回路４０において、入力信号６０がＬレベルの０Ｖのときは、入力電圧変換回路４０の出力が、第３トランジスタ２６の閾値Ｖｔｈｎに近づくことがわかる。ｎチャネルトランジスタ２６の出力立上り特性を、ｐチャネルトランジスタ２４の立上り特性より十分に急峻とすることで、入力信号６０が０Ｖのとき、入力電圧変換回路４０の出力ｉｎ１′を、Ｖｔｈｎとほぼ同じ値とすることができる。したがって、以下では、入力信号６０が０Ｖのとき、入力電圧変換回路４０の出力ｉｎ１′をＶｔｈｎとして説明を進める。

入力信号６０がＨレベル、すなわち２．７Ｖであるときは、図３（ｂ）に示すように、各ＭＯＳ抵抗には電流は流れない。そして、キャパシタ４６が入力信号６０によって充電され、各ＭＯＳ抵抗の接続点の電位が、入力信号が０Ｖであるときの電位であるＶｔｈｎから、入力信号６０の電位である２．７Ｖだけ上昇する。ここで、各ＭＯＳ抵抗の接続点は入力電圧変換回路の出力でもあるので、入力信号６０が２．７Ｖのときは、入力電圧変換回路４０の出力は、２．７Ｖ＋Ｖｔｈｎとなる。

このように、入力電圧変換回路４０は、入力信号６０が０Ｖのとき、第３トランジスタであるｎチャネルトランジスタ２６の閾値Ｖｔｈｎを出力し、入力電圧が２．７Ｖのとき、２．７Ｖ＋Ｖｔｈｎを出力することがわかる。より一般的に述べれば、上記のことから、入力信号６０がＬレベルのとき、Ｌレベルの電圧＋Ｖｔｈｎを出力し、入力電圧がＨレベルのとき、Ｈレベルの電圧＋Ｖｔｈｎを出力する。つまり、入力電圧変換回路４０は、入力信号の電圧振幅に対して第３トランジスタの閾値Ｖｔｈｎに応じたオフセット電圧を与えて、これを変換後の入力信号ｉｎ１′として第３トランジスタに供給する機能を有する。

図４は、入力信号ｉｎ１の電圧振幅と、入力信号ｉｎ１が入力電圧変換回路４０を介して変換された後の入力信号ｉｎ１′の電圧振幅の関係を示す図である。このように、入力電圧変換回路４０の出力ｉｎ１′は、入力信号ｉｎ１に対し、第３トランジスタであるｎチャネルトランジスタ２６の閾値Ｖｔｈｎに応じたオフセットが与えられている。

このように、レベルシフト回路１０は、基本的にＣＭＯＳ型インバータ回路を２つ並列に接続した形式で、それぞれのＣＭＯＳインバータ回路にさらにｐチャネルトランジスタが直列に接続され、さらに、ＣＭＯＳインバータ回路を構成するｐチャネルトランジスタ２４には、入力信号ｉｎ１が直接入力され、ｎチャネルトランジスタ２６には、入力電圧変換回路４０を介し、入力信号ｉｎ１に対してｎチャネルトランジスタ２６の閾値Ｖｔｈｎに応じたオフセットが与えられた信号が入力される。

なお、上記では、２つの独立した入力信号６０，６２が第１の電流パス２０と第２の電流パス３０にそれぞれ供給されるものとして説明したが、図５に示すレベルシフト回路１１のように、単独の入力信号６０を供給し、これを第１の電流パス２０に供給し、入力信号６０から反転回路６４を介して第２電流パス３０に供給する構成としてもよい。

図６は、レベルシフト回路１０の動作範囲が、ｎチャネルトランジスタ２６，３６の閾値にあまり依存しない理由を説明する図である。図６では、ｎチャネルトランジスタ２６のゲート端子に、Ｈレベルとして２．７Ｖ＋Ｖｔｈｎの電圧が入力され、ｎチャネルトランジスタ３６のゲート端子に、ＬレベルとしてＶｔｈｎの電圧が入力された状態が示されている。このとき、第１電流パスのｎチャネルトランジスタ２６のゲート・ソース間電位Ｖｇｓは、２．７Ｖ＋Ｖｔｈｎとなり、ｎチャネルトランジスタ２６は、その閾値Ｖｔｈｎに関係なく、十分にオンすることができる。また、第２電流パスのｐチャネルトランジスタ３２のゲート・ソース間電位Ｖｇｓは、−５．４Ｖであるので、ｐチャネルトランジスタ３２はその閾値にほとんど影響されずに十分オンすることができる。したがって、レベルシフト回路１０を構成するＣＭＯＳインバータ回路のいずれの電流パスにおいても、オンすべきトランジスタは、その閾値にほとんど影響されず十分にオンすることができるので、レベルシフト回路１０の動作範囲が広い。

図７は、レベルシフト回路８の動作範囲が、ｎチャネルトランジスタ２６，３６の閾値に大きく依存する理由を説明する図である。図７では、ｎチャネルトランジスタ２６のゲート端子に、Ｈレベルとして２．７Ｖの電圧が入力され、ｎチャネルトランジスタ３６のゲート端子に、Ｌレベルとして０Ｖの電圧が入力された状態が示されている。このとき、第１電流パスのｎチャネルトランジスタ２６のゲート・ソース間電位Ｖｇｓは２．７Ｖとなり、ｎチャネルトランジスタ２６は、その閾値Ｖｔｈｎに依存してオンすることになる。また、第２電流パスのｐチャネルトランジスタ３２のゲート・ソース間電位Ｖｇｓは、−５．４Ｖであるので、ｐチャネルトランジスタ３２はその閾値にほとんど影響されずに十分オンすることができる。したがって、レベルシフト回路８を構成するＣＭＯＳインバータ回路において、オンすべきｎチャネルトランジスタは、その閾値に依存してオンすることになり、レベルシフト回路８の動作範囲は、オンすべきｎチャネルトランジスタの閾値に大きく依存して狭くなる。

このように、レベルシフト回路を構成するＣＭＯＳインバータ回路において、ｎチャネルトランジスタのゲート端子に入力する信号は、入力信号をそのまま供給するのでなく、入力信号の電圧振幅に対してｎチャネルトランジスタの閾値に応じてオフセットを与えた信号を供給することで、レベルシフト回路の駆動マージンを広げることができる。そして、消費電流は抑制されたままとすることができる。

本発明に係る実施の形態におけるレベルシフト回路の構成を示す回路図である。本発明に係る実施の形態におけるレベルシフト回路に含まれる入力電圧変換回路の構成を示す図である。本発明に係る実施の形態における入力電圧変換回路の動作を説明する図である。本発明に係る実施の形態において、入力信号ｉｎ１と、入力電圧変換回路の出力ｉｎ１′とを比較して示した図である。他の実施形態のレベルシフト回路の構成を示す図である。本発明に係る実施の形態のレベルシフト回路について、その動作範囲が、ｎチャネルトランジスタの閾値にあまり依存しない理由を説明する図である。比較例のレベルシフト回路の動作範囲が、ｎチャネルトランジスタの閾値に大きく依存する理由を説明する図である。

符号の説明

８比較例のレベルシフト回路、１０，１１レベルシフト回路、２０，３０電流パス、２２，３２，２４，３４，４２，４３ｐチャネルトランジスタ、２６，３６，４４，４５ｎチャネルトランジスタ、４０，４１入力電圧変換回路、４６，４７キャパシタ、５０電源電圧Ｖｐｐ、６０，６２入力信号、６４反転回路、８０，８２，８６電圧−電流特性電流特性、８４，８８交点。

Claims

第１の電圧幅を有する電源と並列に、第１極性の第１トランジスタおよび第２トランジスタと第２極性の第３トランジスタとをそれぞれ直列に接続した第１と第２の電流パスが設けられ、
前記第１電流パスにおける前記第２トランジスタと前記第３トランジスタとの接続点は、前記第２電流パスの前記第１トランジスタの制御端子に接続され、前記第２電流パスにおける前記第２トランジスタと前記第３トランジスタとの接続点は前記第１電流パスの前記第１トランジスタの制御端子に接続され、
前記第１電流パスおよび前記第２電流パスの前記第２トランジスタの制御端子には、前記第１の電圧幅より小さい第２電圧振幅を有する入力信号がそれぞれ入力され、
前記第１電流パスまたは前記第２電流パスにおける前記第２トランジスタと前記第３トランジスタとの間の接続点から、前記入力信号の前記第２電圧振幅を前記第１電圧幅にレベルシフトして出力するレベルシフト回路であって、
前記第１電流パスおよび前記第２電流パスの前記第３トランジスタの制御端子に、前記入力信号を電圧変換してそれぞれ入力する入力電圧変換回路を有し、
前記入力電圧変換回路は、前記第２電圧振幅に対して前記第３トランジスタの閾値に応じたオフセット電圧を与えるレベルシフト回路であって、
前記入力電圧変換回路は、
前記第２電圧振幅を構成する一方側電圧が印加される端子と、前記入力信号が印加される端子との間に、いずれも電圧駆動型である第１極性の第４トランジスタと第２極性の第５トランジスタとを直列に接続した回路であって、
前記第４トランジスタは前記第２トランジスタの閾値とほぼ等しい閾値を有し、そのゲート端子とドレイン端子とは相互に接続され、
前記第５トランジスタは前記第３トランジスタの閾値とほぼ等しい閾値を有し、そのゲート端子とドレイン端子とは相互に接続され、
前記第４トランジスタと前記第５トランジスタのそれぞれのゲート端子は、共通のキャパシタを介して前記入力信号が印加される端子に接続され、
前記第４トランジスタと前記第５トランジスタの接続点が前記第１電流パスまたは前記第２電流パスの前記第３トランジスタの制御端子に接続され、
前記第５トランジスタの閾値からの出力立上り特性は、前記第４トランジスタの閾値からの出力立上り特性より急峻であり、
前記第５トランジスタのＷ／Ｌは、前記第４トランジスタのＷ／Ｌの２倍以上であり、前記第３トランジスタの閾値をオフセット電圧として出力することを特徴とするレベルシフト回路。
請求項１に記載のレベルシフト回路において、
前記各トランジスタは、電圧駆動型であることを特徴とするレベルシフト回路。
請求項１に記載のレベルシフト回路において、
前記第２電流パスの前記第２トランジスタの制御端子に入力される信号は、前記第１電流パスの前記第２トランジスタの制御端子に入力される信号を反転して生成されることを特徴とするレベルシフト回路。