CN110867166A - 缓冲电路 - Google Patents

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Abstract

本发明提供一种缓冲电路，其包括开关电路以及运算放大电路。开关电路耦接在缓冲电路的输入端与一节点之间，用以自输入端接收输入电压信号。运算放大电路的非反相输入端耦接上述节点。运算放大电路的输出端耦接运算放大电路的反相输入端并输出一输出电压信号。在输入电压信号开始转态的第一时段之后，开关电路自导通状态被切换为关断状态，致使运算放大电路操作在过驱动模式以增加输出电压信号的转态幅度。

Description

缓冲电路
技术领域
本发明涉及一种缓冲电路，尤其涉及一种具备过驱动功能的缓冲电路。
背景技术
缓冲电路是一种具有广泛应用的基本电路。举例来说，在液晶显示器的驱动电路中，输出缓冲电路可依据前级数位至模拟转换器所输出的模拟信号，对负载(即数据线上的寄生电容以及液晶电容)进行充放电，以驱动液晶显示器上相对应的像素单元。然而，随着液晶显示器尺寸及解析度的提高，液晶显示器的驱动电路每单位时间所需输出的数据量也越来越多，且数据线上的寄生电容随面板尺寸及解析度而增加，故输出缓冲电路的驱动能力需相对应提高以确保液晶电容能充电到理想的电压电平。因此，如何提升缓冲电路的驱动能力乃是本技术领域技术人员所面临的重要课题之一。
发明内容
有鉴于此，本发明提供一种具备过驱动功能的缓冲电路，可在其输入电压信号转态时，增加其输出电压信号的转态幅度，以提高缓冲电路的驱动能力。
本发明的缓冲电路包括开关电路以及运算放大电路。开关电路耦接在缓冲电路的输入端与一节点之间，用以自输入端接收输入电压信号。运算放大电路的非反相输入端耦接上述节点。运算放大电路的输出端耦接运算放大电路的反相输入端并输出一输出电压信号。在输入电压信号开始转态的第一时段之后，开关电路自导通状态被切换为关断状态，致使运算放大电路操作在过驱动模式以增加输出电压信号的转态幅度。
在本发明的一实施例中，在上述的过驱动模式下，运算放大电路通过运算放大电路内部的寄生电容或通过外接电容，举升或下拉上述节点的电压，从而增加输出电压信号的转态幅度。
在本发明的一实施例中，输出电压信号的转态幅度与输入电压信号的电压振幅之间的差值与输入电压信号的电压振幅正相关。
在本发明的一实施例中，在开关电路自导通状态被切换为关断状态的第二时段之后，开关电路自关断状态被切换为导通状态，致使运算放大电路操作在正常驱动模式以让输出电压信号追随输入电压信号。
在本发明的一实施例中，在正常驱动模式下，上述节点的节点电压信号追随输入电压信号。
在本发明的一实施例中，运算放大电路包括输入级、增益级以及输出级。输入级用以接收节点电压信号与输出电压信号，并且判定节点电压信号与输出电压信号之间的电压差以产生第一差动对信号及第二差动对信号。增益级耦接输入级以接收第一差动对信号及第二差动对信号，并据以产生对应于上述电压差的电流。输出级耦接增益级并产生输出电压信号。
在本发明的一实施例中，输入级包括N型差动对以及P型差动对。N型差动对的第一差动输入端接收节点电压信号。N型差动对的第二差动输入端接收输出电压信号。N型差动对的第一差动输出端输出第一差动对信号的其中一信号。N型差动对的第二差动输出端输出第一差动对信号的其中另一信号。P型差动对的第一差动输入端接收节点电压信号。P型差动对的第二差动输入端接收输出电压信号。P型差动对的第一差动输出端输出第二差动对信号的其中一信号。P型差动对的第二差动输出端输出第二差动对信号的其中另一信号。
在本发明的一实施例中，N型差动对包括第一N型晶体管、第二N型晶体管以及第一电流源。第一N型晶体管的第一端耦接第一共接端。第一N型晶体管的第二端耦接N型差动对的第一差动输出端。第一N型晶体管的控制端耦接N型差动对的第一差动输入端以接收节点电压信号。第二N型晶体管的第一端耦接第一共接端。第二N型晶体管的第二端耦接N型差动对的第二差动输出端。第二N型晶体管的控制端耦接N型差动对的第二差动输入端以接收输出电压信号。第一电流源耦接在第一共接端与接地电压端之间。P型差动对包括第一P型晶体管、第二P型晶体管以及第二电流源。第一P型晶体管的第一端耦接第二共接端。第一P型晶体管的第二端耦接P型差动对的第一差动输出端。第一P型晶体管的控制端耦接P型差动对的第一差动输入端以接收节点电压信号。第二P型晶体管的第一端耦接第二共接端。第二P型晶体管的第二端耦接P型差动对的第二差动输出端。第二P型晶体管的控制端耦接P型差动对的第二差动输入端以接收输出电压信号。第二电流源耦接在电源电压端与第二共接端之间。
在本发明的一实施例中，第一共接端与N型差动对的第一差动输入端之间具有寄生电容。在过驱动模式下且输出电压信号进行下降转态时，运算放大电路通过寄生电容下拉节点电压信号，从而增加输出电压信号的转态幅度。
在本发明的一实施例中，第二共接端与P型差动对的第一差动输入端之间具有寄生电容。在过驱动模式下且输出电压信号进行上升转态时，运算放大电路通过寄生电容举升节点电压信号，从而增加输出电压信号的转态幅度。
基于上述，在本发明实施例所提出的缓冲电路中，可在开关电路为关断状态时，通过运算放大电路中的寄生电容来增加输出电压信号的转态幅度。如此一来，可有效提高输出电压信号的驱动能力以达到过驱动的效果。
基于上述，在本发明实施例所提出的缓冲电路中，也可以在N型差动对的第一共接端与第一差动输入端之间另外外接电容，或是在P型差动对的第二共接端与第一差动输入端之间另外外接电容，可在开关电路为关断状态时，通过外接电容来增加输出电压信号的转态幅度。如此一来，可有效提高输出电压信号的驱动能力以达到过驱动的效果。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
下面的所附附图是本发明的说明书的一部分，示出了本发明的示例实施例，所附附图与说明书的描述一起说明本发明的原理；
图1是依照本发明一实施例所示出的缓冲电路的电路方块示意图；
图2是依照本发明一实施例所示出的缓冲电路的信号时序示意图；
图3是依照本发明一实施例所示出的运算放大电路的方块示意图；
图4是依照本发明一实施例所示出的输入级的电路架构示意图；
图5是依照本发明一实施例所示出的缓冲电路的信号时序示意图；
图6是依照本发明另一实施例所示出的缓冲电路的信号时序示意图。
附图标记说明
100：缓冲电路
120：开关电路
140：运算放大电路
142：输入级
144：增益级
146：输出级
250、260：电压波形
A1、A1’：电压振幅
A2、A2’：转态幅度
ANC、APC：共接点
C1、C2：电容
CL：电容
DP_N：N型差动对
DP_P：P型差动对
DPS1：第一差动对信号
DPS2：第二差动对信号
GND：接地电压端
HOD：开关信号
I1、I2：电流源
IN：输入端
IT1、IP1：第一差动输入端
IT2、IP2：第二差动输入端
MN1、MN2：N型晶体管
MP1、MP2：P型晶体管
ND：节点
OP1、OT1：第一差动输出端
OP2、OT2：第二差动输出端
PWR：电源电压端
RL：电阻
T0～T5：时间点
TP1～TP5：时段
VIN：输入电压信号
VL：负载电压
VND：节点电压信号
VO：输出电压信号
ΔV、ΔV’：差值
具体实施方式
现将详细参考本发明的示范性实施例，在附图中说明所述示范性实施例的实例。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件代表相同或类似部分。
图1是依照本发明一实施例所示出的缓冲电路的电路方块示意图。请参照图1，缓冲电路100包括开关电路120以及运算放大电路140，但本发明不限于此。开关电路120耦接在缓冲电路100的输入端IN与节点ND之间，用以自输入端IN接收输入电压信号VIN。开关电路120可受控于开关信号HOD而被导通或被关断。在本实施例中，开关电路120可反应于逻辑高电平的开关信号HOD而被关断，且可反应于逻辑低电平的开关信号HOD而被导通，但本发明不限于此。本领域具通常知识者皆知，开关电路120的导通与否与开关信号HOD的逻辑高低电平的关系是可以由设计者依实际需求来进行定义的。
运算放大电路140的非反相输入端耦接节点ND。运算放大电路140的输出端耦接运算放大电路140的反相输入端。运算放大电路140的输出端提供输出电压信号VO。输出电压信号VO可用来驱动外部的负载(例如液晶显示器，但不限于此)。在图1的实施例中，外部的负载以等效的电阻RL及电容CL来表示。
在本发明的一实施例中，开关电路120可例如是传输门(transmission gate)，但本发明并不以此限。本发明并不限制开关电路120的实施方式。
以下搭配图2说明缓冲电路100的运作。图2是依照本发明一实施例所示出的缓冲电路的信号时序示意图。请合并参照图1及图2，在输入电压信号VIN开始转态的第一时段TP1(第四时段TP4)之后，开关电路120将自导通状态被切换为关断状态，致使运算放大电路140操作在过驱动模式以增加输出电压信号VO的转态幅度A2(A2’)。
详细来说，输入电压信号VIN于时间点T0开始上升转态。在经过第一时段TP1之后，在时间点T1，开关信号HOD由逻辑低电平切换至逻辑高电平，因此开关电路120被关断，致使节点ND为浮接状态。接着，运算放大电路140可通过其本身内部的寄生电容或通过外接电容来举升节点ND的电压(即节点电压信号VND的电压)，从而增加输出电压信号VO的转态幅度A2，其中输出电压信号VO的转态幅度A2大于输入电压信号VIN的电压振幅A1。
在经过第二时段TP2之后，在时间点T2，开关信号HOD由逻辑高电平切换至逻辑低电平，因此开关电路120自关断状态被切换为导通状态，致使节点ND的节点电压信号VND追随输入电压信号VIN，因此，运算放大电路140操作在正常驱动模式以让输出电压信号VO也追随输入电压信号VIN。
另外，在第三时段TP3之后，输入电压信号VIN于时间点T3开始下降转态。在经过第四时段TP4之后，在时间点T4，开关信号HOD由逻辑低电平转态至逻辑高电平，因此开关电路120被关断，致使节点ND为浮接状态。接着，运算放大电路140可通过其本身内部的寄生电容或通过外接电容来下拉节点ND的电压(即节点电压信号VND的电压)，从而增加输出电压信号VO的转态幅度A2’，其中输出电压信号VO的转态幅度A2’大于输入电压信号VIN的电压振幅A1。
在经过第五时段TP5之后，在时间点T5，开关信号HOD由逻辑高电平切换至逻辑低电平，因此开关电路120自关断状态被切换为导通状态，致使节点ND的节点电压信号VND追随输入电压信号VIN，因此，运算放大电路140操作在正常驱动模式以让输出电压信号VO也追随输入电压信号VIN。
由于运算放大电路140可在开关电路120为关断状态时(即第二时段TP2、第五时段TP5)增加输出电压信号VO的转态幅度A2、A2’，故可有效提高输出电压信号VO的驱动能力以达到过驱动的效果，从而加快负载电压VL的切换速度。如图2所示，电压波形250为采用本发明实施例的缓冲电路100所驱动后的负载电压VL的电压波形，而电压波形260则为采用一般不具备过驱动功能的缓冲电路所驱动后的负载电压VL的电压波形。由图2可明显看出，电压波形250的转态速度明显快于电压波形260的转态速度。
图3是依照本发明一实施例所示出的运算放大电路的方块示意图。请参照图3。运算放大电路140包括输入级142、增益级144以及输出级146，但本发明不限于此。输入级142用以接收节点电压信号VND与输出电压信号VO，并且判定节点电压信号VND与输出电压信号VO之间的电压差，以产生第一差动对信号DPS1及第二差动对信号DPS2。增益级144耦接输入级142以接收第一差动对信号DPS1及第二差动对信号DPS2，并据以产生对应于此电压差的电流。输出级146耦接增益级144并产生输出电压信号VO。
在本发明的一实施例中，增益级144及输出级146可分别采用已知的增益级电路及输出级电路来实现。
图4是依照本发明一实施例所示出的输入级的电路架构示意图。请合并参照图3及图4。输入级142可包括N型差动对DP_N以及P型差动对DP_P。N型差动对DP_N的第一差动输入端IT1接收节点电压信号VND。N型差动对DP_N的第二差动输入端IT2接收输出电压信号VO。N型差动对DP_N的第一差动输出端OT1输出第一差动对信号DPS1的其中一信号。N型差动对DP_N的第二差动输出端OT2输出第一差动对信号DPS1的其中另一信号。
P型差动对DP_P的第一差动输入端IP1接收节点电压信号VND。P型差动对DP_P的第二差动输入端IP2接收输出电压信号VO。P型差动对DP_P的第一差动输出端OP1输出第二差动对信号DPS2的其中一信号。P型差动对DP_P的第二差动输出端OP2输出第二差动对信号DPS2的其中另一信号。
详细来说，N型差动对DP_N包括N型晶体管MN1、MN2以及电流源I1。N型晶体管MN1的第一端耦接共接端ANC。N型晶体管MN1的第二端耦接N型差动对DP_N的第一差动输出端OT1。N型晶体管MN1的控制端耦接N型差动对DP_N的第一差动输入端IT1以接收节点电压信号VND。N型晶体管MN2的第一端耦接共接端ANC。N型晶体管MN2的第二端耦接N型差动对DP_N的第二差动输出端OT2。N型晶体管MN2的控制端耦接N型差动对DP_N的第二差动输入端IT2以接收输出电压信号VO。电流源I1耦接在共接端ANC与接地电压端GND之间。
P型差动对DP_P包括P型晶体管MP1、MP2以及电流源I2。P型晶体管MP1的第一端耦接共接端APC。P型晶体管MP1的第二端耦接P型差动对DP_P的第一差动输出端OP1。P型晶体管MP1的控制端耦接P型差动对DP_P的第一差动输入端IP1以接收节点电压信号VND。P型晶体管MP2的第一端耦接共接端APC。P型晶体管MP2的第二端耦接P型差动对DP_P的第二差动输出端OP2。P型晶体管MP2的控制端耦接P型差动对DP_P的第二差动输入端IP2以接收输出电压信号VO。电流源I2耦接在电源电压端PWR与共接端APC之间。
在本发明的一实施例中，N型晶体管MN1、MN2可例如是N型金氧半场效晶体管，且P型晶体管MP1、MP2可例如是P型金氧半场效晶体管，但本发明并不以此为限。
在本发明的一实施例中，共接端ANC与N型差动对DP_N的第一差动输入端IT1之间具有电容C1，且共接端APC与P型差动对DP_P的第一差动输入端IP1之间具有电容C2，其中电容C1可例如是寄生电容或是外接电容，且电容C2可例如是寄生电容或是外接电容，但本发明不限于此。
图5是依照本发明一实施例所示出的缓冲电路的信号时序示意图。请合并参照图1、图4及图5。输入电压信号VIN于时间点T0开始上升转态。由于开关信号HOD为逻辑低电平，故开关电路120为导通状态，致使节点电压信号VND追随输入电压信号VIN。在第一时段TP1中，节点电压信号VND追随输入电压信号VIN由低电平逐渐转换至高电平。然而，基于运算放大电路140内部的电路延迟以及外部的负载(例如电阻RL及电容CL)的影响，输出电压信号VO的上升转态的速度较节点电压信号VND的上升转态的速度慢。由于运算放大电路140内部的N型差动对DP_N及P型差动对DP_P受节点电压信号VND与输出电压信号VO控制，因此，在图4所示的N型差动对DP_N中，电流大部分会自N型晶体管MN1流至电流源I1，致使共接点ANC的电压追随节点电压信号VND。而在P型差动对DP_P中，电流源I2的电流大部分会流入P型晶体管MP2，致使共接点APC的电压追随输出电压信号VO。
在时间点T1，节点电压信号VND的电压趋近于输入电压信号VIN的电压，故而开关信号HOD由逻辑低电平切换至逻辑高电平以将开关电路120关断，致使节点ND为浮接状态。此时，输出电压信号VO仍处于上升转态的过程中，因此输出电压信号VO仍持续上升，且共接点APC的电压也追随输出电压信号VO而持续上升。基于节点ND为浮接状态，节点电压信号VND将通过寄生电容C2而被共接点APC的电压所举升(boost)。如图5所示，在第二时段TP2的过驱动模式下，节点电压信号VND的电压值被举升至超过输入电压信号VIN的电压值，导致输出电压信号VO也上升，从而增加了输出电压信号VO的转态幅度而达到过驱动的效果。
值得一提的是，输出电压信号VO的转态幅度A2与输入电压信号VIN的电压振幅A1的差值ΔV，与输入电压信号VIN的电压振幅A1正相关。也就是说，若输入电压信号VIN的电压振幅A1越大，则差值ΔV也越大，反之亦然。
在经过第二时段TP2之后，在时间点T2，开关信号HOD由逻辑高电平切换至逻辑低电平，因此开关电路120被导通，致使节点电压信号VND以及输出电压信号VO追随输入电压信号VIN。
图6是依照本发明另一实施例所示出的缓冲电路的信号时序示意图。请合并参照图1、图4及图6。输入电压信号VIN于时间点T3开始下降转态。由于开关信号HOD为逻辑低电平，故开关电路120为导通状态，致使节点电压信号VND追随输入电压信号VIN。在第四时段TP4中，节点电压信号VND追随输入电压信号VIN由高电平逐渐转换至低电平。然而，基于运算放大电路140内部的电路延迟以及外部的负载(例如电阻RL及电容CL)的影响，输出电压信号VO的下降转态的速度较节点电压信号VND的下降转态的速度慢。由于运算放大电路140内部的N型差动对DP_N及P型差动对DP_P受节点电压信号VND与输出电压信号VO控制，因此，在图4所示的N型差动对DP_N中，电流大部分会自N型晶体管MN2流至电流源I1，致使共接点ANC的电压追随输出电压信号VO。而在P型差动对DP_P中，电流源I2的电流大部分会流入P型晶体管MP1，致使共接点APC的电压追随节点电压信号VND。
在时间点T4，节点电压信号VND的电压趋近于输入电压信号VIN的电压，故而开关信号HOD由逻辑低电平切换至逻辑高电平以将开关电路120关断，致使节点ND为浮接状态。此时，输出电压信号VO仍处于下降转态的过程中，因此输出电压信号VO仍持续下降，且共接点ANC的电压也追随输出电压信号VO而持续下降。基于节点ND为浮接状态，节点电压信号VND将通过寄生电容C1而被共接点ANC的电压所下拉。如图6所示，在第五时段TP5的过驱动模式下，节点电压信号VND的电压值被下拉至低于输入电压信号VIN的电压值，导致输出电压信号VO也下降，从而增加了输出电压信号VO的转态幅度而达到过驱动的效果。
同样地，输出电压信号VO的转态幅度A2’与输入电压信号VIN的电压振幅A1’的差值ΔV’，与输入电压信号VIN的电压振幅A1’正相关。详细来说，若输入电压信号VIN的电压振幅A1’越大，则差值ΔV’也越大，反之亦然。
在经过第五时段TP5之后，在时间点T5，开关信号HOD由逻辑高电平切换至逻辑低电平，因此开关电路120被导通，致使节点电压信号VND以及输出电压信号VO追随输入电压信号VIN。
综上所述，在本发明实施例所提出的缓冲电路中，可在开关电路为关断状态时，通过运算放大电路中的寄生电容来增加输出电压信号的转态幅度。或者是，也可在N型差动对的共接端与N型差动对的第一差动输入端之间外接电容，以及可在P型差动对的共接端与P型差动对的第一差动输入端之间外接电容，以在开关电路为关断状态时，通过外接电容来增加输出电压信号的转态幅度。如此一来，可有效提高输出电压信号的驱动能力以达到过驱动的效果。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种缓冲电路，其特征在于，包括：
开关电路，耦接在所述缓冲电路的输入端与节点之间，用以自所述输入端接收输入电压信号；以及
运算放大电路，所述运算放大电路的非反相输入端耦接所述节点，且所述运算放大电路的输出端耦接所述运算放大电路的反相输入端并输出一输出电压信号，
其中在所述输入电压信号开始转态的第一时段之后，所述开关电路自导通状态被切换为关断状态，致使所述运算放大电路操作在过驱动模式以增加所述输出电压信号的转态幅度。
2.根据权利要求1所述的缓冲电路，其特征在于，在所述过驱动模式下，所述运算放大电路通过所述运算放大电路内部的寄生电容或通过外接电容举升或下拉所述节点的电压，从而增加所述输出电压信号的所述转态幅度。
3.根据权利要求1所述的缓冲电路，其特征在于，所述输出电压信号的所述转态幅度与所述输入电压信号的电压振幅之间的差值与所述输入电压信号的所述电压振幅正相关。
4.根据权利要求1所述的缓冲电路，其特征在于，在所述开关电路自所述导通状态被切换为所述关断状态的第二时段之后，所述开关电路自所述关断状态被切换为所述导通状态，致使所述运算放大电路操作在正常驱动模式以让所述输出电压信号追随所述输入电压信号。
5.根据权利要求4所述的缓冲电路，其特征在于，在所述正常驱动模式下，所述节点的节点电压信号追随所述输入电压信号。
6.根据权利要求1所述的缓冲电路，其特征在于，所述运算放大电路包括：
输入级，用以接收所述节点的节点电压信号与所述输出电压信号，并且判定所述节点电压信号与所述输出电压信号之间的电压差以产生第一差动对信号及第二差动对信号；
增益级，耦接所述输入级以接收所述第一差动对信号及所述第二差动对信号，并据以产生对应于所述电压差的电流；以及
输出级，耦接所述增益级并产生所述输出电压信号。
7.根据权利要求6所述的缓冲电路，其特征在于，所述输入级包括：
N型差动对，所述N型差动对的第一差动输入端接收所述节点电压信号，所述N型差动对的第二差动输入端接收所述输出电压信号，所述N型差动对的第一差动输出端输出所述第一差动对信号的其中一信号，且所述N型差动对的第二差动输出端输出所述第一差动对信号的其中另一信号；以及
P型差动对，所述P型差动对的第一差动输入端接收所述节点电压信号，所述P型差动对的第二差动输入端接收所述输出电压信号，所述P型差动对的第一差动输出端输出所述第二差动对信号的其中一信号，且所述P型差动对的第二差动输出端输出所述第二差动对信号的其中另一信号。
8.根据权利要求7所述的缓冲电路，其特征在于：
所述N型差动对包括：
第一N型晶体管，所述第一N型晶体管的第一端耦接第一共接端，所述第一N型晶体管的第二端耦接所述N型差动对的所述第一差动输出端，且所述第一N型晶体管的控制端耦接所述N型差动对的所述第一差动输入端以接收所述节点电压信号；
第二N型晶体管，所述第二N型晶体管的第一端耦接所述第一共接端，所述第二N型晶体管的第二端耦接所述N型差动对的所述第二差动输出端，且所述第二N型晶体管的控制端耦接所述N型差动对的所述第二差动输入端以接收所述输出电压信号；以及
第一电流源，耦接在所述第一共接端与接地电压端之间，
所述P型差动对包括：
第一P型晶体管，所述第一P型晶体管的第一端耦接第二共接端，所述第一P型晶体管的第二端耦接所述P型差动对的所述第一差动输出端，且所述第一P型晶体管的控制端耦接所述P型差动对的所述第一差动输入端以接收所述节点电压信号；
第二P型晶体管，所述第二P型晶体管的第一端耦接所述第二共接端，所述第二P型晶体管的第二端耦接所述P型差动对的所述第二差动输出端，且所述第二P型晶体管的控制端耦接所述P型差动对的所述第二差动输入端以接收所述输出电压信号；以及
第二电流源，耦接在电源电压端与所述第二共接端之间。
9.根据权利要求8所述的缓冲电路，其特征在于，所述第一共接端与所述N型差动对的所述第一差动输入端之间具有寄生电容或外接电容，其中在所述过驱动模式下且所述输出电压信号进行下降转态时，所述运算放大电路通过所述寄生电容下拉所述节点电压信号，从而增加所述输出电压信号的所述转态幅度。
10.根据权利要求8所述的缓冲电路，其特征在于，所述第二共接端与所述P型差动对的所述第一差动输入端之间具有寄生电容或外接电容，其中在所述过驱动模式下且所述输出电压信号进行上升转态时，所述运算放大电路通过所述寄生电容举升所述节点电压信号，从而增加所述输出电压信号的所述转态幅度。
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