CN107180617A - 缓冲电路及具有该缓冲电路的源极驱动电路 - Google Patents

缓冲电路及具有该缓冲电路的源极驱动电路 Download PDF

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Abstract

本发明提供一种缓冲电路及具有该缓冲电路的源极驱动电路。缓冲电路包括运算放大器以及回转率强化电路。运算放大器包括输入级、负载级以及输出级。输入级用以接收输入电压信号与输出电压信号，并且判定输入电压信号与输出电压信号之间的电压差。负载级耦接至输入级以产生对应于上述电压差的负载电流。输出级耦接至负载级并产生输出电压信号。本发明提供的回转率强化电路耦接至负载级，用以根据输入电压信号与输出电压信号之间的电压差而直接提供补偿电压至负载级或输出级，以使输出级反应于补偿电压而降低输出电压信号的转换时间，有效地提升输出电压信号的回转率。

Description

缓冲电路及具有该缓冲电路的源极驱动电路
技术领域
本发明涉及一种显示器驱动装置，尤其涉及一种缓冲电路及具有该缓冲电路的源极驱动电路。
背景技术
运算放大器是一种具有广泛应用的电路基本构筑区块。电路设计者常可使用运算放大器来实现许多种不同的运作功能。例如，在液晶显示器的驱动电路中，运算放大器可作为输出缓冲器，其可依据前级数位至模拟转换器所输出的模拟信号，对负载(即液晶)进行充放电，以驱动液晶显示器上相对应的像素单元。然而，随着液晶显示器尺寸及分辨率的提高，液晶显示器驱动电路每单位时间所输出的数据量也越来越多，故运算放大器的反应速度，即回转率(Slew Rate)也必须大幅地提高。因此，如何提升运算放大器的回转率乃是本技术领域技术人员所面临的重要课题。
发明内容
有鉴于此，本发明提供一种缓冲电路及具有该缓冲电路的源极驱动电路，藉以解决先前技术中所述的问题。
本发明的缓冲电路包括运算放大器以及回转率强化电路。运算放大器包括输入级、负载级以及输出级。输入级用以接收输入电压信号与输出电压信号，并且判定输入电压信号与输出电压信号之间的电压差。负载级耦接至输入级以产生对应于上述电压差的负载电流。输出级耦接至负载级并产生输出电压信号。回转率强化电路耦接至负载级，用以根据输入电压信号与输出电压信号之间的电压差而直接提供补偿电压至负载级或输出级，以使输出级反应于补偿电压而降低输出电压信号的转换时间。
在本发明的一实施例中，上述的负载级包括第一负载电路、第二负载电路、第一电流源以及第二电流源。第一负载电路用以作为输入级的N型差动对的负载，且具有第一连接端以及第二连接端。第二负载电路用以作为输入级的P型差动对的负载，且具有第三连接端以及第四连接端。第一电流源耦接在第一连接端与第三连接端之间。第二电流源耦接在第二连接端与第四连接端之间。输出级耦接到第二连接端与第四连接端。回转率强化电路耦接到第一连接端、第二连接端、第三连接端与第四连接端之中的任两连接端，且回转率强化电路通过上述任两连接端而直接提供补偿电压至负载级或输出级。
本发明的源极驱动电路用以驱动显示面板，源极驱动电路包括移位寄存器、数据锁存器、数字至模拟转换器以及输出缓冲器。移位寄存器用以接收频率信号以及起始脉冲信号以循序地产生多个闩锁信号。数据锁存器用以根据此些闩锁信号而循序地锁存像素数据以作为多个锁存数据，并根据线闩锁信号而同时输出此些锁存数据。数字至模拟转换器用以根据灰阶电压产生对应于此些锁存数据的多个模拟电压信号。输出缓冲器包括多个上述缓冲电路。此些缓冲电路中的每一个用以接收此些模拟电压信号的一对应者以作为输入电压信号，并产生输出电压信号以作为源极驱动信号。
基于上述，在本发明实施例所提出的缓冲电路及源极驱动电路中，回转率强化电路可仅根据输入电压信号与输出电压信号之间的电压差而直接提供补偿电压至运算放大器的负载级或输出级，以使输出级反应于补偿电压而降低输出电压信号的转换时间，可有效地提升输出电压信号的回转率。此外，回转率强化电路无须使用其他额外的控制信号来实现，故回转率强化电路的架构较为简单而可降低电路成本。特别是，回转率强化电路仅在输入电压信号与输出电压信号的电压位准具有差异时才协助快速导通运算放大器的输出级，且是提供补偿电压至运算放大器的负载级或输出级，如此可避免消耗过多的电流。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明一实施例所显示的具强化回转率的缓冲电路的电路方框示意图；
图2是依照本发明一实施例所显示的具强化回转率的缓冲电路的电路架构示意图；
图3是图2的缓冲电路的运作定时示意图；
图4是依照本发明另一实施例所显示的具强化回转率的缓冲电路的电路架构示意图；
图5是图4的缓冲电路的运作定时示意图；
图6是依照本发明又一实施例所显示的具强化回转率的缓冲电路的电路架构示意图；
图7是依照本发明又一实施例所显示的具强化回转率的缓冲电路的电路架构示意图；
图8是依照本发明一实施例所显示的源极驱动电路的电路方框示意图。
附图标记：
100、200、300、400、1700～171n：缓冲电路
110：运算放大器
112：输入级
114：负载级
116：输出级
120、220、620、720：回转率强化电路
310、320、330、340、350、360、370、380、511～522：波形
1000：源极驱动电路
1100：移位寄存器
1300：数据锁存器
1500：数字至模拟转换器
1700：输出缓冲器
A1～An：模拟电压信号
CLK：频率信号
CS：控制信号
DL1～DLn：锁存数据
DP_N：N型差动对
DP_P：P型差动对
GND：接地端
GV：灰阶电压
I1：第一电流源
I2：第二电流源
IL：负载电流
LD1：第一负载电路
LD2：第二负载电路
LE：外部的负载
LE1～LEn：闩锁信号
LL：线闩锁信号
MN1～MN8、MN2C、MN4C、MN6C、MN7C：N型晶体管
MP1～MP8、MP2C、MP4C、MP6C、MP7C：P型晶体管
PDATA：像素数据
SO：驱动信号
SO1～SOn：源极驱动信号
SP1：第一连接端
SP：第二连接端
S_PLU：起始脉冲信号
SN1：第三连接端
SN：第四连接端
SW：开关
TL1：第一负载端
TL2：第二负载端
TL3：第三负载端
TL4：第四负载端
VB1、VB2、VB3、VB4：偏压电压
VDD：电源端
VI：输入电压信号
VO：输出电压信号
具体实施方式
现将详细参考本发明的示范性实施例，在附图中说明所述示范性实施例的实例。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件代表相同或类似部分。
以下请同时参照图1与图2，图1是依照本发明一实施例所显示的具强化回转率的缓冲电路的电路方框示意图，图2是依照本发明一实施例所显示的具强化回转率的缓冲电路的电路架构示意图。缓冲电路100可包括运算放大器110以及回转率强化电路120。运算放大器110可包括输入级112、负载级114以及输出级116。输入级112用以接收输入电压信号VI与输出电压信号VO，并且判定输入电压信号VI与输出电压信号VO之间的电压差。负载级114耦接至输入级112以产生对应于上述电压差的负载电流IL。输出级116耦接至负载级114并产生输出电压信号VO，其中，输出电压信号VO被回授至输入级112以使缓冲电路100成为单增益负回授的缓冲器。另外，输出电压信号VO可通过受控于控制信号CS的开关SW进行传输以作为驱动信号SO，以对外部的负载LE(例如液晶，但不限于此)进行驱动。
回转率强化电路120耦接至负载级114，用以根据输入电压信号VI与输出电压信号VO之间的电压差而直接提供补偿电压至负载级114或输出级116，以使输出级116反应于上述补偿电压而降低输出电压信号VO的转换时间，以达到提升缓冲电路100的输出回转率的目的。以下将针对缓冲电路100的电路架构进行说明。
如图2所示，运算放大器110可为一轨对轨(Rail to Rail)运算放大器，但本发明并不以此为限。输入级112可包含有N型差动对DP_N以及P型差动对DP_P。N型差动对DP_N可由一对互相匹配的N型晶体管MN1、N型晶体管MN2以及偏压晶体管MN3所组成。N型晶体管MN1的栅极端用以接收输入电压信号VI。N型晶体管MN2的栅极端用以接收输出电压信号VO。N型晶体管MN1与N型晶体管MN2的源极端彼此耦接并耦接至偏压晶体管MN3的漏极端。偏压晶体管MN3的源极端耦接到接地端GND。偏压晶体管MN3的栅极端受控于偏压电压VB4以提供N型差动对DP_N运作所需的偏压电流。
同样地，P型差动对DP_P可由一对互相匹配的P型晶体管MP1、P型晶体管MP2以及偏压晶体管MP3所组成。P型晶体管MP1的栅极端用以接收输入电压信号VI。P型晶体管MP2的栅极端用以接收输出电压信号VO。P型晶体管MP1与P型晶体管MP2的源极端彼此耦接并耦接至偏压晶体管MP3的漏极端。偏压晶体管MP3的源极端耦接到电源端VDD。偏压晶体管MP3的栅极端受控于偏压电压VB1以提供P型差动对DP_P运作所需的偏压电流。
另外，负载级114可包括第一负载电路LD1、第二负载电路LD2、第一电流源I1以及第二电流源I2，但本发明并不以此为限。第一负载电路LD1具有第一负载端TL1、第二负载端TL2、第一连接端SP1以及第二连接端SP。第一负载电路LD1通过第一负载端TL1与第二负载端TL2耦接到N型差动对DP_N以作为N型差动对DP_N的负载。
更进一步来说，第一负载电路LD1可包括P型晶体管MP4～MP7。P型晶体管MP4的源极端耦接到电源端VDD，P型晶体管MP4的栅极端与P型晶体管MP5的栅极端相耦接并耦接到第一连接端SP1，P型晶体管MP4的漏极端则耦接到第一负载端TL1。P型晶体管MP5的源极端耦接到电源端VDD，P型晶体管MP5的漏极端耦接到第二负载端TL2。可以理解的是，P型晶体管MP4与P型晶体管MP5乃是以电流镜的形式彼此耦接以形成一电流镜电路。另外，P型晶体管MP6的源极端耦接到第一负载端TL1，P型晶体管MP6的栅极端与P型晶体管MP7的栅极端相耦接以接收偏压电压VB2，且P型晶体管MP6的漏极端耦接到第一连接端SP1。P型晶体管MP7的源极端耦接到第二负载端TL2，且P型晶体管MP7的漏极端耦接到第二连接端SP。可以理解的是，P型晶体管MP6与P型晶体管MP7乃是反应于偏压电压VB2而运作的一叠置电路(cascade circuit)，可用以提高负载级114的输出阻抗。在本发明的其他实施例中，P型晶体管MP6与P型晶体管MP7(即叠置电路)也可省略不用，并将第一连接端SP1与第一负载端TL1相耦接，且将第二连接端SP与第二负载端TL2相耦接。
类似地，第二负载电路LD2具有第三负载端TL3、第四负载端TL4、第三连接端SN1以及第四连接端SN。第二负载电路LD2通过第三负载端TL3与第四负载端TL4耦接到P型差动对DP_P以作为P型差动对DP_P的负载。
更进一步来说，第二负载电路LD2可包括N型晶体管MN4～MN7。N型晶体管MN4的源极端耦接到接地端GND，N型晶体管MN4的栅极端与N型晶体管MN5的栅极端相耦接并耦接到第三连接端SN1，N型晶体管MN4的漏极端则耦接到第三负载端TL3。N型晶体管MN5的源极端耦接到接地端GND，N型晶体管MN5的漏极端耦接到第四负载端TL4。可以理解的是，N型晶体管MN4与N型晶体管MN5乃是以电流镜的形式彼此耦接以形成一电流镜电路。另外，N型晶体管MN6的源极端耦接到第三负载端TL3，N型晶体管MN6的栅极端与N型晶体管MN7的栅极端相耦接以接收偏压电压VB3，且N型晶体管MN6的漏极端耦接到第三连接端SN1。N型晶体管MN7的源极端耦接到第四负载端TL4，且N型晶体管MN7的漏极端耦接到第四连接端SN。可以理解的是，N型晶体管MN6与N型晶体管MN7乃是反应于偏压电压VB3而运作的一叠置电路，可用以提高负载级114的输出阻抗。在本发明的其他实施例中，N型晶体管MN6与N型晶体管MN7(即叠置电路)也可省略不用，并将第三连接端SN1与第三负载端TL3相耦接，且将第四连接端SN与第四负载端TL4相耦接。
第一电流源I1耦接在第一连接端SP1与第三连接端SN1之间，且第二电流源I2耦接在第二连接端SP与第四连接端SN之间，其中第一电流源I1与第二电流源I2可用来将N型差动对DP_N及P型差动对DP_P的信号进行叠加并输出至输出级116。
另外，输出级116可为AB类推挽式输出电路，其可包括P型晶体管MP8以及N型晶体管MN8。P型晶体管MP8的栅极端耦接到第二连接端SP，且P型晶体管MP8的源极端耦接到电源端VDD。而N型晶体管MN8的栅极端耦接到第四连接端SN，N型晶体管MN8的源极端耦接到接地端GND，且N型晶体管MN8的漏极端耦接到P型晶体管MP8的漏极端以产生输出电压信号VO。
在本发明的实施例中，回转率强化电路可耦接到第一连接端SP1、第二连接端SP、第三连接端SN1与第四连接端SN之中的任两个连接端，且回转率强化电路可通过上述任两个连接端而直接提供补偿电压至负载级114或输出级116，以提升缓冲电路100的输出回转率。举例来说，如图2所示，回转率强化电路120耦接到第二连接端SP与第四连接端SN，且通过第二连接端SP与第四连接端SN而直接提供补偿电压至输出级116的输入端，稍后会进行更详细的说明。
以下请同时参照图1～图3，图3是图2的缓冲电路的运作定时示意图。当输入级112所接收到的输入电压信号VI由低位准转换至高位准的瞬间，此时输出电压信号VO的电压仍维持在低位准，因此负载级114的第二连接端SP的电压位准将反应于输入电压信号VI与输出电压信号VO的电压差而降低，致使输出级116的P型晶体管MP8被导通而对外部的负载装置LE(例如液晶)进行充电，直到输出电压信号VO的电压位准等于输入电压信号VI的电压位准为止。同样地，当输入级112所接收到的输入电压信号VI由高位准转换至低位准的瞬间，此时输出电压信号VO的电压仍维持在高位准，因此负载级114的第四连接端SN的电压位准将反应于输入电压信号VI与输出电压信号VO的电压差而升高，致使输出级116的N型晶体管MN8被导通而对外部的负载装置LE(例如液晶)进行放电，直到输出电压信号VO的电压位准等于输入电压信号VI的电压位准为止。
由于输入级112与负载级114具有时间延迟，致使第二连接端SP上的电压(即P型晶体管MP8栅极端的电压)或第四连接端SN上的电压(即N型晶体管MN8栅极端的电压)无法快速反应于输入电压信号VI的电压转变，从而限制了输出电压信号VO的回转率，其中，在未采用回转率强化电路120的情况之下，输出电压信号VO的信号波形、第二连接端SP的信号波形、第四连接端SN的信号波形以及驱动信号SO的信号波形可分别如图3的波形310、波形330、波形350、波形370所示。
因此，为了提升输出电压信号VO的回转率，在本发明图2所示的实施例中，当输入电压信号VI的电压值大于输出电压信号VO的电压值达第一默认电压值时，回转率强化电路120可直接产生补偿电压以加速降低第二连接端SP上的电压值(即P型晶体管MP8栅极端的电压值)，以加快P型晶体管MP8被导通(例如进入饱和区，但不限于此)的速度而对外部的负载装置LE(例如液晶)进行充电。同样地，当输出电压信号VO的电压值大于输入电压信号VI的电压值达第二默认电压值时，回转率强化电路120可直接产生补偿电压以加速拉升第四连接端SN上的电压值(即N型晶体管MN8栅极端的电压值)，以加快N型晶体管MN8被导通(例如进入饱和区，但不限于此)的速度而对外部的负载装置LE(例如液晶)进行放电。
更进一步来说，在本发明的一实施例中，回转率强化电路120可包括P型晶体管MP2C以及N型晶体管MN2C。P型晶体管MP2C的栅极端用以接收输入电压信号VI。P型晶体管MP2C的源极端用以接收输出电压信号VO，且P型晶体管MP2C的漏极端耦接到第四连接端SN(即N型晶体管MN8的栅极端)。N型晶体管MN2C的栅极端用以接收输入电压信号VI，N型晶体管MN2C的源极端用以接收输出电压信号VO，且N型晶体管MN2C的漏极端耦接到第二连接端SP(即P型晶体管MP8的栅极端)。
因此，当输入电压信号VI的电压值大于输出电压信号VO的电压值达N型晶体管MN2C的临界电压值时，N型晶体管MN2C为导通状态且P型晶体管MP2C为截止状态，故可通过N型晶体管MN2C的漏极端而直接提供补偿电压以加速降低第二连接端SP上的电压值(即P型晶体管MP8栅极端的电压值)，以加快P型晶体管MP8被导通的速度而对外部的负载装置LE(例如液晶)进行充电。同样地，当输出电压信号VO的电压值大于输入电压信号VI的电压值达P型晶体管MP2C的临界电压值时，N型晶体管MN2C为截止状态且P型晶体管MP2C为导通状态，故可通过P型晶体管MP2C的漏极端而直接提供补偿电压以加速拉升第四连接端SN上的电压值(即N型晶体管MN8栅极端的电压值)，以加快N型晶体管MN8被导通的速度而对外部的负载装置LE(例如液晶)进行放电。其中，在回转率强化电路120的辅助之下，输出电压信号VO的信号波形、第二连接端SP的信号波形、第四连接端SN的信号波形以及驱动信号SO的信号波形可分别如图3的波形320、波形340、波形360、波形380所示，其确实可达到提升输出电压信号VO的回转率的效果。
以下请同时参照图1、图4与图5，图4是依照本发明另一实施例所显示的具强化回转率的缓冲电路的电路架构示意图，图5是图4的缓冲电路的运作定时示意图。图4所示的缓冲电路200同样可包括运算放大器110以及回转率强化电路220，其中图4所示的运算放大器110的电路架构与运作类似于图2所示的运算放大器110，故可参考上述的相关说明以类推得之，在此不再赘述。其中，在未采用回转率强化电路220的情况之下，输出电压信号VO的信号波形、驱动信号SO的信号波形、第一连接端SP1、第二连接端SP、第三连接端SN1与第四连接端SN的信号波形可分别如图5的波形511、波形513、波形515、波形517、波形519、波形521所示。
相较于图2所示的回转率强化电路120是耦接到第二连接端SP与第四连接端SN，且是通过第二连接端SP与第四连接端SN而直接提供补偿电压至输出级116，图4所示的回转率强化电路220乃是耦接到第一连接端SP1与第三连接端SN1，且通过第一连接端SP1与第三连接端SN1而直接提供补偿电压至负载级114。
详细来说，为了提升输出电压信号VO的回转率，在本发明图4所示的实施例中，当输入电压信号VI的电压值大于输出电压信号VO的电压值达第一默认电压值时，回转率强化电路220可直接产生补偿电压以拉升第三连接端SN1上的电压值，从而降低第二连接端SP上的电压值(即P型晶体管MP8栅极端的电压值)，以加快P型晶体管MP8被导通(例如进入饱和区，但不限于此)的速度而对外部的负载装置LE(例如液晶)进行充电。同样地，当输出电压信号VO的电压值大于输入电压信号VI的电压值达第二默认电压值时，回转率强化电路220可直接产生补偿电压以降低第一连接端SP1上的电压值，从而拉升第四连接端SN上的电压值(即N型晶体管MN8栅极端的电压值)，以加快N型晶体管MN8被导通(例如进入饱和区，但不限于此)的速度而对外部的负载装置LE(例如液晶)进行放电。
更进一步来说，在本发明的一实施例中，回转率强化电路220可包括P型晶体管MP4C以及N型晶体管MN4C。P型晶体管MP4C的栅极端用以接收输出电压信号VO。P型晶体管MP4C的源极端用以接收输入电压信号VI，且P型晶体管MP4C的漏极端耦接到第三连接端SN1。N型晶体管MN4C的栅极端用以接收输出电压信号VO，N型晶体管MN4C的源极端用以接收输入电压信号VI，且N型晶体管MN4C的漏极端耦接到第一连接端SP1。
当输入电压信号VI的电压值大于输出电压信号VO的电压值达P型晶体管MP4C的临界电压值时，P型晶体管MP4C为导通状态且N型晶体管MN4C为截止状态，故可通过P型晶体管MP4C的漏极端而直接提供补偿电压以快速拉升第三连接端SN1上的电压值，从而加速降低第二连接端SP上的电压值(即P型晶体管MP8栅极端的电压值)，以加快P型晶体管MP8被导通(例如进入饱和区，但不限于此)的速度而对外部的负载装置LE(例如液晶)进行充电。同样地，当输出电压信号VO的电压值大于输入电压信号VI的电压值达N型晶体管MN4C的临界电压值时，P型晶体管MP4C为截止状态且N型晶体管MN4C为导通状态，故可通过N型晶体管MN4C的漏极端而直接提供补偿电压以快速降低第一连接端SP1上的电压值，从而拉升第四连接端SN上的电压值(即N型晶体管MN8栅极端的电压值)，以加快N型晶体管MN8被导通(例如进入饱和区，但不限于此)的速度而对外部的负载装置LE(例如液晶)进行放电。其中，在回转率强化电路220的辅助之下，输出电压信号VO、驱动信号SO、第一连接端SP1、第二连接端SP、第三连接端SN1与第四连接端SN的信号波形可分别如图5的波形512、波形514、波形516、波形518、波形520、波形522所示，确实可达到提升输出电压信号VO的回转率的效果。
以下请同时参照图1与图6，图6是依照本发明又一实施例所显示的具强化回转率的缓冲电路的电路架构示意图。图6所示的缓冲电路300同样可包括运算放大器110以及回转率强化电路620，其中图6所示的运算放大器110的电路架构与运作类似于图2与图4所示的运算放大器110，故可参考上述的相关说明以类推得之，在此不再赘述。
相较于图2所示的回转率强化电路120是耦接到第二连接端SP与第四连接端SN，且是通过第二连接端SP与第四连接端SN而直接提供补偿电压至输出级116，图6所示的回转率强化电路620乃是耦接到第三连接端SN1与第四连接端SN，且通过第三连接端SN1与第四连接端SN而直接提供补偿电压至负载级114与输出级116。
详细来说，为了提升输出电压信号VO的回转率，在本发明图6所示的实施例中，当输入电压信号VI的电压值大于输出电压信号VO的电压值达第一默认电压值时，回转率强化电路620可直接产生补偿电压以拉升第三连接端SN1上的电压值，从而降低第二连接端SP上的电压值(即P型晶体管MP8栅极端的电压值)，以加快P型晶体管MP8被导通(例如进入饱和区，但不限于此)的速度而对外部的负载装置LE(例如液晶)进行充电。同样地，当输出电压信号VO的电压值大于输入电压信号VI的电压值达第二默认电压值时，回转率强化电路620可直接产生补偿电压以拉升第四连接端SN上的电压值(即N型晶体管MN8栅极端的电压值)，以加快N型晶体管MN8被导通(例如进入饱和区，但不限于此)的速度而对外部的负载装置LE(例如液晶)进行放电。
更进一步来说，在本发明的一实施例中，回转率强化电路620可包括P型晶体管MP6C以及P型晶体管MP7C。P型晶体管MP6C的栅极端用以接收输出电压信号VO。P型晶体管MP6C的源极端用以接收输入电压信号VI，且P型晶体管MP6C的漏极端耦接到第三连接端SN1。P型晶体管MP7C的栅极端用以接收输入电压信号VI。P型晶体管MP7C的源极端用以接收输出电压信号VO，且P型晶体管MP7C的漏极端耦接到第四连接端SN(即N型晶体管MN8栅极端)。由于P型晶体管MP6C的运作类似于图4所示的P型晶体管MP4C，而P型晶体管MP7C的运作类似于图2所示的P型晶体管MP2C，故可分别参考上述图2与图4的相关说明，在此不再赘述。
以下请同时参照图1与图7，图7是依照本发明又一实施例所显示的具强化回转率的缓冲电路的电路架构示意图。图7所示的缓冲电路400同样可包括运算放大器110以及回转率强化电路720，其中图7所示的运算放大器110的电路架构与运作类似于图2、图4与图6所示的运算放大器110，故可参考上述的相关说明以类推得之，在此不再赘述。
相较于图2所示的回转率强化电路120是耦接到第二连接端SP与第四连接端SN，且是通过第二连接端SP与第四连接端SN而直接提供补偿电压至输出级116，图7所示的回转率强化电路720乃是耦接到第一连接端SP1与第二连接端SP，且通过第一连接端SP1与第二连接端SP而直接提供补偿电压至负载级114与输出级116。
详细来说，为了提升输出电压信号VO的回转率，在本发明图7所示的实施例中，当输入电压信号VI的电压值大于输出电压信号VO的电压值达第一默认电压值时，回转率强化电路720可直接产生补偿电压以降低第二连接端SP上的电压值(即P型晶体管MP8栅极端的电压值)，以加快P型晶体管MP8被导通(例如进入饱和区，但不限于此)的速度而对外部的负载装置LE(例如液晶)进行充电。同样地，当输出电压信号VO的电压值大于输入电压信号VI的电压值达第二默认电压值时，回转率强化电路720可直接产生补偿电压以降低第一连接端SP1上的电压值，从而拉升第四连接端SN上的电压值(即N型晶体管MN8栅极端的电压值)，以加快N型晶体管MN8被导通(例如进入饱和区，但不限于此)的速度而对外部的负载装置LE(例如液晶)进行放电。
更进一步来说，在本发明的一实施例中，回转率强化电路720可包括N型晶体管MN6C以及MN7C。N型晶体管MN6C的栅极端用以接收输入电压信号VI。N型晶体管MN6C的源极端用以接收输出电压信号VO，且N型晶体管MN6C的漏极端耦接到第二连接端SP(即P型晶体管MP8的栅极端)。N型晶体管MN7C的栅极端用以接收输出电压信号VO。N型晶体管MN7C的源极端用以接收输入电压信号VI，且N型晶体管MN7C的漏极端耦接到第一连接端SP1。由于N型晶体管MN6C的运作类似于图2所示的N型晶体管MN2C，而N型晶体管MN7C的运作类似于图4所示的N型晶体管MN4C，故可分别参考上述图2与图4的相关说明，在此不再赘述。
以下请参照图8，图8是依照本发明一实施例所显示的源极驱动电路的电路方框示意图。图8所示的源极驱动电路1000可用以驱动显示面板。源极驱动电路1000可包括移位寄存器1100、数据锁存器1300、数字至模拟转换器1500以及输出缓冲器1700。移位寄存器1100可用以接收频率信号CLK以及起始脉冲信号S_PLU以循序地产生多个闩锁信号LE1～LEn。数据锁存器1300可用以根据闩锁信号LE1～LEn而循序地锁存像素数据PDATA以作为多个锁存数据DL1～DLn，并根据线闩锁信号LL而同时输出锁存数据DL1～DLn。数字至模拟转换器1500可用以根据灰阶电压GV产生对应于锁存数据DL1～DLn的多个模拟电压信号A1～An。输出缓冲器1700可包括多个缓冲电路1711～171n，其中缓冲电路1711～171n可采用如图1或图2或图4或图6或图7所示的缓冲电路100、缓冲电路200、缓冲电路300、缓冲电路400来实现，以强化源极驱动电路1000的输出回转率。
缓冲电路1711可用以接收模拟电压信号A1以作为输入电压信号，并产生输出电压信号以作为源极驱动信号SO1；缓冲电路1712可用以接收模拟电压信号A2以作为输入电压信号，并产生输出电压信号以作为源极驱动信号SO2；缓冲电路171n可用以接收模拟电压信号An以作为输入电压信号，并产生输出电压信号以作为源极驱动信号SOn；其余的缓冲电路则可依此类推。此外，有关缓冲电路1711～171n的电路架构及详细运作可参考上述图1～图7的相关说明，在此不再赘述。另外，关于移位寄存器1100、数据锁存器1300以及数字至模拟转换器1500的实施细节并非本发明的重点所在，且为本领域技术人员所熟悉，故在此不再赘述。
综上所述，在本发明实施例所提出的缓冲电路及源极驱动电路中，回转率强化电路可仅根据输入电压信号与输出电压信号之间的电压差而直接提供补偿电压至运算放大器的负载级或输出级，以使输出级反应于补偿电压而降低输出电压信号的转换时间，可有效地提升输出电压信号的回转率。此外，回转率强化电路无须使用其他额外的控制信号来实现，故回转率强化电路的架构较为简单而可降低电路成本。特别是，回转率强化电路仅在输入电压信号与输出电压信号的电压位准具有差异时才协助快速导通运算放大器的输出级，且是提供补偿电压至运算放大器的负载级或输出级，如此可避免消耗过多的电流。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，故本发明的保护范围当视所附权利要求界定范围为准。

Claims (13)

1.一种缓冲电路，其特征在于，包括：
运算放大器，包括：
输入级，用以接收输入电压信号与输出电压信号，并且判定所述输入电压信号与所述输出电压信号之间的电压差；
负载级，耦接至所述输入级以产生对应于所述电压差的负载电流；以及输出级，耦接至所述负载级并产生所述输出电压信号；以及
回转率强化电路，耦接至所述负载级，用以根据所述输入电压信号与所述输出电压信号之间的所述电压差而直接提供补偿电压至所述负载级或所述输出级，以使所述输出级反应于所述补偿电压而降低所述输出电压信号的转换时间。
2.根据权利要求1所述的缓冲电路，其特征在于，所述负载级包括：
第一负载电路，用以作为所述输入级的N型差动对的负载，且具有第一连接端以及第二连接端；
第二负载电路，用以作为所述输入级的P型差动对的负载，且具有第三连接端以及第四连接端；
第一电流源，耦接在所述第一连接端与所述第三连接端之间；以及
第二电流源，耦接在所述第二连接端与所述第四连接端之间，
其中所述输出级耦接到所述第二连接端与所述第四连接端，所述回转率强化电路耦接到所述第一连接端、所述第二连接端、所述第三连接端与所述第四连接端之中的任两连接端，且所述回转率强化电路通过所述任两连接端而直接提供所述补偿电压至所述负载级或所述输出级。
3.根据权利要求2所述的缓冲电路，其特征在于，所述回转率强化电路耦接到所述第二连接端与所述第四连接端，其中：
当所述输入电压信号的电压值大于所述输出电压信号的电压值达第一默认电压值时，所述回转率强化电路直接产生所述补偿电压以降低所述第二连接端上的电压值；以及
当所述输出电压信号的电压值大于所述输入电压信号的电压值达第二默认电压值时，所述回转率强化电路直接产生所述补偿电压以拉升所述第四连接端上的电压值。
4.根据权利要求3所述的缓冲电路，其特征在于，所述回转率强化电路包括：
第二P型晶体管，其栅极端用以接收所述输入电压信号，其源极端用以接收所述输出电压信号，且其漏极端耦接到所述第四连接端；以及
第二N型晶体管，其栅极端用以接收所述输入电压信号，其源极端用以接收所述输出电压信号，且其漏极端耦接到所述第二连接端。
5.根据权利要求2所述的缓冲电路，其特征在于，所述回转率强化电路耦接到所述第一连接端与所述第三连接端，其中：
当所述输入电压信号的电压值大于所述输出电压信号的电压值达第一默认电压值时，所述回转率强化电路直接产生所述补偿电压以拉升所述第三连接端上的电压值，从而降低所述第二连接端上的电压值；以及
当所述输出电压信号的电压值大于所述输入电压信号的电压值达第二默认电压值时，所述回转率强化电路直接产生所述补偿电压以降低所述第一连接端上的电压值，从而拉升所述第四连接端上的电压值。
6.根据权利要求5所述的缓冲电路，其特征在于，所述回转率强化电路包括：
第二P型晶体管，其栅极端用以接收所述输出电压信号，其源极端用以接收所述输入电压信号，且其漏极端耦接到所述第三连接端；以及
第二N型晶体管，其栅极端用以接收所述输出电压信号，其源极端用以接收所述输入电压信号，且其漏极端耦接到所述第一连接端。
7.根据权利要求2所述的缓冲电路，其特征在于，所述回转率强化电路耦接到所述第三连接端与所述第四连接端，其中：
当所述输入电压信号的电压值大于所述输出电压信号的电压值达第一默认电压值时，所述回转率强化电路直接产生所述补偿电压以拉升所述第三连接端上的电压值，从而降低所述第二连接端上的电压值；以及
当所述输出电压信号的电压值大于所述输入电压信号的电压值达第二默认电压值时，所述回转率强化电路直接产生所述补偿电压以拉升所述第四连接端上的电压值。
8.根据权利要求7所述的缓冲电路，其特征在于，所述回转率强化电路包括：
第二P型晶体管，其栅极端用以接收所述输出电压信号，其源极端用以接收所述输入电压信号，且其漏极端耦接到所述第三连接端；以及
第三P型晶体管，其栅极端用以接收所述输入电压信号，其源极端用以接收所述输出电压信号，且其漏极端耦接到所述第四连接端。
9.根据权利要求2所述的缓冲电路，其特征在于，所述回转率强化电路耦接到所述第一连接端与所述第二连接端，其中：
当所述输入电压信号的电压值大于所述输出电压信号的电压值达第一默认电压值时，所述回转率强化电路直接产生所述补偿电压以降低所述第二连接端上的电压值；以及
当所述输出电压信号的电压值大于所述输入电压信号的电压值达第二默认电压值时，所述回转率强化电路直接产生所述补偿电压以降低所述第一连接端上的电压值，从而拉升所述第四连接端上的电压值。
10.根据权利要求9所述的缓冲电路，其特征在于，所述回转率强化电路包括：
第二N型晶体管，其栅极端用以接收所述输入电压信号，其源极端用以接收所述输出电压信号，且其漏极端耦接到所述第二连接端；以及
第三N型晶体管，其栅极端用以接收所述输出电压信号，其源极端用以接收所述输入电压信号，且其漏极端耦接到所述第一连接端。
11.根据权利要求2所述的缓冲电路，其特征在于，所述第一负载电路更具有第一负载端与第二负载端，所述第二负载电路更具有第三负载端与第四负载端，所述第一负载电路通过所述第一负载端与所述第二负载端耦接到所述N型差动对，所述第二负载电路通过所述第三负载端与所述第四负载端耦接到所述P型差动对，
其中所述第一负载电路包括：
第一P型晶体管，其源极端耦接到电源端，其栅极端耦接到所述第一连接端，其漏极端耦接到所述第一负载端；
第二P型晶体管，其源极端耦接到所述电源端，其栅极端耦接到所述第一连接端，其漏极端耦接到所述第二负载端；
第三P型晶体管，其源极端耦接到所述第一负载端，其栅极端用以接收第一偏压电压，其漏极端耦接到所述第一连接端；以及
第四P型晶体管，其源极端耦接到所述第二负载端，其栅极端用以接收所述第一偏压电压，其漏极端耦接到所述第二连接端，
其中所述第二负载电路包括：
第一N型晶体管，其源极端耦接到接地端，其栅极端耦接到所述第三连接端，其漏极端耦接到所述第三负载端；
第二N型晶体管，其源极端耦接到所述接地端，其栅极端耦接到所述第三连接端，其漏极端耦接到所述第四负载端；
第三N型晶体管，其源极端耦接到所述第三负载端，其栅极端用以接收第二偏压电压，其漏极端耦接到所述第三连接端；以及
第四N型晶体管，其源极端耦接到所述第四负载端，其栅极端用以接收所述第二偏压电压，其漏极端耦接到所述第四连接端。
12.根据权利要求2所述的缓冲电路，其特征在于，所述输出级包括：
第一P型晶体管，其栅极端耦接到所述第二连接端，且其源极端耦接到电源端；以及
第一N型晶体管，其栅极端耦接到所述第四连接端，其源极端耦接到接地端，且其漏极端耦接到所述第一P型晶体管的漏极端以产生所述输出电压信号。
13.一种源极驱动电路，用以驱动显示面板，其特征在于，所述源极驱动电路包括：
移位寄存器，用以接收频率信号以及起始脉冲信号以循序地产生多个闩锁信号；
数据锁存器，用以根据所述多个闩锁信号而循序地锁存像素数据以作为多个锁存数据，并根据线闩锁信号而同时输出所述多个锁存数据；
数字至模拟转换器，用以根据灰阶电压产生对应于所述多个锁存数据的多个模拟电压信号；以及
输出缓冲器，包括多个权利要求1所述的缓冲电路，
其中所述多个缓冲电路中的每一个用以接收所述多个模拟电压信号的对应者以作为所述输入电压信号，并产生所述输出电压信号以作为源极驱动信号。
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