JP2001077681A - パワー・オン・リセット信号作成回路 - Google Patents
パワー・オン・リセット信号作成回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
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- H—ELECTRICITY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 小寸法のコンデンサでリセットパルスを形成
可能なパワー・オン・リセット信号作成回路を提供す
る。 【解決手段】 充電時間が異なる２つの充電回路（１
３，１６）の出力電圧に基づいて駆動回路（１７，４
１，６１，６２）から出力される駆動電圧に基づいて本
体回路（２０）をリセットするパルスを生成するパルス
幅作成回路（１９）を備え、その駆動回路は、２つの充
電回路の充電電位差を利用するスイッチ手段（１７）、
２つの充電回路の充電時間差を利用するゲート手段（４
１）、又は２つの充電回路の充電電位差及び時間差を利
用する差動トランジスタ対（６１，６２）である。パル
ス幅作成回路（１９）は、駆動回路の出力とアースとに
接続された略平行に走行する２本の配線（３２，３５）
により形成されている。
可能なパワー・オン・リセット信号作成回路を提供す
る。 【解決手段】 充電時間が異なる２つの充電回路（１
３，１６）の出力電圧に基づいて駆動回路（１７，４
１，６１，６２）から出力される駆動電圧に基づいて本
体回路（２０）をリセットするパルスを生成するパルス
幅作成回路（１９）を備え、その駆動回路は、２つの充
電回路の充電電位差を利用するスイッチ手段（１７）、
２つの充電回路の充電時間差を利用するゲート手段（４
１）、又は２つの充電回路の充電電位差及び時間差を利
用する差動トランジスタ対（６１，６２）である。パル
ス幅作成回路（１９）は、駆動回路の出力とアースとに
接続された略平行に走行する２本の配線（３２，３５）
により形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、電源電圧の立ち上
がりに応じてリセット信号を発生するパワー・オン・リ
セット信号作成回路に関し、より詳細には、マイクロプ
ロセッサ等本体回路の電源を投入後、電源電圧が安定化
した後に本体回路をリセットするためのリセット信号を
発生するパワー・オン・リセット信号作成回路に関す
る。
がりに応じてリセット信号を発生するパワー・オン・リ
セット信号作成回路に関し、より詳細には、マイクロプ
ロセッサ等本体回路の電源を投入後、電源電圧が安定化
した後に本体回路をリセットするためのリセット信号を
発生するパワー・オン・リセット信号作成回路に関す
る。
【０００２】一般に、マイクロプロセッサの多くは、内
部にパワー・オン・リセット信号作成回路を有し、電源
電圧の立ち上がりによりリセット信号を作成する構成と
なっている。
部にパワー・オン・リセット信号作成回路を有し、電源
電圧の立ち上がりによりリセット信号を作成する構成と
なっている。
【０００３】
【従来の技術】図８は従来のパワー・オン・リセット信
号作成回路の一例を含むプロセッサを示す回路図であ
る。図において、プロセッサ８０は、パワー・オン・リ
セット信号作成回路８１とこれに接続された本体回路８
２からなっている。パワー・オン・リセット信号作成回
路８１は電源電圧Ｖｄｄと接地ＧＮＤ間に直列接続され
たダイオード８２及び８３と単一のコンデンサ８４から
なる充電回路と、その充電回路の出力にインバータ・ゲ
ート８５及び８６を介して接続されたパルス幅作成回路
８７とを備えている。
号作成回路の一例を含むプロセッサを示す回路図であ
る。図において、プロセッサ８０は、パワー・オン・リ
セット信号作成回路８１とこれに接続された本体回路８
２からなっている。パワー・オン・リセット信号作成回
路８１は電源電圧Ｖｄｄと接地ＧＮＤ間に直列接続され
たダイオード８２及び８３と単一のコンデンサ８４から
なる充電回路と、その充電回路の出力にインバータ・ゲ
ート８５及び８６を介して接続されたパルス幅作成回路
８７とを備えている。
【０００４】図９は図８に示したパワー・オン・リセッ
ト信号作成回路８１の動作を説明する電圧波形図であ
る。図示のように、電源電圧Ｖｄｄが０ＶからＶＨに立
ち上がるのに伴ってコンデンサ８４が充電されて点Ａの
電圧が０Ｖから上昇する。点Ａの電圧が所定のしきい値
Ｖｔｈを越えると、インバータ・ゲート８５及び８６が
動作可能となって点Ｂの電圧が０ＶからＶＨに立ち上が
る。パルス幅作成回路８７はこの電圧を受けてリセット
パスルを作成する。このリセットパルスが本体回路８２
に供給されて本体回路８２がリセットされ、それにより
電源電圧の立ち上がり時の不安定な動作を避けている。
ト信号作成回路８１の動作を説明する電圧波形図であ
る。図示のように、電源電圧Ｖｄｄが０ＶからＶＨに立
ち上がるのに伴ってコンデンサ８４が充電されて点Ａの
電圧が０Ｖから上昇する。点Ａの電圧が所定のしきい値
Ｖｔｈを越えると、インバータ・ゲート８５及び８６が
動作可能となって点Ｂの電圧が０ＶからＶＨに立ち上が
る。パルス幅作成回路８７はこの電圧を受けてリセット
パスルを作成する。このリセットパルスが本体回路８２
に供給されて本体回路８２がリセットされ、それにより
電源電圧の立ち上がり時の不安定な動作を避けている。
【０００５】図１０は従来のパスル幅作成回路８７の一
例を示す図である。図示のように、点Ｂからの信号はＯ
Ｒゲート１０１に直接印加されるとともに、直列接続さ
れた奇数段のインパータ１０２−１，１０２−
２，．．．１０２−ｎを介してＯＲゲート１０１の他方
の入力に印加される。この構成により、点Ｂにおける電
圧の立ち上がりをエッジとして、パルス幅作成回路８７
の出力Ｃにある幅をもったパワー・オン・リセット信号
が得られる。
例を示す図である。図示のように、点Ｂからの信号はＯ
Ｒゲート１０１に直接印加されるとともに、直列接続さ
れた奇数段のインパータ１０２−１，１０２−
２，．．．１０２−ｎを介してＯＲゲート１０１の他方
の入力に印加される。この構成により、点Ｂにおける電
圧の立ち上がりをエッジとして、パルス幅作成回路８７
の出力Ｃにある幅をもったパワー・オン・リセット信号
が得られる。
【０００６】
【発明が解決しようとする課題】上記の従来技術によれ
ば、コンデンサ８４の容量が小さすぎると電源電圧の立
ち上がりに追随して点Ａの信号が立ち上がりが早すぎ
て、次段のインバータ・ゲート８５及び８６が動作可能
となる前にインバータ・ゲート８５の入力に信号が到着
し、所望のエッジが次段に伝播されないことがある。そ
の場合は、次段ではリセットパルスが作成できなくなっ
てしまうという問題がある。コンデンサ８４の容量を大
きくすれば、上記の問題は解消するが、コンデンサの寸
法が大きくなって回路の微細化の要求に反することにな
る。
ば、コンデンサ８４の容量が小さすぎると電源電圧の立
ち上がりに追随して点Ａの信号が立ち上がりが早すぎ
て、次段のインバータ・ゲート８５及び８６が動作可能
となる前にインバータ・ゲート８５の入力に信号が到着
し、所望のエッジが次段に伝播されないことがある。そ
の場合は、次段ではリセットパルスが作成できなくなっ
てしまうという問題がある。コンデンサ８４の容量を大
きくすれば、上記の問題は解消するが、コンデンサの寸
法が大きくなって回路の微細化の要求に反することにな
る。
【０００７】これを避けるためには、内蔵されているコ
ンデンサの容量と電源電圧の立ち上がり時間との兼ね合
いによる細かい回路定数の調整が必要となり、電源の立
ち上がりが数１０ｍＳにもなる場合にはＬＳＩでの回路
の作成が困難になる事があるという問題がある。さら
に、従来のパルス幅作成回路は多数段のインバータ・ゲ
ートを用いて遅延を生成する必要があるので、物理的に
大きな面積を必要とするという問題がある。また、パル
ス信号の極性を変えるために回路の変更が必要になり、
柔軟性に欠けるという問題もある。さらに、ゲートの遅
延のばらつきが大きいのでパワー・オン・リセット信号
のパルス幅のばらつきも大きな値となる、という問題も
ある。
ンデンサの容量と電源電圧の立ち上がり時間との兼ね合
いによる細かい回路定数の調整が必要となり、電源の立
ち上がりが数１０ｍＳにもなる場合にはＬＳＩでの回路
の作成が困難になる事があるという問題がある。さら
に、従来のパルス幅作成回路は多数段のインバータ・ゲ
ートを用いて遅延を生成する必要があるので、物理的に
大きな面積を必要とするという問題がある。また、パル
ス信号の極性を変えるために回路の変更が必要になり、
柔軟性に欠けるという問題もある。さらに、ゲートの遅
延のばらつきが大きいのでパワー・オン・リセット信号
のパルス幅のばらつきも大きな値となる、という問題も
ある。
【０００８】本発明の目的は、上記従来技術における問
題に鑑み、小さい寸法のコンデンサを用いても確実にリ
セットパルスを形成することができるパワー・オン・リ
セット信号作成回路を提供することにある。本発明の他
の目的は、物理的に小さな面積で済み、パルス信号の極
性を変えるための回路が不要で、パルス幅のばらつきが
少ないパルス幅作成回路を有するパワー・オン・リセッ
ト信号作成回路を提供することにある。
題に鑑み、小さい寸法のコンデンサを用いても確実にリ
セットパルスを形成することができるパワー・オン・リ
セット信号作成回路を提供することにある。本発明の他
の目的は、物理的に小さな面積で済み、パルス信号の極
性を変えるための回路が不要で、パルス幅のばらつきが
少ないパルス幅作成回路を有するパワー・オン・リセッ
ト信号作成回路を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明により提供されるものは、同一電源電圧の
印加時の充電時間が異なる２つの充電回路と、２つの充
電回路の出力電圧に基づいて駆動電圧を出力する駆動回
路と、駆動回路から出力される駆動電圧に基づいて本体
回路をリセットするためのリセットパルスを生成するパ
ルス幅作成回路とを備えるパワー・オン・リセット信号
作成回路である。
めに、本発明により提供されるものは、同一電源電圧の
印加時の充電時間が異なる２つの充電回路と、２つの充
電回路の出力電圧に基づいて駆動電圧を出力する駆動回
路と、駆動回路から出力される駆動電圧に基づいて本体
回路をリセットするためのリセットパルスを生成するパ
ルス幅作成回路とを備えるパワー・オン・リセット信号
作成回路である。
【００１０】２つの充電回路の出力電圧に基づいてパル
ス幅作成回路を駆動するようにしたので、リセットパル
スが確実に形成されるとともに、２つの充電回路を構成
するコンデンサの容量は十分に小さくてもよい。このた
め、回路のダウンサイジングの要求にも合致する。本発
明の一態様によれば、駆動回路は、２つの充電回路の出
力電圧の差が電源電圧の印加後所定値を越えると導通し
て駆動電圧をパルス幅作成回路に供給するスイッチ手段
である。
ス幅作成回路を駆動するようにしたので、リセットパル
スが確実に形成されるとともに、２つの充電回路を構成
するコンデンサの容量は十分に小さくてもよい。このた
め、回路のダウンサイジングの要求にも合致する。本発
明の一態様によれば、駆動回路は、２つの充電回路の出
力電圧の差が電源電圧の印加後所定値を越えると導通し
て駆動電圧をパルス幅作成回路に供給するスイッチ手段
である。
【００１１】本発明の他の態様によれば、駆動回路は、
２つの充電回路の出力電圧がともに電源電圧の印加後所
定閾値に到達すると駆動電圧をパルス幅作成回路に供給
するゲート手段である。本発明の更に他の態様によれ
ば、駆動回路は、２つの充電回路の出力電圧によりそれ
ぞれ動作する差動トランジスタ対である。この場合、差
動トランジスタ対の一方が導通した後の所定時間後に差
動トランジスタ対の他方が導通することにより形成され
る駆動電圧がパルス幅作成回路に供給される。
２つの充電回路の出力電圧がともに電源電圧の印加後所
定閾値に到達すると駆動電圧をパルス幅作成回路に供給
するゲート手段である。本発明の更に他の態様によれ
ば、駆動回路は、２つの充電回路の出力電圧によりそれ
ぞれ動作する差動トランジスタ対である。この場合、差
動トランジスタ対の一方が導通した後の所定時間後に差
動トランジスタ対の他方が導通することにより形成され
る駆動電圧がパルス幅作成回路に供給される。
【００１２】本発明の更に他の態様によれば、パルス幅
作成回路は、駆動回路の出力とアースとに接続された略
平行に走行する２本の配線により形成されている。平行
配線の長さを変えることによりゲートを用いてパルス幅
作成回路を形成する場合に比べて面積が小さくて済む。
作成回路は、駆動回路の出力とアースとに接続された略
平行に走行する２本の配線により形成されている。平行
配線の長さを変えることによりゲートを用いてパルス幅
作成回路を形成する場合に比べて面積が小さくて済む。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
によって説明する。図１は本発明の第１の実施の形態に
よるパワー・オン・リセット信号作成回路を含むプロセ
ッサの構成を示す回路図である。図において、電源電圧
Ｖｄｄと接地ＧＮＤ間に直列接続されたダイオード１１
及び１２と第１のコンデンサ１３とは第１の充電回路を
形成している。同様に電源電圧Ｖｄｄと接地ＧＮＤ間に
直列接続されたダイオード１４及び１５と第２のコンデ
ンサ１６とは第２の充電回路を形成している。本発明に
より第１のコンデンサの容量は比較的小さく、第２のコ
ンデンサの容量は比較的大きく設定してある。Ｎチャネ
ルＭＯＳトランジスタ１７及び抵抗１８はパルス幅作成
回路１９を駆動する駆動回路を構成している。第１の充
電回路の出力であるコンデンサ１３とダイオード１２と
の接続点Ａはトランジスタ１７のドレインに接続されて
おり、第２の充電回路の出力であるコンデンサ１６とダ
イオード１５との接続点Ｂはトランジスタ１７のゲート
に接続されている。抵抗１８はトランジスタ１７のソー
スと接地ＧＮＤとの間に接続されている。トランジスタ
１７のソースと抵抗１８との接続点Ｃはパルス幅作成回
路１９の入力に接続されている。パルス幅作成回路１９
の出力Ｄはプロセッサ１０内の本体回路２０に入力され
ている。
によって説明する。図１は本発明の第１の実施の形態に
よるパワー・オン・リセット信号作成回路を含むプロセ
ッサの構成を示す回路図である。図において、電源電圧
Ｖｄｄと接地ＧＮＤ間に直列接続されたダイオード１１
及び１２と第１のコンデンサ１３とは第１の充電回路を
形成している。同様に電源電圧Ｖｄｄと接地ＧＮＤ間に
直列接続されたダイオード１４及び１５と第２のコンデ
ンサ１６とは第２の充電回路を形成している。本発明に
より第１のコンデンサの容量は比較的小さく、第２のコ
ンデンサの容量は比較的大きく設定してある。Ｎチャネ
ルＭＯＳトランジスタ１７及び抵抗１８はパルス幅作成
回路１９を駆動する駆動回路を構成している。第１の充
電回路の出力であるコンデンサ１３とダイオード１２と
の接続点Ａはトランジスタ１７のドレインに接続されて
おり、第２の充電回路の出力であるコンデンサ１６とダ
イオード１５との接続点Ｂはトランジスタ１７のゲート
に接続されている。抵抗１８はトランジスタ１７のソー
スと接地ＧＮＤとの間に接続されている。トランジスタ
１７のソースと抵抗１８との接続点Ｃはパルス幅作成回
路１９の入力に接続されている。パルス幅作成回路１９
の出力Ｄはプロセッサ１０内の本体回路２０に入力され
ている。
【００１４】図２は図１の回路の動作を説明する電圧波
形図である。図示のように、電源電圧が０ＶからＶｄｄ
に立ち上がるのに伴ってコンデンサ１３及び１６が充電
されて点Ａ及び点Ｂの電圧が０Ｖから上昇する。この場
合、コンデンサ１３の容量は比較的小さく、コンデンサ
１６の容量は比較的大きいので、点Ａの立ち上がりが早
く、点Ｂの立ち上がりは遅い。この結果、時間の経過に
伴ってトランジスタ１７のドレイン−ゲート間の電位差
が増大し、その電位差がトランジスタのしきい値を越え
るとトランジスタ１７が導通して点Ｃの電位が上昇し、
この電位の上昇を立ち上がりエッジとしてパルス幅作成
回路１９が駆動されてその出力Ｄにリセットパルスが形
成される。このように、本実施の形態においては、点Ａ
と点Ｂとの電位差を利用してパワー・オン・リセット信
号作成回路を実現している。
形図である。図示のように、電源電圧が０ＶからＶｄｄ
に立ち上がるのに伴ってコンデンサ１３及び１６が充電
されて点Ａ及び点Ｂの電圧が０Ｖから上昇する。この場
合、コンデンサ１３の容量は比較的小さく、コンデンサ
１６の容量は比較的大きいので、点Ａの立ち上がりが早
く、点Ｂの立ち上がりは遅い。この結果、時間の経過に
伴ってトランジスタ１７のドレイン−ゲート間の電位差
が増大し、その電位差がトランジスタのしきい値を越え
るとトランジスタ１７が導通して点Ｃの電位が上昇し、
この電位の上昇を立ち上がりエッジとしてパルス幅作成
回路１９が駆動されてその出力Ｄにリセットパルスが形
成される。このように、本実施の形態においては、点Ａ
と点Ｂとの電位差を利用してパワー・オン・リセット信
号作成回路を実現している。
【００１５】なお、コンデンサ１３及び１６の容量は、
電源電圧ＶｄｄがハイレベルＶＨに到達した後に点Ａと
点Ｂとの電位差がトランジスタ１７のしきい値以上にな
るように設定されている。上記の条件を満たす限り、コ
ンデンサ１３及び１６の容量はどれだけ小さくてもよい
ので、コンデンサの寸法は従来に比べて十分に小さくす
ることができ、プロセッサの微細化を促進することがで
きる。
電源電圧ＶｄｄがハイレベルＶＨに到達した後に点Ａと
点Ｂとの電位差がトランジスタ１７のしきい値以上にな
るように設定されている。上記の条件を満たす限り、コ
ンデンサ１３及び１６の容量はどれだけ小さくてもよい
ので、コンデンサの寸法は従来に比べて十分に小さくす
ることができ、プロセッサの微細化を促進することがで
きる。
【００１６】また、コンデンサの容量と電源電圧の立ち
上がり時間との兼ね合いによる細かい回路定数の調整は
不要となるので、ＬＳＩでの回路の作成が容易になる。
尚、図１におけるＮチャネルＭＯＳトランジスタ１７に
代えて、ＰチャネルＭＯＳトランジスタを用いても同様
の効果を得ることができる。図３は本発明の第２の実施
の形態によるパルス幅作成回路１９の構成を示す回路図
である。図において、パルス幅作成回路１９は点Ｃ（図
１におけるトランジスタ１７のソースに接続された点
Ｃ）に入力が接続されたインバータ３１と、その出力に
接続された配線３２と、その配線の終端部に入力が接続
されたインバータ３３と、点Ｅに接続されたインバータ
３４と、その出力に接続されており、配線３２に略平行
に走行する配線３５と、その配線の終端部に入力が接続
されたインバータ３６とを備え、インバータ３６の出力
が点Ｄ（図１のパルス幅作成回路１９の出力に接続され
た点Ｄ）に接続されている。
上がり時間との兼ね合いによる細かい回路定数の調整は
不要となるので、ＬＳＩでの回路の作成が容易になる。
尚、図１におけるＮチャネルＭＯＳトランジスタ１７に
代えて、ＰチャネルＭＯＳトランジスタを用いても同様
の効果を得ることができる。図３は本発明の第２の実施
の形態によるパルス幅作成回路１９の構成を示す回路図
である。図において、パルス幅作成回路１９は点Ｃ（図
１におけるトランジスタ１７のソースに接続された点
Ｃ）に入力が接続されたインバータ３１と、その出力に
接続された配線３２と、その配線の終端部に入力が接続
されたインバータ３３と、点Ｅに接続されたインバータ
３４と、その出力に接続されており、配線３２に略平行
に走行する配線３５と、その配線の終端部に入力が接続
されたインバータ３６とを備え、インバータ３６の出力
が点Ｄ（図１のパルス幅作成回路１９の出力に接続され
た点Ｄ）に接続されている。
【００１７】本実施の形態においては、信号間のカップ
リングノイズを使ってパルスを作成する。平行に走行し
ている配線においては、一方の配線上の信号の遅延の２
倍程度の遅延が他方の配線に得られることが知られてい
る。したがって、一方の配線３２に接続されたインバー
タ３１に印加したパルスの幅の２倍程度のパルス幅が他
方の配線３５に接続されたインバータ３６の出力Ｄに得
られる。平行な配線３２及び３５の長さを変えることに
より、パルス幅を調整できる。
リングノイズを使ってパルスを作成する。平行に走行し
ている配線においては、一方の配線上の信号の遅延の２
倍程度の遅延が他方の配線に得られることが知られてい
る。したがって、一方の配線３２に接続されたインバー
タ３１に印加したパルスの幅の２倍程度のパルス幅が他
方の配線３５に接続されたインバータ３６の出力Ｄに得
られる。平行な配線３２及び３５の長さを変えることに
より、パルス幅を調整できる。
【００１８】本実施の形態によれば、多数段のゲートが
不要なので小さな面積でパルス幅作成回路を実現でき
る。また、固定となっている信号の極性、ならびにスイ
ッチングする信号の方向を変える事によりパルスの極性
を容易に変えられるので、回路の作り代えの必要がなく
なる。さらに、配線抵抗、容量のプロセスばらつきは一
般にゲートの遅延のばらつきより小さいので、結果とし
てパルス幅のばらつきを小さく抑える事ができる。
不要なので小さな面積でパルス幅作成回路を実現でき
る。また、固定となっている信号の極性、ならびにスイ
ッチングする信号の方向を変える事によりパルスの極性
を容易に変えられるので、回路の作り代えの必要がなく
なる。さらに、配線抵抗、容量のプロセスばらつきは一
般にゲートの遅延のばらつきより小さいので、結果とし
てパルス幅のばらつきを小さく抑える事ができる。
【００１９】図４は本発明の第３の実施の形態によるパ
ワー・オン・リセット信号作成回路を含むプロセッサの
構成を示す回路図である。図において、図１と同一のも
のには同一の参照番号を付してある。本例においては、
図１におけるトランジスタ１７と抵抗１８からなる駆動
回路に替えて、ＡＮＤゲートを採用しており、その他の
構成は図１と同じである。点ＡはＡＮＤゲート４１の一
方の入力に接続されており、点ＢはＡＮＤゲート４１の
他方の入力に接続されている。
ワー・オン・リセット信号作成回路を含むプロセッサの
構成を示す回路図である。図において、図１と同一のも
のには同一の参照番号を付してある。本例においては、
図１におけるトランジスタ１７と抵抗１８からなる駆動
回路に替えて、ＡＮＤゲートを採用しており、その他の
構成は図１と同じである。点ＡはＡＮＤゲート４１の一
方の入力に接続されており、点ＢはＡＮＤゲート４１の
他方の入力に接続されている。
【００２０】図５は図４の回路の動作を説明する電圧波
形図である。図示のように、電源電圧が０ＶからＶｄｄ
に立ち上がるのに伴ってコンデンサ１３及び１６が充電
されて点Ａ及び点Ｂの電圧が０Ｖから上昇する。この場
合、コンデンサ１３の容量は比較的小さく、コンデンサ
１６の容量は比較的大きいので、点Ａの立ち上がりが早
く、点Ｂの立ち上がりは遅い。この結果、最初に点Ａの
電圧がＡＮＤゲート４１のしきい値電圧に到達し、次い
で一定の遅延時間の後に点Ｂの電圧がＡＮＤゲート４１
のしきい値電圧に到達する。点Ａ及びＢの両方の電圧が
しきい値電圧を越えるとＡＮＤゲート４１の出力Ｃはハ
イレベルとなる。このハイレベルの信号を立ち上がりエ
ッジとしてパルス幅作成回路１９が駆動されてその出力
Ｄにリセットパルスが形成される。このように、本実施
の形態においては電圧上昇の時間差を利用してパワー・
オン・リセット信号作成回路を実現している。
形図である。図示のように、電源電圧が０ＶからＶｄｄ
に立ち上がるのに伴ってコンデンサ１３及び１６が充電
されて点Ａ及び点Ｂの電圧が０Ｖから上昇する。この場
合、コンデンサ１３の容量は比較的小さく、コンデンサ
１６の容量は比較的大きいので、点Ａの立ち上がりが早
く、点Ｂの立ち上がりは遅い。この結果、最初に点Ａの
電圧がＡＮＤゲート４１のしきい値電圧に到達し、次い
で一定の遅延時間の後に点Ｂの電圧がＡＮＤゲート４１
のしきい値電圧に到達する。点Ａ及びＢの両方の電圧が
しきい値電圧を越えるとＡＮＤゲート４１の出力Ｃはハ
イレベルとなる。このハイレベルの信号を立ち上がりエ
ッジとしてパルス幅作成回路１９が駆動されてその出力
Ｄにリセットパルスが形成される。このように、本実施
の形態においては電圧上昇の時間差を利用してパワー・
オン・リセット信号作成回路を実現している。
【００２１】なお、コンデンサ１３及び１６の容量は、
電源電圧ＶｄｄがハイレベルＶＨに到達した後に点Ｂの
電位がＡＮＤゲート４１のしきい値以上になるように設
定されている。上記の条件を満たす限り、コンデンサ１
３及び１６の容量はどれだけ小さくてもよいので、コン
デンサの寸法は従来に比べて十分に小さくすることがで
き、プロセッサの微細化を促進することができる。
電源電圧ＶｄｄがハイレベルＶＨに到達した後に点Ｂの
電位がＡＮＤゲート４１のしきい値以上になるように設
定されている。上記の条件を満たす限り、コンデンサ１
３及び１６の容量はどれだけ小さくてもよいので、コン
デンサの寸法は従来に比べて十分に小さくすることがで
き、プロセッサの微細化を促進することができる。
【００２２】また、コンデンサの容量と電源電圧の立ち
上がり時間との兼ね合いによる細かい回路定数の調整は
不要となるので、ＬＳＩでの回路の作成が容易になる。
本実施の形態においても、パルス幅発生回路１９として
図３に示した回路を採用してもよい。図６は本発明の第
４の実施の形態によるパワー・オン・リセット信号作成
回路を含むプロセッサの構成を示す回路図である。図に
おいて、図１と同一のものには同一の参照番号を付して
ある。本例においては、図１におけるトランジスタ１７
と抵抗１８からなる駆動回路に替えて、差動トランジス
タ対６１及び６２と抵抗６３及び６４と定電流源６５と
からなる差動アンプを採用しており、その他の構成は図
１と同じである。点ＡはＮチャネルＭＯＳトランジスタ
６１のゲートに接続されており、点ＢはＮチャネルＭＯ
Ｓトランジスタ６２のゲートに接続されている。トラン
ジスタ６１及び６２のドレインはそれぞれ抵抗６３及び
６４を介して電源電圧Ｖｄｄに接続されており、トラン
ジスタ６１及び６２のソースは定電流源６５を介して接
地されている。
上がり時間との兼ね合いによる細かい回路定数の調整は
不要となるので、ＬＳＩでの回路の作成が容易になる。
本実施の形態においても、パルス幅発生回路１９として
図３に示した回路を採用してもよい。図６は本発明の第
４の実施の形態によるパワー・オン・リセット信号作成
回路を含むプロセッサの構成を示す回路図である。図に
おいて、図１と同一のものには同一の参照番号を付して
ある。本例においては、図１におけるトランジスタ１７
と抵抗１８からなる駆動回路に替えて、差動トランジス
タ対６１及び６２と抵抗６３及び６４と定電流源６５と
からなる差動アンプを採用しており、その他の構成は図
１と同じである。点ＡはＮチャネルＭＯＳトランジスタ
６１のゲートに接続されており、点ＢはＮチャネルＭＯ
Ｓトランジスタ６２のゲートに接続されている。トラン
ジスタ６１及び６２のドレインはそれぞれ抵抗６３及び
６４を介して電源電圧Ｖｄｄに接続されており、トラン
ジスタ６１及び６２のソースは定電流源６５を介して接
地されている。
【００２３】図７は図６の回路の動作を説明する電圧波
形図である。図示のように、電源電圧が０ＶからＶｄｄ
に立ち上がるのに伴ってコンデンサ１３及び１６が充電
されて点Ａ及び点Ｂの電圧が０Ｖから上昇する。この場
合、コンデンサ１３の容量は比較的小さく、コンデンサ
１６の容量は比較的大きいので、点Ａの立ち上がりが早
く、点Ｂの立ち上がりは遅い。
形図である。図示のように、電源電圧が０ＶからＶｄｄ
に立ち上がるのに伴ってコンデンサ１３及び１６が充電
されて点Ａ及び点Ｂの電圧が０Ｖから上昇する。この場
合、コンデンサ１３の容量は比較的小さく、コンデンサ
１６の容量は比較的大きいので、点Ａの立ち上がりが早
く、点Ｂの立ち上がりは遅い。
【００２４】この結果、最初に点Ａの電圧がトランジス
タ６１のしきい値Ｖｔｈに到達してそのトランジスタを
オンにすると、差動アンプの出力点Ｃの電位が下がる。
次いで一定時間後に点Ｂの電位がトランジスタ６２のし
きい値Ｖｔｈに到達してそのトランジスタもオンにす
る。両トランジスタ６１及び６２がオンになると、定電
流源６５の作用により両トランジスタに同じ大きさの電
流が流れるようになる。この結果、点Ｃの電位は上昇す
る。この点Ｃの電位の上昇を立ち上がりエッジとしてパ
ルス幅駆動回路１９が駆動されてその出力Ｄにリセット
パルスが形成される。
タ６１のしきい値Ｖｔｈに到達してそのトランジスタを
オンにすると、差動アンプの出力点Ｃの電位が下がる。
次いで一定時間後に点Ｂの電位がトランジスタ６２のし
きい値Ｖｔｈに到達してそのトランジスタもオンにす
る。両トランジスタ６１及び６２がオンになると、定電
流源６５の作用により両トランジスタに同じ大きさの電
流が流れるようになる。この結果、点Ｃの電位は上昇す
る。この点Ｃの電位の上昇を立ち上がりエッジとしてパ
ルス幅駆動回路１９が駆動されてその出力Ｄにリセット
パルスが形成される。
【００２５】なお、コンデンサ１３及び１６の容量は、
電源電圧ＶｄｄがハイレベルＶＨに到達した後に点Ａの
電位がトランジスタ６１のしきい値以上になるように設
定されている。上記の条件を満たす限り、コンデンサ１
３及び１６の容量はどれだけ小さくてもよいので、コン
デンサの寸法は従来に比べて十分に小さくすることがで
き、プロセッサの微細化を促進することができる。
電源電圧ＶｄｄがハイレベルＶＨに到達した後に点Ａの
電位がトランジスタ６１のしきい値以上になるように設
定されている。上記の条件を満たす限り、コンデンサ１
３及び１６の容量はどれだけ小さくてもよいので、コン
デンサの寸法は従来に比べて十分に小さくすることがで
き、プロセッサの微細化を促進することができる。
【００２６】また、コンデンサの容量と電源電圧の立ち
上がり時間との兼ね合いによる細かい回路定数の調整は
不要となるので、ＬＳＩでの回路の作成が容易になる。
本実施の形態においても、パルス幅発生回路１９として
図３に示した回路を採用してもよい。また、Ｎチャネル
ＭＯＳトランジスタ６１及び６２に代えて、Ｐチャネル
ＭＯＳトランジスタを用いても同様の効果を奏すること
ができる。
上がり時間との兼ね合いによる細かい回路定数の調整は
不要となるので、ＬＳＩでの回路の作成が容易になる。
本実施の形態においても、パルス幅発生回路１９として
図３に示した回路を採用してもよい。また、Ｎチャネル
ＭＯＳトランジスタ６１及び６２に代えて、Ｐチャネル
ＭＯＳトランジスタを用いても同様の効果を奏すること
ができる。
【図１】本発明の第１の実施の形態によるパワー・オン
・リセット信号作成回路を含むプロセッサの構成を示す
回路図である。
・リセット信号作成回路を含むプロセッサの構成を示す
回路図である。
【図２】図１の回路の動作を説明する電圧波形図であ
る。
る。
【図３】本発明の第２の実施の形態によるパルス幅作成
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図４】本発明の第３の実施の形態によるパワー・オン
・リセット信号作成回路を含むプロセッサの構成を示す
回路図である。
・リセット信号作成回路を含むプロセッサの構成を示す
回路図である。
【図５】図４の回路の動作を説明する電圧波形図であ
る。
る。
【図６】本発明の第４の実施の形態によるパワー・オン
・リセット信号作成回路を含むプロセッサの構成を示す
回路図である。
・リセット信号作成回路を含むプロセッサの構成を示す
回路図である。
【図７】図６の回路の動作を説明する電圧波形図であ
る。
る。
【図８】従来のパワー・オン・リセット信号作成回路の
一例を含むプロセッサの構成を示す回路図である。
一例を含むプロセッサの構成を示す回路図である。
【図９】図８の回路の動作を説明する電圧波形図であ
る。
る。
【図１０】従来のパルス幅作成回路の一例を示す図であ
る。
る。
１３…第１のコンデンサ １６…第２のコンデンサ １７…トランジスタ １９…パルス幅作成回路 ３２，３５…平行に走行する２本の配線 ４１…ＡＮＤゲート ６１，６２…トランジスタ対
フロントページの続き Ｆターム(参考） 5J055 AX11 AX44 AX57 AX65 BX16 BX41 CX00 DX01 EX07 EX11 EX21 EX24 EY01 EY10 EY12 EY21 EZ00 EZ03 EZ07 EZ08 EZ25 EZ39 EZ61 FX25 FX37 GX01 GX04
Claims (5)
- 【請求項１】 同一電源電圧の印加時の充電時間が異な
る２つの充電回路と、前記２つの充電回路の出力電圧に
基づいて駆動電圧を出力する駆動回路と、前記駆動回路
から出力される駆動電圧に基づいて本体回路をリセット
するためのリセットパルスを生成するパルス幅作成回路
とを備えるパワー・オン・リセット信号作成回路。 - 【請求項２】 前記駆動回路は、前記２つの充電回路の
出力電圧の差が前記電源電圧の印加後所定値を越えると
導通して駆動電圧を前記パルス幅作成回路に供給するス
イッチ手段である、請求項１に記載のパワー・オン・リ
セット信号作成回路。 - 【請求項３】 前記駆動回路は、前記２つの充電回路の
出力電圧がともに前記電源電圧の印加後所定閾値に到達
すると駆動電圧を前記パルス幅作成回路に供給するゲー
ト手段である、請求項１に記載のパワー・オン・リセッ
ト信号作成回路。 - 【請求項４】 前記駆動回路は、前記２つの充電回路の
出力電圧によりそれぞれ動作する差動トランジスタ対で
あり、該差動トランジスタ対の一方が導通した後の所定
時間後に該差動トランジスタ対の他方が導通することに
より形成される駆動電圧を前記パルス幅作成回路に供給
するようにした、請求項１に記載のパワー・オン・リセ
ット信号作成回路。 - 【請求項５】 前記パルス幅作成回路は、前記駆動回路
の出力とアースとに接続された略平行に走行する２本の
配線により形成されている、請求項１に記載のパワー・
オン・リセット信号作成回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24893699A JP2001077681A (ja) | 1999-09-02 | 1999-09-02 | パワー・オン・リセット信号作成回路 |
| US09/538,228 US6346835B1 (en) | 1999-09-02 | 2000-03-30 | Power-on reset signal preparing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24893699A JP2001077681A (ja) | 1999-09-02 | 1999-09-02 | パワー・オン・リセット信号作成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001077681A true JP2001077681A (ja) | 2001-03-23 |
Family
ID=17185629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24893699A Pending JP2001077681A (ja) | 1999-09-02 | 1999-09-02 | パワー・オン・リセット信号作成回路 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2001077681A (ja) |
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|---|---|---|---|---|
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| JP4660160B2 (ja) * | 2004-10-28 | 2011-03-30 | Ｏｋｉセミコンダクタ株式会社 | リセット回路 |
| US7295046B2 (en) * | 2006-01-09 | 2007-11-13 | Atmel Corporation | Power down detection circuit |
| US8997255B2 (en) * | 2006-07-31 | 2015-03-31 | Inside Secure | Verifying data integrity in a data storage device |
| US8352752B2 (en) * | 2006-09-01 | 2013-01-08 | Inside Secure | Detecting radiation-based attacks |
| US20080061843A1 (en) * | 2006-09-11 | 2008-03-13 | Asier Goikoetxea Yanci | Detecting voltage glitches |
| TWI474615B (zh) * | 2008-08-15 | 2015-02-21 | Chi Mei Comm Systems Inc | 延時電路 |
| JP6046522B2 (ja) | 2013-03-05 | 2016-12-14 | ルネサスエレクトロニクス株式会社 | 半導体装置及び無線通信装置 |
| WO2020165250A1 (en) * | 2019-02-12 | 2020-08-20 | Ams International Ag | Threshold detector of a power on reset circuit with improved accuracy for switching levels over temperature variations |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4142118A (en) * | 1977-08-18 | 1979-02-27 | Mostek Corporation | Integrated circuit with power supply voltage level detection |
| JPH04179183A (ja) | 1990-11-09 | 1992-06-25 | Hitachi Ltd | 配線基板 |
| US5144159A (en) * | 1990-11-26 | 1992-09-01 | Delco Electronics Corporation | Power-on-reset (POR) circuit having power supply rise time independence |
| JP3042012B2 (ja) * | 1991-04-19 | 2000-05-15 | 日本電気株式会社 | パワーオンリセット装置 |
| JPH07229932A (ja) * | 1994-02-17 | 1995-08-29 | Toshiba Corp | 電位検知回路 |
| JPH0836442A (ja) | 1994-07-25 | 1996-02-06 | Sanyo Electric Co Ltd | リセット回路 |
| JP3801247B2 (ja) * | 1994-12-23 | 2006-07-26 | エスティーマイクロエレクトロニクス，インコーポレイテッド | 電気装置再起動回路 |
| EP0805556B1 (en) * | 1996-04-30 | 2005-03-23 | STMicroelectronics S.r.l. | Power on reset circuit with auto turn off |
| JPH09307416A (ja) | 1996-05-20 | 1997-11-28 | Pfu Ltd | リセット回路 |
| DE19734421C2 (de) * | 1997-08-08 | 1999-06-17 | Siemens Ag | Schaltung zur Erzeugung eines Rücksetz-Signals |
-
1999
- 1999-09-02 JP JP24893699A patent/JP2001077681A/ja active Pending
-
2000
- 2000-03-30 US US09/538,228 patent/US6346835B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| US6346835B1 (en) | 2002-02-12 |
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060802 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080624 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081021 |