JPH09181597A - レベルシフト回路 - Google Patents

Abstract

(57)【要約】 【課題】 小規模なレベルシフト回路を構成する。 【解決手段】 互いに接続された２つの容量部をチップ
内に設け、その接続点にクロック入力の信号レベルに応
じて変化する電位を生じさせ、この電位の変化により出
力トランジスタの状態を変化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力信号の振幅を
一定の関係で変化させて出力するレベルシフト回路に関
し、特にその回路を構成する素子数の削減に関するもの
である。

【０００２】

【従来の技術】図９は従来のレベルシフト回路の第１の
例を示す回路図である。図１０は、図９の回路における
入出力波形を示すグラフである。図９に示すレベルシフ
ト回路は、Ｐチャネルトランジスタ６０１及び６０２、
並びに、Ｎチャネルトランジスタ６０３及び６０４によ
って構成される。入力端子６０６に与えられる入力信号
は、接地電位（０Ｖ）と正の低電位Ｖｄｄとをとる低電
圧振幅のパルスである。反転入力端子６０７には、入力
信号６０６の反転信号である反転入力信号が与えられ、
出力信号は出力端子６０８に現れる。

【０００３】Ｐチャネルトランジスタ６０１及びＰチャ
ネルトランジスタ６０２の各ソースは高電圧電源Ｖｐｐ
に接続され、Ｐチャネルトランジスタ６０１のゲートと
Ｎチャネルトランジスタ６０４のドレインとは出力端子
６０８に接続され、Ｐチャネルトランジスタ６０２のゲ
ートとＮチャネルトランジスタ６０３のドレインとは回
路内部ノード６０５に接続されている。Ｎチャネルトラ
ンジスタ６０３及びＮチャネルトランジスタ６０４の各
ソースは接地電位に接続され、Ｎチャネルトランジスタ
６０３のドレインは回路内部ノード６０５に、Ｎチャネ
ルトランジスタ６０４のドレインは出力端子６０８に、
それぞれ接続されている。Ｎチャネルトランジスタ６０
３のゲートには入力信号が入力され、Ｎチャネルトラン
ジスタ６０４のゲートには反転入力信号６０７が入力さ
れる。

【０００４】以上のように構成されたレベルシフト回路
について、以下その動作について説明する。まず、入力
信号が接地電位（０Ｖ）のとき、反転入力信号は低電位
Ｖｄｄであり、このときＮチャネルトランジスタ６０３
はオフ状態になり、Ｎチャネルトランジスタ６０４はオ
ン状態になる。Ｎチャネルトランジスタ６０４がオン状
態になると、出力端子６０８は接地電位になり、Ｐチャ
ネルトランジスタ６０１はオン状態になり、そして、回
路内部ノード６０５の電位は高電位Ｖｐｐ（＞Ｖｄｄ）
になる。回路内部ノード６０５が高電位Ｖｐｐであるた
め、Ｐチャネルトランジスタ６０２はカットオフされ、
出力端子６０８は高電位Ｖｐｐから遮断されるので、リ
ーク電流は流れなくなる。この結果、出力端子６０８は
接地電位となる。

【０００５】次に、入力信号が低電位Ｖｄｄのときは、
反転入力信号は接地電位（０Ｖ）であり、このときＮチ
ャネルトランジスタ６０３はオン状態になり、Ｎチャネ
ルトランジスタ６０４はオフ状態になる。Ｎチャネルト
ランジスタ６０３がオン状態になると、回路内部ノード
６０５は接地電位（０Ｖ）になり、Ｐチャネルトランジ
スタ６０２がオン状態になり、出力端子６０８は高電位
Ｖｐｐになる。出力端子６０８が高電位Ｖｐｐであるた
め、Ｐチャネルトランジスタ６０１はカットオフされ
る。従って、出力端子６０８は高電位Ｖｐｐになる。上
記のようにして、第１の従来例のレベルシフト回路は、
図１０に示すように接地電位（０Ｖ）から低電位Ｖｄｄ
への低電圧振幅を有する入力信号を、接地電位（０Ｖ）
から高電位Ｖｐｐへの高電圧振幅の出力信号に変換す
る。

【０００６】図１１は従来のレベルシフト回路の第２の
例を示す回路図である。図１２は図１１の回路における
入出力波形を示すグラフである。Ｐチャネルトランジス
タ８０２のソースは正電位Ｖｄｄに接続され、ゲートは
入力端子８０８に接続され入力信号が入力される。ま
た、ドレインは出力端子８０９に接続されている。Ｎチ
ャネルトランジスタ８０６のソースは接地電位（０Ｖ）
に接続され、ゲートは入力端子８０８と接続され入力信
号が入力される。また、ドレインはデプレッションＰチ
ャネルトランジスタ８０３のドレインと接続されてい
る。デプレッションＰチャネルトランジスタ８０３のソ
ースは出力端子８０９に接続され、ゲートは遅延回路８
０７の出力端に接続され、遅延回路８０７の入力端は入
力端子８０８と接続されている。デプレッションＰチャ
ネルトランジスタ８０３は、負電圧がＮチャネルトラン
ジスタ８０６のドレインに加わることを阻止する作用を
する。入力信号は接地電位（０Ｖ）から正電位Ｖｄｄに
至る低電圧振幅のパルスである。

【０００７】Ｎチャネルトランジスタ８０４及びＮチャ
ネルトランジスタ８０５の各ソースは負電圧電源Ｖｂｂ
に接続され、Ｎチャネルトランジスタ８０４のゲート及
びＮチャネルトランジスタ８０５のドレインは出力端子
８０９に接続されている。Ｐチャネルトランジスタ８０
１のソースは正電位Ｖｄｄに接続され、ゲートは出力端
子８０９に接続され、ドレインはＮチャネルトランジス
タ８０４のドレインとＮチャネルトランジスタ８０５の
ゲートとに接続されている。このＰチャネルトランジス
タ８０１とＮチャネルトランジスタ８０４とＮチャネル
トランジスタ８０５との３つのトランジスタが負電圧レ
ベルシフト部８１０を構成している。

【０００８】以上のように構成された従来の第２のレベ
ルシフト回路について、以下その動作を説明する。ま
ず、入力端子８０８に供給される入力電圧が接地電位
（０Ｖ）のとき、Ｐチャネルトランジスタ８０２はオン
状態になり、Ｎチャネルトランジスタ８０６はオフ状態
になる。Ｐチャネルトランジスタ８０２がオン状態にな
ると、出力端子８０９は正電位Ｖｄｄになる。このと
き、Ｐチャネルトランジスタ８０１はオフ状態になり、
Ｎチャネルトランジスタ８０４はオン状態になる。その
ため、Ｎチャネルトランジスタ８０５のゲートは負電位
Ｖｂｂになり、Ｎチャネルトランジスタ８０５はオフ状
態になり、負電位Ｖｂｂは出力端子８０９から遮断され
る。よって、レベルシフト回路の出力端子８０９は正電
位Ｖｄｄになる。次に、入力信号が接地電位（０Ｖ）か
ら正電位Ｖｄｄになったとき、Ｐチャネルトランジスタ
８０２はオフ状態になり、Ｎチャネルトランジスタ８０
６はオン状態になる。このときデプレションＰチャネル
トランジスタ８０３のゲートの電位は遅延回路８０７に
よって最初接地電位（０Ｖ）であるので、Ｐチャネルト
ランジスタ８０３はオン状態であり、出力端子８０９の
電位は接地電位（０Ｖ）になる。

【０００９】出力端子８０９の電位が降下すると、Ｐチ
ャネルトランジスタ８０１はオン状態になり、Ｎチャネ
ルトランジスタ８０５のゲートは正電位Ｖｄｄになる。
従って、Ｎチャネルトランジスタ８０５はオン状態にな
り、出力端子８０９の電位は接地電位（０Ｖ）より更に
負電位Ｖｂｂまで下がっていく。この間に、遅延回路８
０７の出力信号は接地電位から正電位Ｖｄｄになり、デ
プレッションＰチャネルトランジスタ８０３をオフ状態
にする。それにより、Ｎチャネルトランジスタ８０６の
ドレインに負電圧が加わりドレインと基盤間に電流が流
れることが阻止される。出力端子８０９に印加される電
圧が負電圧Ｖｂｂまで降下すると、Ｎチャネルトランジ
スタ８０４はカットオフ動作し、リーク電流は流れなく
なる。上記のように、第２の従来例のレベルシフト回路
は、図１２に示すように正電位（Ｖｄｄ）〜接地電位
（０Ｖ）間の振幅の信号を負電圧（Ｖｂｂ）〜正電位
（Ｖｄｄ）間の振幅の信号に変換する役目を持つ。

【００１０】

【発明が解決しようとする課題】上記のような従来のレ
ベルシフト回路の構成では、回路の素子数が多く、従っ
てレベルシフト回路が占める面積が大きいため、これを
搭載するチップの面積も大きくなり、コストが削減出来
ないという問題点を有していた。

【００１１】本発明は上記問題点に鑑み、レベルシフト
回路の素子数を少なくすることを目的とするものであ
る。

【００１２】

【課題を解決するための手段】本発明のレベルシフト回
路は、互いに接続された２つの容量部を設け、その接続
点にクロック入力の信号レベルに応じて変化する電位を
生じさせ、この電位の変化により出力トランジスタの状
態を変化させるように構成する。出力トランジスタの状
態を変化させるためのトランジスタは用いない。

【００１３】

【発明の実施の形態】第１の発明のレベルシフト回路
は、一端が入力端子に接続された第１の容量部と、一端
が前記第１の容量部の他端に接続された第２の容量部
と、ソースが高電位に接続され、ゲートが前記第１の容
量部と前記第２の容量部との接続点に接続された第１の
Ｐチャネルトランジスタと、ゲートとドレインとが短絡
され、このドレインが前記第２の容量部の他端に接続さ
れ、ソースが前記第１のＰチャネルトランジスタのソー
スに接続されたダイオード接続の第２のＰチャネルトラ
ンジスタと、ドレインが前記第１のＰチャネルトランジ
スタのドレインと接続され、ソースが接地電位に接続さ
れ、ゲートが前記入力端子に接続されたＮチャネルトラ
ンジスタとを備え、前記第１のＰチャネルトランジスタ
のドレインを出力端子とし、前記第１の容量部及び前記
第２の容量部の各容量は、前記入力端子からの入力に応
じて前記第１のＰチャネルトランジスタのゲートの電位
が当該トランジスタの状態を反転させるべき値に変化す
るような所定の値に選択されている。

【００１４】また、第２の発明のレベルシフト回路は、
一端が入力端子に接続された第１の容量部と、一端が前
記第１の容量部の他端に接続された第２の容量部と、一
端が前記入力端子に接続された第３の容量部と、一端が
前記第３の容量部の他端に接続された第４の容量部と、
ソースが高電位に接続され、ゲートが前記第１の容量部
と前記第２の容量部との接続点に接続された第１のＰチ
ャネルトランジスタと、ゲートとドレインとが短絡さ
れ、このドレインが前記第２の容量部の他端に接続さ
れ、ソースが前記第１のＰチャネルトランジスタのソー
スに接続されたダイオード接続の第２のＰチャネルトラ
ンジスタと、ドレインが前記第１のＰチャネルトランジ
スタのドレインと接続され、ソースが低電位に接続さ
れ、ゲートが前記第３の容量部と前記第４の容量部との
接続点に接続されたＮチャネルトランジスタと、ゲート
とドレインとが短絡され、このドレインが前記第４の容
量部の他端に接続され、ソースが前記Ｎチャネルトラン
ジスタのソースに接続されたダイオード接続の第３のＰ
チャネルトランジスタとを備え、前記第１のＰチャネル
トランジスタのドレインを出力端子とし、前記第１の容
量部及び前記第２の容量部の各容量は、前記入力端子か
らの入力に応じて前記第１のＰチャネルトランジスタの
ゲートの電位が当該トランジスタの状態を反転させるべ
き値に変化するような所定の値に選択され、かつ、前記
第３の容量部及び前記第４の容量部の各容量は、前記入
力端子からの入力に応じて前記Ｎチャネルトランジスタ
のゲートの電位が当該トランジスタの状態を前記第１の
Ｐチャネルトランジスタとは逆の状態にさせるべき値に
変化するような所定の値に選択されている。

【００１５】また、第３の発明のレベルシフト回路は、
一端が入力端子に接続された第１の容量部と、一端が前
記第１の容量部の他端に接続された第２の容量部と、ソ
ースが正の電位に接続され、ゲートが前記入力端子に接
続された第１のＰチャネルトランジスタと、ドレインが
前記第１のＰチャネルトランジスタのドレインと接続さ
れ、ソースが負の電位に接続され、ゲートが前記第１の
容量部と前記第２の容量部との接続点に接続されたＮチ
ャネルトランジスタと、ゲートとドレインとが短絡さ
れ、ソースが前記第２の容量部の他端に接続され、ドレ
インが前記Ｎチャネルトランジスタのソースに接続され
たダイオード接続の第２のＰチャネルトランジスタとを
備え、前記第１のＰチャネルトランジスタのドレインを
出力端子とし、前記第１の容量部及び前記第２の容量部
の各容量は、前記入力端子からの入力に応じて前記Ｎチ
ャネルトランジスタのゲートの電位が当該トランジスタ
の状態を前記第１のＰチャネルトランジスタとは逆の状
態にさせるべき値に変化するような所定の値に選択され
ている。

【００１６】また、上記第３の発明のレベルシフト回路
において、ソースが接地電位に接続された第３のＰチャ
ネルトランジスタのドレインと、ソースが負の電位に接
続された第２のＮチャネルトランジスタのドレインとを
互いに接続して出力点とした出力インバータを備え、前
記第３のＰチャネルトランジスタのゲートと、前記第２
のＮチャネルトランジスタのゲートとを、前記第１のＰ
チャネルトランジスタのドレインに接続しても良い。ま
た、上記のような各レベルシフト回路において用いるダ
イオード接続のＰチャネルトランジスタは、ダイオード
接続のＮチャネルトランジスタに置き換えることもでき
る。この場合は、ドレイン側接続とソース側接続とが、
ＰチャネルトランジスタとＮチャネルトランジスタとで
は、逆になる。

【００１７】上記のように構成されたレベルシフト回路
では、直列に接続された２つの容量部の接続点に入力端
子の信号レベルに応じて変化する電位が生じ、この電位
の変化により出力トランジスタの状態を変化させる。出
力トランジスタの状態の変化により、当該ソースに与え
られた電圧に基づき、信号レベルが入力信号とは異なる
所定の出力がなされる。

【００１８】

【実施例】

《実施例１》以下、第１の実施例のレベルシフト回路に
ついて、図面を参照しながら説明する。図１は第１の実
施例におけるレベルシフト回路の回路図を示し、図２は
図１の回路における入出力波形を示すグラフである。図
１に示すレベルシフト回路は、Ｐチャネルトランジスタ
１０１及び１０２、Ｎチャネルトランジスタ１０３、容
量１０４及び１０５、回路内部ノード１０６及び１０
７、入力端子１０８、並びに、出力端子１０９を備えて
いる。第１のＰチャネルトランジスタ１０１のドレイン
はＮチャネルトランジスタ１０３のドレインと接続さ
れ、第１のＰチャネルトランジスタ１０１のソースは高
電位Ｖｐｐに接続され、Ｎチャネルトランジスタ１０３
のソースは接地電位に接続される。第１のＰチャネルト
ランジスタ１０１のゲートは、第１の容量１０４の一端
と、第２の容量１０５の一端とに接続される。第１の容
量１０４の他端は入力端子１０８に、第２の容量１０５
の他端は第２のＰチャネルトランジスタ１０２のドレイ
ンにそれぞれ接続されている。

【００１９】第２のＰチャネルトランジスタ１０２のゲ
ートはドレインと短絡され、同Ｐチャネルトランジスタ
１０２のソースは第１のＰチャネルトランジスタ１０１
のソースと接続されている。またＮチャネルトランジス
タ１０３のゲートは、入力端子１０８に接続されてい
る。回路出力は、互いに接続された第１のＰチャネルト
ランジスタ１０１とＮチャネルトランジスタ１０３との
各ドレインよりなされる。入力端子１０８に、クロック
入力を与え回路が定常状態になると、第１の容量１０４
と第２の容量１０５とダイオード接続されたＰチャネル
トランジスタ１０２とにより、回路内部ノード１０７と
入力端子１０８との間の電圧はＰチャネルトランジスタ
１０２のしきい値電圧をＶｔとするとＶｐｐ−Ｖｔとな
る。回路内部ノード１０６の電位は第１の容量１０４と
第２の容量１０５との容量比に従って回路内部ノード１
０７と入力端子１０８との間の電位差を分圧した値で決
定され入力端子１０８の電位に合わせて変化する。

【００２０】具体的には、第１の容量１０４のキャパシ
タンスをＣ104とし、第２の容量１０５のキャパシタン
スをＣ105とすると、回路内部ノード１０６の電位Ｖ106
は、入力信号の値が０のときは、 Ｖ106＝（Ｖｐｐ−Ｖｔ）×｛Ｃ105／（Ｃ104＋Ｃ105）｝ …（１） 入力信号の値がＶｄｄのときは、 Ｖ106＝Ｖｄｄ＋（Ｖｐｐ−Ｖｔ）×｛Ｃ105／（Ｃ104＋Ｃ105）｝ …（２） となる。従って、（１）式におけるＶ106はＰチャネル
トランジスタ１０１をオン状態にするために十分に低い
値になるように、また、（２）式におけるＶ106はＰチ
ャネルトランジスタ１０１をオフ状態にするために十分
に高い値になるように、キャパシタンスＣ104及びキャ
パシタンスＣ105の値を選択する。こうして、入力信号
に応じて第１のＰチャネルトランジスタ１０１をオン／
オフさせ得るような電位になるように容量１０４及び１
０５のキャパシタンスを選択する。

【００２１】次に上記の回路の動作について説明する。
まず、入力端子１０８に与えられる入力信号が０のとき
は、Ｎチャネルトランジスタ１０３はオフ状態となる。
一方、前述のように、入力信号が０のとき（１）式にお
ける電圧Ｖ106はＰチャネルトランジスタ１０１をオン
状態にするために十分に低い値になるように容量１０４
及び１０５のキャパシタンスが選択されているので、Ｐ
チャネルトランジスタ１０１はオン状態となり、正電位
Ｖｐｐが出力端子１０９から出力される。次に、入力端
子１０８に与えられる入力信号がＶｄｄ（Ｖｄｄ＞０）
のときは、Ｎチャネルトランジスタ１０３はオン状態と
なる。一方、入力信号がＶｄｄのときは前述のように、
（２）式における電圧Ｖ106はＰチャネルトランジスタ
１０１をオフ状態にするために十分に高い値になるよう
に容量１０４及び１０５のキャパシタンスが選択されて
いるので、Ｐチャネルトランジスタ１０１はオフ状態と
なる。従って、正電位Ｖｐｐは遮断され、出力端子１０
９は接地電位となる。このような動作が入力信号の変化
に応じて繰り返され、図２に示すように、電圧がＶｐｐ
と０Ｖとの間で変化する高電圧パルスが出力端子１０９
より出力される。

【００２２】《実施例２》次に、第２の実施例によるレ
ベルシフト回路について説明する。図３は第２の実施例
におけるレベルシフト回路の回路図である。図４は図３
の回路における入出力波形を示すグラフである。図３に
示すレベルシフト回路は、Ｐチャネルトランジスタ３０
１、３０３及び３０４、Ｎチャネルトランジスタ３０
２、容量３０５、３０６、３０７及び３０８、回路内部
ノード３０９、３１０、３１１及び３１２、入力端子３
１３、並びに出力端子３１４を備えている。

【００２３】図において、第１のＰチャネルトランジス
タ３０１のドレインは、Ｎチャネルトランジスタ３０２
のドレインと接続されている。また、第１のＰチャネル
トランジスタ３０１のソースは高電位Ｖｐｐに、Ｎチャ
ネルトランジスタ３０２のソースは電源電位Ｖｄｄにそ
れぞれ接続されている。第１のＰチャネルトランジスタ
３０１のゲートは、第１の容量３０５の一端と、第２の
容量３０７の一端との接続点である回路内部ノード３０
９に接続されている。第１の容量３０５の他端は入力端
子３１３に、第２の容量３０７の他端は第２のＰチャネ
ルトランジスタ３０３のドレインにそれぞれ接続されて
いる。第２のＰチャネルトランジスタ３０３のゲートは
自己のドレインと短絡され、第２のＰチャネルトランジ
スタ３０３のソースは第１のＰチャネルトランジスタ３
０１のソースと回路内部ノード３１１において接続され
ている。またＮチャネルトランジスタ３０２のゲート
は、第３の容量３０６と第４の容量３０８との接続点で
ある回路内部ノード３１０に接続されている。第３の容
量３０６の他端は入力端子３１３に、第４の容量３０８
の他端は第３のＰチャネルトランジスタ３０４のドレイ
ンにそれぞれ接続されている。第３のＰチャネルトラン
ジスタ３０４のゲートは自己のドレインと短絡され、第
３のＰチャネルトランジスタ３０４のソースはＮチャネ
ルトランジスタ３０２のソースと回路内部ノード３１２
において接続されている。

【００２４】入力端子３１３に、クロック入力が与えら
れ、回路が定常状態になると、第１の容量３０５と第２
の容量３０７とダイオード接続されたＰチャネルトラン
ジスタ３０３とにより回路内部ノード３１５と入力端子
３１３との間の電圧は、Ｐチャネルトランジスタ３０３
のしきい値電圧をＶｔとすると、Ｖｐｐ−Ｖｔとなる。
回路内部ノード３０９の電位は、第１の容量３０５と第
２の容量３０７との容量比に従って回路内部ノード３１
５と入力端子３１３との間の電位差を分圧した値で決定
され、入力端子３１３の電位に合わせて変化する。具体
的には、実施例１と同様に、第１の容量３０５のキャパ
シタンスをＣ305とし、第２の容量３０７のキャパシタ
ンスをＣ307とすると、回路内部ノード３０９の電位Ｖ3
09は、入力信号の値が０のときは、 Ｖ309＝（Ｖｐｐ−Ｖｔ）×｛Ｃ307／（Ｃ305＋Ｃ307）｝ …（３） 入力信号の値がＶｄｄのときは、 Ｖ309＝Ｖｄｄ＋（Ｖｐｐ−Ｖｔ）×｛Ｃ307／（Ｃ305＋Ｃ307）｝ …（４） となる。従って、（３）式におけるＶ309はＰチャネル
トランジスタ３０１をオン状態にするために十分に低い
値になるように、また、（４）式におけるＶ309はＰチ
ャネルトランジスタ３０１をオフ状態にするために十分
に高い値になるように、キャパシタンスＣ305及びキャ
パシタンスＣ307の値を選択する。こうして、入力信号
に応じて第１のＰチャネルトランジスタ３０１をオン／
オフさせ得るような電位になるように容量３０５及び３
０７のキャパシタンスを選択する。

【００２５】一方、第３の容量３０６と第４の容量３０
８とダイオード接続されたＰチャネルトランジスタ３０
４とにより回路内部ノード３１６と入力端子３１３との
間の電圧はＰチャネルトランジスタ３０４のしきい値電
圧をＶｔとすると、Ｖｄｄ−Ｖｔとなる。回路内部ノー
ド３１０の電位は、第３の容量３０６と第４の容量３０
８との容量比に従って回路内部ノード３１６と入力端子
３１３との間の電位差を分圧した値で決定され入力端子
３１３の電位に合わせて変化する。具体的には、第３の
容量３０６のキャパシタンスをＣ306とし、第４の容量
３０８のキャパシタンスをＣ308とすると、回路内部ノ
ード３１０の電位Ｖ310は、入力信号の値が０のとき
は、 Ｖ310＝（Ｖｄｄ−Ｖｔ）×｛Ｃ308／（Ｃ306＋Ｃ308）｝ …（５） 入力信号の値がＶｄｄのときは、 Ｖ310＝Ｖｄｄ＋（Ｖｄｄ−Ｖｔ）×｛Ｃ308／（Ｃ306＋Ｃ308）｝ …（６） となる。従って、（５）式におけるＶ310はＮチャネル
トランジスタ３０２をオフ状態にするために十分に低い
値になるように、また、（６）式におけるＶ310はＮチ
ャネルトランジスタ３０２をオン状態にするために十分
に高い値になるように、キャパシタンスＣ306及びキャ
パシタンスＣ308の値を選択する。こうして、入力信号
に応じてＮチャネルトランジスタ３０２をオン／オフさ
せ得るような電位になるように容量３０６及び３０８の
キャパシタンスを選択する。

【００２６】次に上記の回路の動作について説明する。
まず、入力端子３１３に与えられる入力信号が０のとき
は、前述のように、（３）式における電圧Ｖ309はＰチ
ャネルトランジスタ３０１をオン状態にするために十分
に低い値になるように容量３０５及び３０７のキャパシ
タンスが選択されているので、Ｐチャネルトランジスタ
３０１はオン状態となり、正電位Ｖｐｐが出力端子１０
９に印加される。また、（５）式におけるＶ310はＮチ
ャネルトランジスタ３０２をオフ状態にするために十分
に低い値になるようにキャパシタンスＣ306及びキャパ
シタンスＣ308の値が選択されているので、Ｎチャネル
トランジスタ３０２はオフ状態となり、出力端子３１４
は電位Ｖｄｄから遮断される。次に、入力端子１０８に
与えられる入力信号がＶｄｄ（Ｖｄｄ＞０）のときは、
（４）式における電圧Ｖ309はＰチャネルトランジスタ
３０１をオフ状態にするために十分に高い値になるよう
に容量３０５及び３０７のキャパシタンスが選択されて
いるので、Ｐチャネルトランジスタ３０１はオフ状態と
なり、出力端子１０９は正電位Ｖｐｐから遮断される。
また、（６）式におけるＶ310はＮチャネルトランジス
タ３０２をオン状態にするために十分に高い値になるよ
うにキャパシタンスＣ306及びキャパシタンスＣ308の値
が選択されているので、Ｎチャネルトランジスタ３０２
はオン状態となり、電位Ｖｄｄが出力端子３１４に印加
される。このような動作が入力信号の変化に応じて繰り
返され、図４に示すように、電圧がＶｐｐとＶｄｄとの
間で変化するパルスが出力端子３１４より出力される。

【００２７】《実施例３》次に、第３の実施例のレベル
シフト回路について、図面を参照しながら説明する。図
５は第３の実施例におけるレベルシフト回路を示す。図
６は図５の回路における入出力波形を示すグラフであ
る。図５に示すレベルシフト回路は、Ｐチャネルトラン
ジスタ４０１及び４０３、Ｎチャネルトランジスタ４０
２、容量４０４及び４０５、回路内部ノード４０６及び
４０７、入力端子４０８並びに出力端子４０９を備えて
いる。第１のＰチャネルトランジスタ４０１のドレイン
とＮチャネルトランジスタ４０２のドレインとは出力端
子４０９に接続され、第１のＰチャネルトランジスタ４
０１のソースは正電位Ｖｄｄに接続され、Ｎチャネルト
ランジスタ４０２のソースは負電位Ｖｂｂに接続されて
いる。第１のＰチャネルトランジスタのゲートは入力端
子４０８に接続され、Ｎチャネルトランジスタ４０２の
ゲートは第１の容量４０４の一端と第２の容量４０５の
一端との接続点である回路内部ノード４０６に接続され
ている。第１の容量４０４の他端は入力端子４０８に、
第２の容量４０５の他端は第２のＰチャネルトランジス
タ４０３のソースに、それぞれ接続されている。第２の
Ｐチャネルトランジスタ４０３のゲートは自己のドレイ
ンに接続されＭＯＳダイオードを形成し、第２のＰチャ
ネルトランジスタ４０３のドレインは負電圧Ｖｂｂに接
続されている。

【００２８】上記のように構成されたレベルシフト回路
について、以下その動作を説明する。まず、入力端子４
０８に初期化のための入力信号が与えられ初期化が終了
すると、内部ノード４０７の電位は、図６に示す入力信
号が論理高レベルＶｄｄにあるとき、負電圧Ｖｂｂより
第２のＰチャネルトランジスタ４０３の閾値電圧Ｖｔだ
け高い値、すなわちＶｂｂ＋Ｖｔとなる。第１の容量４
０４と第２の容量４０５とダイオード接続されたＰチャ
ネルトランジスタ４０３とにより入力端子４０８と回路
内部ノード４０７との間の電圧はＶｄｄ−Ｖｂｂ−Ｖｔ
となる。回路内部ノード４０６の電位は、第１の容量４
０４と第２の容量４０５との容量比に従って、入力端子
４０８と回路内部ノード４０７との間の電位差を分圧し
た値で決定され、入力端子４０８の電位に合わせて変化
する。具体的には、第１の容量４０４のキャパシタンス
をＣ404とし、第２の容量４０５のキャパシタンスをＣ4
05とすると、回路内部ノード４０６の電位Ｖ406は、入
力信号の値が０のときは、 Ｖ406＝−（Ｖｄｄ−Ｖｂｂ−Ｖｔ）×｛Ｃ405／（Ｃ404＋Ｃ405）｝…（７） 入力信号の値がＶｄｄのときは、 Ｖ406＝Ｖｄｄ− （Ｖｄｄ−Ｖｂｂ−Ｖｔ）×｛Ｃ405／（Ｃ404＋Ｃ405）｝ …（８） となる。従って、（７）式におけるＶ406はＮチャネル
トランジスタ４０２をオフ状態にするために十分に低い
値になるように、また、（８）式におけるＶ406はＮチ
ャネルトランジスタ３０２をオン状態にするために十分
に高い値になるように、キャパシタンスＣ404及びキャ
パシタンスＣ405の値を選択する。こうして、入力信号
に応じてＮチャネルトランジスタ３０２をオン／オフさ
せ得るような電位になるように容量４０４及び４０５の
キャパシタンスを選択する。

【００２９】次に上記の回路の動作について説明する。
まず、入力端子４０８に与えられる入力信号が０のとき
は、Ｐチャネルトランジスタ４０１はオン状態となり、
正電位Ｖｄｄが出力端子４０９に印加される。また、
（７）式におけるＶ406はＮチャネルトランジスタ４０
２をオフ状態にするために十分に低い値になるようにキ
ャパシタンスＣ404及びキャパシタンスＣ405の値が選択
されているので、Ｎチャネルトランジスタ４０２はオフ
状態となり、出力端子４０９は電位Ｖｂｂから遮断され
る。次に、入力端子４０８に与えられる入力信号がＶｄ
ｄ（Ｖｄｄ＞０）のときは、Ｐチャネルトランジスタ４
０１はオフ状態となり、出力端子４０９は正電位Ｖｄｄ
から遮断される。また、（８）式におけるＶ406はＮチ
ャネルトランジスタ４０２をオン状態にするために十分
に高い値になるようにキャパシタンスＣ404及びキャパ
シタンスＣ405の値が選択されているので、Ｎチャネル
トランジスタ４０２はオン状態となり、電位Ｖｂｂが出
力端子４０９に印加される。このような動作が入力信号
の変化に応じて繰り返され、図６に示すように、接地電
位（０Ｖ）から正電位Ｖｄｄの振幅の入力信号を正電位
Ｖｄｄから負電位Ｖｂｂの振幅の出力信号に変換するこ
とが可能になる。

【００３０】《実施例４》次に、第４の実施例のレベル
シフト回路について、図面を参照しながら説明する。図
７は第４の実施例におけるレベルシフト回路を示す。図
８は図７の回路における入出力波形を示すグラフであ
る。図７に示すレベルシフト回路は、Ｐチャネルトラン
ジスタ５０１、５０３、５０５、Ｎチャネルトランジス
タ５０２、５０４、容量５０６、５０７、回路内部ノー
ド５０８、５０９、５１０、入力端子５１１並びに出力
端子５１２を備えている。第１のＰチャネルトランジス
タ５０１のドレインと第１のＮチャネルトランジスタ５
０２のドレインは回路内部ノード５１０に接続され、第
１のＰチャネルトランジスタ５０１のソースは正電位Ｖ
ｄｄに接続され、第１のＮチャネルトランジスタ５０２
のソースは負電位Ｖｂｂに接続されている。

【００３１】第１のＰチャネルトランジスタ５０１のゲ
ートは入力端子５１１に接続され、第１のＮチャネルト
ランジスタ５０２のゲートは、第１の容量５０６の一端
と第２の容量５０７の一端との接続点である回路内部ノ
ード５０８に接続される。第１の容量５０６の他端は入
力端子５１１に、第２の容量５０７の他端は第２のＰチ
ャネルトランジスタ５０５のソースに、それぞれ接続さ
れている。第２のＰチャネルトランジスタ５０５のゲー
トは自己のドレインに接続されＭＯＳダイオードを形成
し、当該ドレインは負電圧Ｖｂｂに接続されている。以
上の構成は図５（実施例３）と同じである。次に、図５
の構成に加えて、第３のＰチャネルトランジスタ５０３
のゲートと第２のＮチャネルトランジスタ５０４のゲー
トとが回路内部ノード５１０に接続され、第３のＰチャ
ネルトランジスタ５０３のソースは接地電位に接続さ
れ、第２のＮチャネルトランジスタ５０４のソースは負
電位Ｖｂｂに接続されている。また、第３のＰチャネル
トランジスタ５０３のドレインと第２のＮチャネルトラ
ンジスタ５０４のドレインとは出力端子５１２に接続さ
れている。

【００３２】上記のように構成されたレベルシフト回路
について、以下その動作を説明する。まず、回路内部ノ
ード５１０に出力される信号は、実施例３において説明
したように、接地電位（０Ｖ）から正電位Ｖｄｄの振幅
の入力信号が正電位Ｖｄｄから負電位Ｖｂｂの振幅の信
号に変換されたものである。回路内部ノード５１０の電
位が正電位Ｖｄｄであるとき、第３のＰチャネルトラン
ジスタ５０３はオフ状態になり、第２のＮチャネルトラ
ンジスタ５０４はオン状態になる。従って、出力端子５
１２の電位は負電位Ｖｂｂになる。また、回路内部ノー
ド５１０の電位が負電位Ｖｂｂであるとき、第３のＰチ
ャネルトランジスタ５０３はオン状態になり、第２のＮ
チャネルトランジスタはオフ状態になる。従って、出力
端子５１２の電位は接地電位（０Ｖ）になる。これによ
り、実施例３において出力できなかった接地電位の出力
を可能にし、接地電位（０Ｖ）から正電位Ｖｄｄの振幅
の入力信号を負電位Ｖｂｂから接地電位（０Ｖ）の振幅
の信号に変換することができる。

【００３３】上記の各実施例においては、ダイオード接
続のＰチャネルトランジスタを用いたが、同様にドレイ
ンとゲートとが短絡されたダイオード接続のＮチャネル
トランジスタに置き換えることもできる。この場合は、
Ｐチャネルトランジスタのドレイン側に接続されるべき
回路部をダイオード接続のＮチャネルトランジスタのソ
ースと接続し、Ｐチャネルトランジスタのソース側に接
続されるべき回路部をダイオード接続のＮチャネルトラ
ンジスタのドレインと接続すれば良い。

【００３４】

【発明の効果】以上のように、本発明のレベルシフト回
路は、互いに接続された２つの容量部を設け、その接続
点にクロック入力の信号レベルに応じて変化する電位を
生じさせ、この電位の変化により出力トランジスタの状
態を変化させるので、出力トランジスタの状態を変化さ
せるためのトランジスタは不要である。従って、回路の
主要な素子数を最小限個数とすることができ、回路を搭
載するチップの面積を縮小することができる。

【図面の簡単な説明】

【図１】発明の第１の実施例におけるレベルシフト回路
の回路図である。

【図２】発明の第１の実施例におけるレベルシフト回路
の入出力波形図である。

【図３】発明の第２の実施例におけるレベルシフト回路
の回路図である。

【図４】発明の第２の実施例におけるレベルシフト回路
の入出力波形図である。

【図５】発明の第３の実施例におけるレベルシフト回路
の回路図である。

【図６】発明の第３の実施例におけるレベルシフト回路
の入出力波形図である。

【図７】発明の第４の実施例におけるレベルシフト回路
の回路図である。

【図８】発明の第４の実施例におけるレベルシフト回路
の入出力波形図である。

【図９】従来例におけるレベルシフト回路の回路図であ
る。

【図１０】図９に示した従来例におけるレベルシフト回
路の入出力波形図である。

【図１１】他の従来例におけるレベルシフト回路の回路
図である。

【図１２】図１１に示した従来例におけるレベルシフト
回路の入出力波形図である。

【符号の説明】

１０１、１０２、３０１、３０３、３０４、４０１、４
０３、５０１、５０３、５０５ Ｐチャネルトランジス
タ １０３、３０２、４０２、５０２、５０４ Ｎチャネル
トランジスタ ８０３ デプレションＰチャネルトランジスタ １０４、１０５、３０５、３０６、３０７、３０８、４
０４、４０５、５０６、５０７ 容量 １０６、１０７、３０９、３１０、３１１、３１２、４
０６、４０７、５０８、５０９、５１０ 回路内部ノー
ド １０８、３１３、４０８、５１１ 入力端子 １０９、３１４、４０９、５１２ 出力端子

Claims (5)

【特許請求の範囲】
1. 【請求項１】 一端が入力端子に接続された第１の容量
   部と、 一端が前記第１の容量部の他端に接続された第２の容量
   部と、 ソースが高電位に接続され、ゲートが前記第１の容量部
   と前記第２の容量部との接続点に接続された第１のＰチ
   ャネルトランジスタと、 ゲートとドレインとが短絡され、このドレインが前記第
   ２の容量部の他端に接続され、ソースが前記第１のＰチ
   ャネルトランジスタのソースに接続されたダイオード接
   続の第２のＰチャネルトランジスタと、 ドレインが前記第１のＰチャネルトランジスタのドレイ
   ンと接続され、ソースが接地電位に接続され、ゲートが
   前記入力端子に接続されたＮチャネルトランジスタと、 を備え、前記第１のＰチャネルトランジスタのドレイン
   を出力端子とし、前記第１の容量部及び前記第２の容量
   部の各容量は、前記入力端子からの入力に応じて前記第
   １のＰチャネルトランジスタのゲートの電位が当該トラ
   ンジスタの状態を反転させるべき値に変化するような所
   定の値に選択されていることを特徴とするレベルシフト
   回路。
2. 【請求項２】 一端が入力端子に接続された第１の容量
   部と、 一端が前記第１の容量部の他端に接続された第２の容量
   部と、 一端が前記入力端子に接続された第３の容量部と、 一端が前記第３の容量部の他端に接続された第４の容量
   部と、 ソースが高電位に接続され、ゲートが前記第１の容量部
   と前記第２の容量部との接続点に接続された第１のＰチ
   ャネルトランジスタと、 ゲートとドレインとが短絡され、このドレインが前記第
   ２の容量部の他端に接続され、ソースが前記第１のＰチ
   ャネルトランジスタのソースに接続されたダイオード接
   続の第２のＰチャネルトランジスタと、 ドレインが前記第１のＰチャネルトランジスタのドレイ
   ンと接続され、ソースが低電位に接続され、ゲートが前
   記第３の容量部と前記第４の容量部との接続点に接続さ
   れたＮチャネルトランジスタと、 ゲートとドレインとが短絡され、このドレインが前記第
   ４の容量部の他端に接続され、ソースが前記Ｎチャネル
   トランジスタのソースに接続されたダイオード接続の第
   ３のＰチャネルトランジスタと、 を備え、前記第１のＰチャネルトランジスタのドレイン
   を出力端子とし、前記第１の容量部及び前記第２の容量
   部の各容量は、前記入力端子からの入力に応じて前記第
   １のＰチャネルトランジスタのゲートの電位が当該トラ
   ンジスタの状態を反転させるべき値に変化するような所
   定の値に選択され、かつ、前記第３の容量部及び前記第
   ４の容量部の各容量は、前記入力端子からの入力に応じ
   て前記Ｎチャネルトランジスタのゲートの電位が当該ト
   ランジスタの状態を前記第１のＰチャネルトランジスタ
   とは逆の状態にさせるべき値に変化するような所定の値
   に選択されていることを特徴とするレベルシフト回路。
3. 【請求項３】 一端が入力端子に接続された第１の容量
   部と、 一端が前記第１の容量部の他端に接続された第２の容量
   部と、 ソースが正の電位に接続され、ゲートが前記入力端子に
   接続された第１のＰチャネルトランジスタと、 ドレインが前記第１のＰチャネルトランジスタのドレイ
   ンと接続され、ソースが負の電位に接続され、ゲートが
   前記第１の容量部と前記第２の容量部との接続点に接続
   されたＮチャネルトランジスタと、 ゲートとドレインとが短絡され、ソースが前記第２の容
   量部の他端に接続され、ドレインが前記Ｎチャネルトラ
   ンジスタのソースに接続されたダイオード接続の第２の
   Ｐチャネルトランジスタと、 を備え、前記第１のＰチャネルトランジスタのドレイン
   を出力端子とし、前記第１の容量部及び前記第２の容量
   部の各容量は、前記入力端子からの入力に応じて前記Ｎ
   チャネルトランジスタのゲートの電位が当該トランジス
   タの状態を前記第１のＰチャネルトランジスタとは逆の
   状態にさせるべき値に変化するような所定の値に選択さ
   れていることを特徴とするレベルシフト回路。
4. 【請求項４】 ソースが接地電位に接続された第３のＰ
   チャネルトランジスタのドレインと、ソースが負の電位
   に接続された第２のＮチャネルトランジスタのドレイン
   とを互いに接続して出力点とした出力インバータを備
   え、前記第３のＰチャネルトランジスタのゲートと、前
   記第２のＮチャネルトランジスタのゲートとを、前記第
   １のＰチャネルトランジスタのドレインに接続したこと
   を特徴とする請求項３に記載のレベルシフト回路。
5. 【請求項５】 前記ダイオード接続のＰチャネルトラン
   ジスタを、ドレインとゲートとが短絡されたダイオード
   接続のＮチャネルトランジスタに置き換え、前記Ｐチャ
   ネルトランジスタのドレイン側に接続されるべき回路部
   を前記ダイオード接続のＮチャネルトランジスタのソー
   スと接続し、前記Ｐチャネルトランジスタのソース側に
   接続されるべき回路部を前記ダイオード接続のＮチャネ
   ルトランジスタのゲートと短絡されたドレインと接続し
   たことを特徴とする請求項１〜４に記載のレベルシフト
   回路。