JP2003283307A - Ｃｒ発振回路 - Google Patents
Ｃｒ発振回路Info
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- 239000003990 capacitor Substances 0.000 claims abstract description 25
- 238000006243 chemical reaction Methods 0.000 claims abstract description 16
- 230000003071 parasitic effect Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
Abstract
(57)【要約】
【課題】 外付抵抗の実装状態で発振周波数に誤差が生
じることのないＣＲ発振回路を提供する。 【解決手段】 ノードＮ３の発振信号は、帰還抵抗とし
て動作するトランジスタ１１，１２を介してノードＮ１
に帰還される。ノードＮ１，Ｎ２間にはキャパシタ４が
接続され、このキャパシタ４と帰還抵抗の値で発振周波
数が制御される。一方、トランジスタ１１，１２は、外
付抵抗Ｒによって電流値が設定される定電流回路２０か
ら出力される電圧Ｖ２０と、この電圧Ｖ２０をレベル変
換回路３０でレベルシフトした電圧Ｖ３０によって導通
状態が制御される。従って、発振周波数は外付抵抗Ｒの
値で制御されることになる。定電流回路２０の電流は、
外付抵抗Ｒの寄生容量には影響されないので、この外付
抵抗Ｒの実装状態で発振周波数に誤差が生じることはな
い。
じることのないＣＲ発振回路を提供する。 【解決手段】 ノードＮ３の発振信号は、帰還抵抗とし
て動作するトランジスタ１１，１２を介してノードＮ１
に帰還される。ノードＮ１，Ｎ２間にはキャパシタ４が
接続され、このキャパシタ４と帰還抵抗の値で発振周波
数が制御される。一方、トランジスタ１１，１２は、外
付抵抗Ｒによって電流値が設定される定電流回路２０か
ら出力される電圧Ｖ２０と、この電圧Ｖ２０をレベル変
換回路３０でレベルシフトした電圧Ｖ３０によって導通
状態が制御される。従って、発振周波数は外付抵抗Ｒの
値で制御されることになる。定電流回路２０の電流は、
外付抵抗Ｒの寄生容量には影響されないので、この外付
抵抗Ｒの実装状態で発振周波数に誤差が生じることはな
い。
Description
【０００１】
【発明の属する技術分野】本発明は、帰還回路にキャパ
シタと抵抗を使用したＣＲ発振回路、特に外付抵抗によ
って発振周波数を制御するＣＲ発振回路に関するもので
ある。
シタと抵抗を使用したＣＲ発振回路、特に外付抵抗によ
って発振周波数を制御するＣＲ発振回路に関するもので
ある。
【０００２】
【従来の技術】図２（ａ），（ｂ）は、従来の抵抗外付
け型のＣＲ発振回路の説明図であり、同図（ａ）は回路
構成図、及び同図（ｂ）は動作波形図である。このＣＲ
発振回路は、図２（ａ）に示すように、３段に縦続接続
されたインバータ１，２，３を有している。インバータ
１の入力側のノードＮ１とインバータ２の出力側のノー
ドＮ２の間には、キャパシタ４が接続されている。ノー
ドＮ１は、外付抵抗Ｒの一端を接続するための端子５に
接続され、インバータ３の出力側のノードＮ３は、この
外付抵抗Ｒの他端を接続するための端子６に接続されて
いる。そして、ノードＮ３から発振信号ＯＵＴが出力さ
れるようになっている。このような回路において、端子
５，６間に外付抵抗Ｒを接続することにより、この外付
抵抗Ｒと内部のキャパシタ４による帰還回路が構成さ
れ、これらの時定数Ｔに応じた周波数の発振信号ＯＵＴ
が得られるようになっている。
け型のＣＲ発振回路の説明図であり、同図（ａ）は回路
構成図、及び同図（ｂ）は動作波形図である。このＣＲ
発振回路は、図２（ａ）に示すように、３段に縦続接続
されたインバータ１，２，３を有している。インバータ
１の入力側のノードＮ１とインバータ２の出力側のノー
ドＮ２の間には、キャパシタ４が接続されている。ノー
ドＮ１は、外付抵抗Ｒの一端を接続するための端子５に
接続され、インバータ３の出力側のノードＮ３は、この
外付抵抗Ｒの他端を接続するための端子６に接続されて
いる。そして、ノードＮ３から発振信号ＯＵＴが出力さ
れるようになっている。このような回路において、端子
５，６間に外付抵抗Ｒを接続することにより、この外付
抵抗Ｒと内部のキャパシタ４による帰還回路が構成さ
れ、これらの時定数Ｔに応じた周波数の発振信号ＯＵＴ
が得られるようになっている。
【０００３】次に動作を説明する。ここでは、説明を簡
素化するため、電源電圧をＶＤＤとし、インバータ１〜
３の閾値電圧を０．５ＶＤＤ、入出力レベルの“Ｈ”，
“Ｌ”をそれぞれＶＤＤ，０（＝ＧＮＤ）とする。ま
た、インバータ１〜３の入力インピーダンスは、無限大
と仮定する。
素化するため、電源電圧をＶＤＤとし、インバータ１〜
３の閾値電圧を０．５ＶＤＤ、入出力レベルの“Ｈ”，
“Ｌ”をそれぞれＶＤＤ，０（＝ＧＮＤ）とする。ま
た、インバータ１〜３の入力インピーダンスは、無限大
と仮定する。
【０００４】図２（ｂ）の時刻ｔ０において電源が投入
された時、キャパシタ４は放電され、ノードＮ１の電圧
Ｖ１は０であるとする。ノードＮ１のレベルは、インバ
ータ１，２を介してノードＮ２に出力されるので、この
ノードＮ２の電圧Ｖ２は０である。更に、ノードＮ２の
電圧Ｖ２はインバータ３で反転されるので、ノードＮ３
の電圧Ｖ３はＶＤＤとなる。
された時、キャパシタ４は放電され、ノードＮ１の電圧
Ｖ１は０であるとする。ノードＮ１のレベルは、インバ
ータ１，２を介してノードＮ２に出力されるので、この
ノードＮ２の電圧Ｖ２は０である。更に、ノードＮ２の
電圧Ｖ２はインバータ３で反転されるので、ノードＮ３
の電圧Ｖ３はＶＤＤとなる。
【０００５】時刻ｔ０の電源投入により、キャパシタ４
は、外付抵抗Ｒを介して充電が開始される。これによ
り、ノードＮ１の電圧Ｖ１は、キャパシタ４と外付抵抗
Ｒによる時定数Ｔに従って、０からＶＤＤまで指数関数
的に上昇する。
は、外付抵抗Ｒを介して充電が開始される。これによ
り、ノードＮ１の電圧Ｖ１は、キャパシタ４と外付抵抗
Ｒによる時定数Ｔに従って、０からＶＤＤまで指数関数
的に上昇する。
【０００６】時刻ｔ１において、電圧Ｖ１が０．５ＶＤ
Ｄに達すると、インバータ１の入力電圧がその閾値電圧
を越える。これにより、インバータ１の出力電圧が０と
なり、更にインバータ２の出力側の電圧Ｖ２が、０から
ＶＤＤに変化する。この時、キャパシタ４に充電されて
いる電圧は０．５ＶＤＤであるので、ノードＮ１の電圧
Ｖ１は１．５ＶＤＤとなる。一方、インバータ３の出力
側のノードＮ３の電圧Ｖ３は０となる。これに従い、ノ
ードＮ１の電圧Ｖ１は、時定数Ｔに従って、１．５ＶＤ
Ｄから０まで指数関数的に下降する。
Ｄに達すると、インバータ１の入力電圧がその閾値電圧
を越える。これにより、インバータ１の出力電圧が０と
なり、更にインバータ２の出力側の電圧Ｖ２が、０から
ＶＤＤに変化する。この時、キャパシタ４に充電されて
いる電圧は０．５ＶＤＤであるので、ノードＮ１の電圧
Ｖ１は１．５ＶＤＤとなる。一方、インバータ３の出力
側のノードＮ３の電圧Ｖ３は０となる。これに従い、ノ
ードＮ１の電圧Ｖ１は、時定数Ｔに従って、１．５ＶＤ
Ｄから０まで指数関数的に下降する。
【０００７】時刻ｔ２において、電圧Ｖ１が０．５ＶＤ
Ｄまで低下すると、インバータ１の入力電圧がその閾値
電圧以下となる。これにより、インバータ１の出力電圧
がＶＤＤとなり、更にインバータ２の出力側の電圧Ｖ２
が、ＶＤＤから０に変化する。この時、キャパシタ４に
充電されている電圧は０．５ＶＤＤであるので、ノード
Ｎ１の電圧Ｖ１は−０．５ＶＤＤとなる。一方、インバ
ータ３の出力側のノードＮ３の電圧Ｖ３はＶＤＤとな
る。これに従い、ノードＮ１の電圧Ｖ１は、時定数Ｔに
従って、−０．５ＶＤＤからＶＤＤまで指数関数的に上
昇する。
Ｄまで低下すると、インバータ１の入力電圧がその閾値
電圧以下となる。これにより、インバータ１の出力電圧
がＶＤＤとなり、更にインバータ２の出力側の電圧Ｖ２
が、ＶＤＤから０に変化する。この時、キャパシタ４に
充電されている電圧は０．５ＶＤＤであるので、ノード
Ｎ１の電圧Ｖ１は−０．５ＶＤＤとなる。一方、インバ
ータ３の出力側のノードＮ３の電圧Ｖ３はＶＤＤとな
る。これに従い、ノードＮ１の電圧Ｖ１は、時定数Ｔに
従って、−０．５ＶＤＤからＶＤＤまで指数関数的に上
昇する。
【０００８】時刻ｔ３において、電圧Ｖ１が０．５ＶＤ
Ｄまで上昇すると、インバータ１の入力電圧がその閾値
電圧を越える。これにより、インバータ１の出力電圧が
０となり、更にインバータ２の出力側の電圧Ｖ２が、０
からＶＤＤに変化する。この時、キャパシタ４に充電さ
れている電圧は０．５ＶＤＤであるので、ノードＮ１の
電圧Ｖ１は１．５ＶＤＤとなる。一方、インバータ３の
出力側のノードＮ３の電圧Ｖ３は０となる。これに従
い、ノードＮ１の電圧Ｖ１は、時定数Ｔに従って、１．
５ＶＤＤから０まで指数関数的に下降する。
Ｄまで上昇すると、インバータ１の入力電圧がその閾値
電圧を越える。これにより、インバータ１の出力電圧が
０となり、更にインバータ２の出力側の電圧Ｖ２が、０
からＶＤＤに変化する。この時、キャパシタ４に充電さ
れている電圧は０．５ＶＤＤであるので、ノードＮ１の
電圧Ｖ１は１．５ＶＤＤとなる。一方、インバータ３の
出力側のノードＮ３の電圧Ｖ３は０となる。これに従
い、ノードＮ１の電圧Ｖ１は、時定数Ｔに従って、１．
５ＶＤＤから０まで指数関数的に下降する。
【０００９】以後、同様の繰り返し動作により、インバ
ータ１〜３は、キャパシタ４と外付抵抗Ｒの値で設定さ
れる時定数Ｔに従って周期的に反転し、ノードＮ３から
所望の周波数の発振信号ＯＵＴが出力される。
ータ１〜３は、キャパシタ４と外付抵抗Ｒの値で設定さ
れる時定数Ｔに従って周期的に反転し、ノードＮ３から
所望の周波数の発振信号ＯＵＴが出力される。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
ＣＲ発振回路では、次のような課題があった。目的の発
振周波数に応じた値の外付抵抗Ｒを、端子５，６に接続
するようにしているが、実際に接続される外付抵抗Ｒに
は、図２（ａ）中に点線で示したような寄生容量Ｃｐが
含まれる。寄生容量Ｃｐは、実装状態によって大幅に変
動する。また、内蔵のキャパシタ４の値は比較的小さな
値であるので、寄生容量Ｃｐの影響が大きくなり、単体
試験時の値と実装時の発振周波数に誤差が生じるという
課題があった。
ＣＲ発振回路では、次のような課題があった。目的の発
振周波数に応じた値の外付抵抗Ｒを、端子５，６に接続
するようにしているが、実際に接続される外付抵抗Ｒに
は、図２（ａ）中に点線で示したような寄生容量Ｃｐが
含まれる。寄生容量Ｃｐは、実装状態によって大幅に変
動する。また、内蔵のキャパシタ４の値は比較的小さな
値であるので、寄生容量Ｃｐの影響が大きくなり、単体
試験時の値と実装時の発振周波数に誤差が生じるという
課題があった。
【００１１】本発明は、前記従来技術が持っていた課題
を解決し、外付抵抗Ｒの実装状態で発振周波数に誤差が
生じることのないＣＲ発振回路を提供するものである。
を解決し、外付抵抗Ｒの実装状態で発振周波数に誤差が
生じることのないＣＲ発振回路を提供するものである。
【００１２】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、ＣＲ発振回路におい
て、第１と第２のノード間に接続され、該第１のノード
の電位が閾値電圧以下の時には該第２のノードにロウレ
ベルの信号を出力し、該第１のノードの電位が閾値電圧
を越えるとハイレベルの信号を出力する増幅回路と、前
記第２のノードの信号を反転して第３のノードに発振信
号を出力する反転増幅回路と、前記第１と第２のノード
間に接続されたキャパシタと、前記第３と第１のノード
間に接続され、制御電圧によって導通抵抗の値が制御さ
れるトランジスタと、外部に接続される抵抗の値に応じ
た一定電流を流すことによって一定電圧を出力する定電
流回路と、前記一定電圧をレベル変換して前記制御電圧
を生成するレベル変換回路とを備えている。
に、本発明の内の第１の発明は、ＣＲ発振回路におい
て、第１と第２のノード間に接続され、該第１のノード
の電位が閾値電圧以下の時には該第２のノードにロウレ
ベルの信号を出力し、該第１のノードの電位が閾値電圧
を越えるとハイレベルの信号を出力する増幅回路と、前
記第２のノードの信号を反転して第３のノードに発振信
号を出力する反転増幅回路と、前記第１と第２のノード
間に接続されたキャパシタと、前記第３と第１のノード
間に接続され、制御電圧によって導通抵抗の値が制御さ
れるトランジスタと、外部に接続される抵抗の値に応じ
た一定電流を流すことによって一定電圧を出力する定電
流回路と、前記一定電圧をレベル変換して前記制御電圧
を生成するレベル変換回路とを備えている。
【００１３】第２の発明は、第１の発明におけるトラン
ジスタを、一定電圧によって導通抵抗の値が制御される
第１導電型のＭＯＳトランジスタと、制御電圧によって
導通抵抗の値が制御される第２導電型のＭＯＳトランジ
スタとを並列に接続して構成している。
ジスタを、一定電圧によって導通抵抗の値が制御される
第１導電型のＭＯＳトランジスタと、制御電圧によって
導通抵抗の値が制御される第２導電型のＭＯＳトランジ
スタとを並列に接続して構成している。
【００１４】第３の発明は、ＣＲ発振回路において、第
１と第２のノード間に直列に接続される第１、第２及び
第３の反転回路、該第１のノードと該第２の反転回路の
出力端子の間に設けられる容量素子、並びに制御電圧の
電圧レベルに応じて該第１及び第２のノード間を電気的
に接続するスイッチを有する発振部と、外付けされる抵
抗素子の抵抗値に応じて一定電流を流すことにより一定
電圧を供給する定電流部と、前記一定電圧の電圧レベル
を変換して前記制御電圧を生成するレベル変換部とを備
えている。
１と第２のノード間に直列に接続される第１、第２及び
第３の反転回路、該第１のノードと該第２の反転回路の
出力端子の間に設けられる容量素子、並びに制御電圧の
電圧レベルに応じて該第１及び第２のノード間を電気的
に接続するスイッチを有する発振部と、外付けされる抵
抗素子の抵抗値に応じて一定電流を流すことにより一定
電圧を供給する定電流部と、前記一定電圧の電圧レベル
を変換して前記制御電圧を生成するレベル変換部とを備
えている。
【００１５】本発明によれば、以上のようにＣＲ発振回
路を構成したので、次のような作用が行われる。第１の
ノードの電位が閾値電圧以下の時、増幅回路によって第
２のノードにはロウレベルの信号が出力される。更に第
３のノードには、反転増幅回路によってハイレベルの発
振信号が出力される。第３のノードの信号は、トランジ
スタとキャパシタによる積分回路に与えられ、第１のノ
ードの電位はこの積分回路の時定数に従って上昇する。
路を構成したので、次のような作用が行われる。第１の
ノードの電位が閾値電圧以下の時、増幅回路によって第
２のノードにはロウレベルの信号が出力される。更に第
３のノードには、反転増幅回路によってハイレベルの発
振信号が出力される。第３のノードの信号は、トランジ
スタとキャパシタによる積分回路に与えられ、第１のノ
ードの電位はこの積分回路の時定数に従って上昇する。
【００１６】第１のノードの電位が閾値電圧を越える
と、増幅回路によって第２のノードの電位は、ロウレベ
ルからハイレベルに変化する。また、第３のノードの発
振信号は、反転増幅回路によってロウレベルとなる。こ
れにより、第１のノードの電位は、急激に上昇した後、
トランジスタとキャパシタによる積分回路の時定数に従
って低下する。
と、増幅回路によって第２のノードの電位は、ロウレベ
ルからハイレベルに変化する。また、第３のノードの発
振信号は、反転増幅回路によってロウレベルとなる。こ
れにより、第１のノードの電位は、急激に上昇した後、
トランジスタとキャパシタによる積分回路の時定数に従
って低下する。
【００１７】第１のノードの電位が閾値電圧まで低下す
ると、増幅回路によって第２のノードの電位は、ハイレ
ベルからロウレベルに変化する。また、第３のノードの
発振信号は、反転増幅回路によってハイレベルとなる。
これにより、第１のノードの電位は、急激に低下した
後、トランジスタとキャパシタによる積分回路の時定数
に従って上昇する。
ると、増幅回路によって第２のノードの電位は、ハイレ
ベルからロウレベルに変化する。また、第３のノードの
発振信号は、反転増幅回路によってハイレベルとなる。
これにより、第１のノードの電位は、急激に低下した
後、トランジスタとキャパシタによる積分回路の時定数
に従って上昇する。
【００１８】このような動作の繰り返しにより、第３の
ノードには、トランジスタとキャパシタによる積分回路
の時定数に応じた周波数の発振信号が出力される。トラ
ンジスタの導通抵抗は、定電流回路とレベル変換回路に
よって、外部に接続される抵抗の値に応じた一定電流を
変換して生成された制御電圧で制御されるので、この抵
抗の寄生容量に影響されることがない。
ノードには、トランジスタとキャパシタによる積分回路
の時定数に応じた周波数の発振信号が出力される。トラ
ンジスタの導通抵抗は、定電流回路とレベル変換回路に
よって、外部に接続される抵抗の値に応じた一定電流を
変換して生成された制御電圧で制御されるので、この抵
抗の寄生容量に影響されることがない。
【００１９】
【発明の実施の形態】図１は、本発明の実施形態を示す
ＣＲ発振回路の回路図であり、図２中の要素と共通の要
素には共通の符号が付されている。このＣＲ発振回路
は、図２の発振回路と同様に、３段に縦続接続されたイ
ンバータ１，２，３を有している。インバータ１の入力
側のノードＮ１とインバータ２の出力側のノードＮ２の
間には、内蔵のキャパシタ４が接続されている。また、
インバータ３の出力側のノードＮ３は、並列接続された
ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」と
いう）１１と、ＮチャネルＭＯＳトランジスタ（以下、
「ＮＭＯＳ」という）１２を介してノードＮ１に接続さ
れている。そして、ノードＮ３から発振信号ＯＵＴが出
力されるようになっている。
ＣＲ発振回路の回路図であり、図２中の要素と共通の要
素には共通の符号が付されている。このＣＲ発振回路
は、図２の発振回路と同様に、３段に縦続接続されたイ
ンバータ１，２，３を有している。インバータ１の入力
側のノードＮ１とインバータ２の出力側のノードＮ２の
間には、内蔵のキャパシタ４が接続されている。また、
インバータ３の出力側のノードＮ３は、並列接続された
ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」と
いう）１１と、ＮチャネルＭＯＳトランジスタ（以下、
「ＮＭＯＳ」という）１２を介してノードＮ１に接続さ
れている。そして、ノードＮ３から発振信号ＯＵＴが出
力されるようになっている。
【００２０】また、このＣＲ発振回路は、外付抵抗Ｒに
よって電流を制御することができる定電流回路２０を備
えている。定電流回路２０は、電流ミラーを構成するＰ
ＭＯＳ２１，２２、及びＮＭＯＳ２３，２４を有してい
る。ＰＭＯＳ２１，２２のソースは電源電圧ＶＤＤに接
続され、このＰＭＯＳ２１のドレインがＮＭＯＳ２３の
ドレイン及びゲートとＮＭＯＳ２４のゲートに接続され
ている。ＮＭＯＳ２３のソースは接地電圧ＧＮＤに接続
されている。ＰＭＯＳ２１のゲートとＰＭＯＳ２２のゲ
ート及びドレインは、ノードＮ２０に接続されている。
更に、ノードＮ２０にはＮＭＯＳ２４のドレインが接続
され、このＮＭＯＳ２４のソースは、外付抵抗Ｒを接続
するための端子２５に接続されている。
よって電流を制御することができる定電流回路２０を備
えている。定電流回路２０は、電流ミラーを構成するＰ
ＭＯＳ２１，２２、及びＮＭＯＳ２３，２４を有してい
る。ＰＭＯＳ２１，２２のソースは電源電圧ＶＤＤに接
続され、このＰＭＯＳ２１のドレインがＮＭＯＳ２３の
ドレイン及びゲートとＮＭＯＳ２４のゲートに接続され
ている。ＮＭＯＳ２３のソースは接地電圧ＧＮＤに接続
されている。ＰＭＯＳ２１のゲートとＰＭＯＳ２２のゲ
ート及びドレインは、ノードＮ２０に接続されている。
更に、ノードＮ２０にはＮＭＯＳ２４のドレインが接続
され、このＮＭＯＳ２４のソースは、外付抵抗Ｒを接続
するための端子２５に接続されている。
【００２１】このような定電流回路２０では、端子２５
と接地電圧ＧＮＤとの間に外付抵抗Ｒを接続することに
より、ＰＭＯＳ２１，２２、ＮＭＯＳ２３，２４に流れ
る電流が、この外付抵抗Ｒの抵抗値に対応した一定の値
に制御される。そして、その一定電流に対応した一定電
圧Ｖ２０が、ノードＮ２０から出力されるようになって
いる。
と接地電圧ＧＮＤとの間に外付抵抗Ｒを接続することに
より、ＰＭＯＳ２１，２２、ＮＭＯＳ２３，２４に流れ
る電流が、この外付抵抗Ｒの抵抗値に対応した一定の値
に制御される。そして、その一定電流に対応した一定電
圧Ｖ２０が、ノードＮ２０から出力されるようになって
いる。
【００２２】ノードＮ２０には、ＰＭＯＳ１１のゲート
が接続されると共に、レベル変換回路３０が接続されて
いる。
が接続されると共に、レベル変換回路３０が接続されて
いる。
【００２３】レベル変換回路３０は、直列接続されたＰ
ＭＯＳ３１及びＮＭＯＳ３２で構成されている。ＰＭＯ
Ｓ３１のソースは電源電圧ＶＤＤに接続され、ドレイン
はノードＮ３０に接続されている。ノードＮ３０には、
更にＮＭＯＳ３２のドレインとゲートが接続され、この
ＮＭＯＳ３２のソースは接地電圧ＧＮＤに接続されてい
る。また、ＰＭＯＳ３１のゲートは定電流回路２０のノ
ードＮ２０に接続され、このノードＮ２０の一定電圧Ｖ
２０がレベル変換されてノードＮ３０から制御電圧Ｖ３
０として出力されるようになっている。制御電圧Ｖ３０
は、ＮＭＯＳ１２のドレインに与えられるようになって
いる。
ＭＯＳ３１及びＮＭＯＳ３２で構成されている。ＰＭＯ
Ｓ３１のソースは電源電圧ＶＤＤに接続され、ドレイン
はノードＮ３０に接続されている。ノードＮ３０には、
更にＮＭＯＳ３２のドレインとゲートが接続され、この
ＮＭＯＳ３２のソースは接地電圧ＧＮＤに接続されてい
る。また、ＰＭＯＳ３１のゲートは定電流回路２０のノ
ードＮ２０に接続され、このノードＮ２０の一定電圧Ｖ
２０がレベル変換されてノードＮ３０から制御電圧Ｖ３
０として出力されるようになっている。制御電圧Ｖ３０
は、ＮＭＯＳ１２のドレインに与えられるようになって
いる。
【００２４】次に、動作を説明する。ＣＲ発振回路に電
源が投入されると、定電流回路２０には外付抵抗Ｒの抵
抗値に応じた一定電流が流れる。これにより、定電流回
路２０のノードＮ２０には、一定電流に対応した一定電
圧Ｖ２０が出力される。
源が投入されると、定電流回路２０には外付抵抗Ｒの抵
抗値に応じた一定電流が流れる。これにより、定電流回
路２０のノードＮ２０には、一定電流に対応した一定電
圧Ｖ２０が出力される。
【００２５】一定電圧Ｖ２０はレベル変換回路３０に与
えられ、このレベル変換回路３０によってレベル変換が
行われて、変換された制御電圧Ｖ３０がノードＮ３０か
ら出力される。一定電圧Ｖ２０と制御電圧Ｖ３０は、そ
れぞれＰＭＯＳ１１及びＮＭＯＳ１２のゲートに与えら
れる。これにより、並列接続されたＰＭＯＳ１１及びＮ
ＭＯＳ１２は、外付抵抗Ｒに対応した一定の導通抵抗を
呈し、ノードＮ３からノードＮ１に対する帰還抵抗とし
て動作する。
えられ、このレベル変換回路３０によってレベル変換が
行われて、変換された制御電圧Ｖ３０がノードＮ３０か
ら出力される。一定電圧Ｖ２０と制御電圧Ｖ３０は、そ
れぞれＰＭＯＳ１１及びＮＭＯＳ１２のゲートに与えら
れる。これにより、並列接続されたＰＭＯＳ１１及びＮ
ＭＯＳ１２は、外付抵抗Ｒに対応した一定の導通抵抗を
呈し、ノードＮ３からノードＮ１に対する帰還抵抗とし
て動作する。
【００２６】一方、インバータ１〜３、キャパシタ４、
帰還抵抗としてのＰＭＯＳ１１及びＮＭＯＳ１２による
発振動作は、図２（ｂ）のとおりである。このように、
本実施形態のＣＲ発振回路は、帰還抵抗として動作する
ＰＭＯＳ１１及びＮＭＯＳ１２と、これらのＰＭＯＳ１
１及びＮＭＯＳ１２の導通抵抗を外付抵抗Ｒによって制
御するための定電流回路２０と、レベル変換回路３０を
有している。定電流回路２０に流れる電流は、外付抵抗
Ｒの寄生容量による影響を受けない。従って、外付抵抗
Ｒの実装状態によって発振周波数に誤差が生じることの
ないＣＲ発振回路が得られるという利点がある。また、
ＰＭＯＳ１１及びＮＭＯＳ１２をトランスファゲート型
に組み合わせているので、キャパシタ４の充放電電流を
どちらの方向にも自由に流すことができ、発振周波数の
制御を精度よく確実に行うことができるという利点があ
る。
帰還抵抗としてのＰＭＯＳ１１及びＮＭＯＳ１２による
発振動作は、図２（ｂ）のとおりである。このように、
本実施形態のＣＲ発振回路は、帰還抵抗として動作する
ＰＭＯＳ１１及びＮＭＯＳ１２と、これらのＰＭＯＳ１
１及びＮＭＯＳ１２の導通抵抗を外付抵抗Ｒによって制
御するための定電流回路２０と、レベル変換回路３０を
有している。定電流回路２０に流れる電流は、外付抵抗
Ｒの寄生容量による影響を受けない。従って、外付抵抗
Ｒの実装状態によって発振周波数に誤差が生じることの
ないＣＲ発振回路が得られるという利点がある。また、
ＰＭＯＳ１１及びＮＭＯＳ１２をトランスファゲート型
に組み合わせているので、キャパシタ４の充放電電流を
どちらの方向にも自由に流すことができ、発振周波数の
制御を精度よく確実に行うことができるという利点があ
る。
【００２７】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ） 定電流回路２０の回路構成は、図示したものに
限定されず、外付抵抗Ｒの値に応じて一定電流を流し、
この一定電流の応じた一定電圧Ｖ２０を出力するもので
あれば良い。
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ） 定電流回路２０の回路構成は、図示したものに
限定されず、外付抵抗Ｒの値に応じて一定電流を流し、
この一定電流の応じた一定電圧Ｖ２０を出力するもので
あれば良い。
【００２８】（ｂ） レベル変換回路３０の回路構成
は、図示したものに限定されず、定電流回路２０から出
力される一定電圧Ｖ２０を、ＮＭＯＳ１２の制御電圧Ｖ
３０に変換して出力するものであれば良い。
は、図示したものに限定されず、定電流回路２０から出
力される一定電圧Ｖ２０を、ＮＭＯＳ１２の制御電圧Ｖ
３０に変換して出力するものであれば良い。
【００２９】（ｃ） 定電流回路２０とレベル変換回路
３０の回路を変更して、定電流回路２０の一定電圧Ｖ２
０をＮＭＯＳ１２へ与え、レベル変換回路３０の制御電
圧Ｖ３０をＰＭＯＳ１１へ与えるように構成にしても良
い。
３０の回路を変更して、定電流回路２０の一定電圧Ｖ２
０をＮＭＯＳ１２へ与え、レベル変換回路３０の制御電
圧Ｖ３０をＰＭＯＳ１１へ与えるように構成にしても良
い。
【００３０】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、トランジスタの導通抵抗を利用した帰還抵抗
と、このトランジスタの導通抵抗を外付抵抗の値によっ
て制御するための定電流回路とレベル変換回路を有して
いる。これにより、外付抵抗の寄生容量に影響されず、
実装状態によって発振周波数に誤差が生じることがない
という効果がある。
によれば、トランジスタの導通抵抗を利用した帰還抵抗
と、このトランジスタの導通抵抗を外付抵抗の値によっ
て制御するための定電流回路とレベル変換回路を有して
いる。これにより、外付抵抗の寄生容量に影響されず、
実装状態によって発振周波数に誤差が生じることがない
という効果がある。
【００３１】第２の発明によれば、第１の発明における
トランジスタを、一定電圧によって導通抵抗の値が制御
される第１導電型のＭＯＳトランジスタと、制御電圧に
よって導通抵抗の値が制御される第２導電型のＭＯＳト
ランジスタとを、並列に接続している。これにより、更
に確実な動作が可能になるという効果がある。
トランジスタを、一定電圧によって導通抵抗の値が制御
される第１導電型のＭＯＳトランジスタと、制御電圧に
よって導通抵抗の値が制御される第２導電型のＭＯＳト
ランジスタとを、並列に接続している。これにより、更
に確実な動作が可能になるという効果がある。
【００３２】第３の発明によれば、外付け抵抗の抵抗値
に応じた一定電圧を供給する定電流部と、この一定電圧
を制御電圧に変換するレベル変換部と、この制御電圧に
応じて第１と第２のノード間を接続するスイッチを有す
る発振部を有している。これにより、外付け抵抗の寄生
容量に影響されない発振周波数が得られるという効果が
ある。
に応じた一定電圧を供給する定電流部と、この一定電圧
を制御電圧に変換するレベル変換部と、この制御電圧に
応じて第１と第２のノード間を接続するスイッチを有す
る発振部を有している。これにより、外付け抵抗の寄生
容量に影響されない発振周波数が得られるという効果が
ある。
【図１】本発明の実施形態を示すＣＲ発振回路の回路図
である。
である。
【図２】従来の抵抗外付け型のＣＲ発振回路の説明図で
ある。
ある。
Ｒ 外付抵抗
１〜３ インバータ
４ キャパシタ
１１，２１，２２，３１ ＰＭＯＳ
１２，２３，２４，３２ ＮＭＯＳ
２０ 定電流回路
２５ 端子
３０ レベル変換回路
Claims (3)
- 【請求項１】 第１と第２のノード間に接続され、該第
１のノードの電位が閾値電圧以下の時には該第２のノー
ドにロウレベルの信号を出力し、該第１のノードの電位
が閾値電圧を越えるとハイレベルの信号を出力する増幅
回路と、 前記第２のノードの信号を反転して第３のノードに発振
信号を出力する反転増幅回路と、 前記第１と第２のノード間に接続されたキャパシタと、 前記第３と第１のノード間に接続され、制御電圧によっ
て導通抵抗の値が制御されるトランジスタと、 外部に接続される抵抗の値に応じた一定電流を流すこと
によって一定電圧を出力する定電流回路と、 前記一定電圧をレベル変換して前記制御電圧を生成する
レベル変換回路とを、 備えたことを特徴とするＣＲ発振回路。 - 【請求項２】 前記トランジスタは、前記一定電圧によ
って導通抵抗の値が制御される第１導電型のＭＯＳトラ
ンジスタと、前記制御電圧によって導通抵抗の値が制御
される第２導電型のＭＯＳトランジスタとを、並列に接
続したことを特徴とする請求項１記載のＣＲ発振回路。 - 【請求項３】 第１と第２のノード間に直列に接続され
る第１、第２及び第３の反転回路、該第１のノードと該
第２の反転回路の出力端子の間に設けられる容量素子、
並びに制御電圧の電圧レベルに応じて該第１及び第２の
ノード間を電気的に接続するスイッチを有する発振部
と、 外付けされる抵抗素子の抵抗値に応じて一定電流を流す
ことにより一定電圧を供給する定電流部と、 前記一定電圧の電圧レベルを変換して前記制御電圧を生
成するレベル変換部とを、 備えたことを特徴とするＣＲ発振回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002086155A JP2003283307A (ja) | 2002-03-26 | 2002-03-26 | Ｃｒ発振回路 |
| US10/392,820 US6894574B2 (en) | 2002-03-26 | 2003-03-21 | CR oscillation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002086155A JP2003283307A (ja) | 2002-03-26 | 2002-03-26 | Ｃｒ発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003283307A true JP2003283307A (ja) | 2003-10-03 |
Family
ID=28449290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002086155A Pending JP2003283307A (ja) | 2002-03-26 | 2002-03-26 | Ｃｒ発振回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6894574B2 (ja) |
| JP (1) | JP2003283307A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009159369A (ja) * | 2007-12-27 | 2009-07-16 | Denso Corp | 発振回路 |
| US7663447B2 (en) | 2006-10-31 | 2010-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Oscillator circuit having a stable output signal resistant to power supply voltage fluctuation |
| JP2011135349A (ja) * | 2009-12-24 | 2011-07-07 | Fujitsu Semiconductor Ltd | 発振装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004146866A (ja) * | 2002-10-21 | 2004-05-20 | Denso Corp | 発振回路 |
| JP4514460B2 (ja) * | 2004-01-29 | 2010-07-28 | 富士通セミコンダクター株式会社 | 発振回路および半導体装置 |
| KR100688533B1 (ko) * | 2005-02-15 | 2007-03-02 | 삼성전자주식회사 | 공정산포,전압 및 온도에 덜민감한 저항-커패시터 발진회로 |
| CN110149105A (zh) * | 2019-04-26 | 2019-08-20 | 成都锐成芯微科技股份有限公司 | Rc振荡器及其过冲调整方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5491456A (en) * | 1994-12-08 | 1996-02-13 | Texas Instruments Incorporated | Oscillator compensated for improved frequency stability |
-
2002
- 2002-03-26 JP JP2002086155A patent/JP2003283307A/ja active Pending
-
2003
- 2003-03-21 US US10/392,820 patent/US6894574B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7663447B2 (en) | 2006-10-31 | 2010-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Oscillator circuit having a stable output signal resistant to power supply voltage fluctuation |
| JP2009159369A (ja) * | 2007-12-27 | 2009-07-16 | Denso Corp | 発振回路 |
| JP2011135349A (ja) * | 2009-12-24 | 2011-07-07 | Fujitsu Semiconductor Ltd | 発振装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6894574B2 (en) | 2005-05-17 |
| US20030184395A1 (en) | 2003-10-02 |
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