KR101353670B1

KR101353670B1 - 삼각파 생성 회로

Info

Publication number: KR101353670B1
Application number: KR1020080015874A
Authority: KR
Inventors: 미치야스 데구치
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 2007-02-21
Filing date: 2008-02-21
Publication date: 2014-01-20
Also published as: CN101252350B; KR20080077932A; JP4824599B2; CN101252350A; TWI449337B; TW200843350A; US7898349B2; US20080218283A1; JP2008205901A

Abstract

방전 개시 신호의 입력으로부터 실제로 방전이 개시될 때까지의 타임 러그를 저감시키는 것을 가능하게 한 삼각파 생성 회로를 제공하는 것으로서, 삼각파 발진 회로의 충방전 회로가, 비교 회로로부터의 전환 신호를 반전하는 반전 회로와, 용량으로부터의 방전의 기준 전위인 방전 기준 전위를 생성하는 방전 기준 전위 생성 회로와, 제1의 전류원 회로와 용량의 접속점에 드레인이 접속되고, 방전 기준 전위 생성 회로가 생성한 방전 기준 전위에 게이트가 접속된 제1의 NMOS 트랜지스터와, 반전 회로를 통해 전환 신호가 게이트에 입력되고, 제1의 NMOS 트랜지스터의 게이트에 드레인이 접속되고, 제1의 NMOS 트랜지스터의 소스에 소스가 접속된 제2의 NMOS 트랜지스터와, 전환 신호가 게이트에 입력되고, 제1의 NMOS 트랜지스터의 소스와 제2의 NMOS 트랜지스터의 소스의 접속점에 드레인이 접속되고, 소스가 접지 된 제3의 NMOS 트랜지스터를 가진다.

Description

삼각파 생성 회로{TRIANGULAR WAVE GENERATION CIRCUIT}

본 발명은, 삼각파 생성 회로에 관한 것으로, 특히, 용량을 정전류로 충전하고, 충전 전위와 기준 전압을 콤퍼레이터로 비교함으로써 용량에의 충방전을 제어하는 삼각파 생성 회로에 관한 것이다.

용량을 정전류로 충전하고, 그 충전 전위와 기준 전압을 콤퍼레이터로 비교함으로써 상기 용량에의 충방전을 제어하는 방법으로 삼각파를 얻는 장치(이후, 삼각파 생성 회로로 한다)가 알려져 있다(특허 문헌 1 참조).

이 삼각파 생성 회로에 있어서는, 기준 전압에는 고 전위(이후, VH로 한다)와 저 전위(이후, VL로 한다)가 존재하고, 기준 전압을 기준 전압(VH)과 기준 전압(VL)에서 어느 한쪽을 선택하는 전환기에 의해, 기준 전압(VH)과 기준 전압(VL)중 어느 한쪽이 선택되고, 선택된 기준 전압이 콤퍼레이트에 입력되도록 되어 있다.

이 삼각파 생성 회로에 있어서, 기준 전압(VH)이 콤퍼레이터에 입력되고 있을 때는, 용량은 충전의 페이즈(phase)에 있고, 용량의 전위가 기준 전압(VH)에 이르면 콤퍼레이터가 반응하여, 용량으로부터 전하의 방전이 행해지도록 제어되고, 또한, 콤퍼레이터에 입력되는 기준 전압은 기준 전압(VL)으로 전환된다.

다음에, 용량의 전위가 방전에 의해 기준 전압(VL)까지 저하하면, 다시 콤퍼레이터가 반응하고, 다시 용량에의 충전이 행해지도록 제어되고, 또한, 콤퍼레이터에 입력되는 기준 전압(VH)으로 전환된다.

삼각파 생성 회로는, 이상의 동작을 반복함으로써, 삼각파를 생성한다.

다음에, 이 특허 문헌 1에 나타내는 삼각파 생성 회로를, 도 3과 도 4를 이용해, 상세하게 설명한다.

우선, 도 3을 이용해 삼각파 발생 회로(1)의 구성에 대해서 설명한다. 삼각파 발생 회로(1)는, 전원 전압에 비례한 전류를 발생하는 전류원 회로(2)와, 용량(3)과, 충방전 회로(4)와, 전원 전압에 비례한 제1의 기준 전압(VH) 및 전원 전압에 비례한 제2의 기준 전압(VL)을 발생하는 기준 전압 회로(5)와, 비교 회로(6)와, 스위치 제어 회로(7)와 제1의 스위치 회로(8)와, 제2의 스위치 회로(9)와, 출력 단자(OUT)로 구성된다. 출력 단자(OUT)에서는 삼각파 신호가 출력된다. 도면 중의 A, B, E, F, G, J는 각각 신호 배선으로 한다. 이하, 각 신호 배선의 전위를 VA, VB,…, VJ로 표시하고, 또한 각 신호 배선에 전달되는 신호를 각각 ΦA,ΦB,…,ΦJ와 같이 표시한다.

도 3의 구성에 있어서, 전류원 회로(2)는 전원 전압에 비례한 전류를 발생하는 회로이다. 전류원 회로(2)에서 발생한 전류는, 신호 배선(A)을 통해, 충방전 회로(4)가 발생하는 충방전 전류를 규정한다. 충방전 회로(4)가 발생하는 충방전 전류에 의해서 용량(3)은 충방전된다. 용량(3)의 전압 단자는 출력 단자(OUT)와 비교 회로(6)의 입력의 한쪽인 비반전 입력 단자에 접속된다. 기준 전압 회로(5)는 전원 전압에 비례한 제1의 기준 전압(VH)과 전원 전압에 비례한 제2의 기준 전압(VL)을 발생한다. 여기에 제1의 기준 전압(VH)은 제2의 기준 전압(VL)보다 높은 전압으로 한다. 제1의 기준 전압(VH)과 제2의 기준 전압(VL)은 제2의 스위치 회로(9)에 입력된다. 제2의 스위치 회로(9)의 출력은 비교 회로(6)의 입력의 다른 한쪽인 반전 입력 단자에 접속된다. 비교 회로(6)의 출력은 스위치 제어 회로(7)의 입력에 접속된다. 스위치 제어 회로(7)의 출력의 한쪽은, 제1의 스위치 회로(8)의 입력에 접속되고, 다른 한쪽의 출력은, 제2의 스위치 회로(9)의 입력에 접속된다. 제1의 스위치 회로(8)의 출력은 충방전 회로(4)에 접속되고, 충방전 회로(4)의 충전과 방전의 전환 제어를 행한다. 제2의 스위치 회로(9)의 출력은 비교 회로(6)의 입력의 다른 한쪽인 반전 입력 단자에 접속되어 있고, 배선(E)의 전압(VE)을 제1의 기준 전압(VH)으로 할지, 제2의 기준 전압(VL)으로 할지의 전환 제어를 행한다.

다음에 도 3의 각 구성의 동작을 설명한다. 여기서 VDD를 전원 전압, VSS를 접지 전압으로 한다. 전류원 회로(2)가 발생하는 전류를 I2로 한다. I2는 전원 전압에 비례하여 변화하는 전류이다.

전류원 회로(2)가 발생하는 전류(I2)는, 신호 배선(A)을 통해, 충방전 회로(4)가 발생하는 충방전 전류를 규정한다. 충방전 회로(4)가 발생하는 충방전 전류를 I4로 한다. 충전시에는 충방전 전류(I4)에 의해 용량(3)에 전하가 축적되고, 용량(3)의 전압, 즉 출력 단자(OUT)의 전압(VOUT)이 상승한다.

비교 회로(6)는 반전 입력 단자에 입력되는 배선(E)의 전압(VE)과 비반전 입력 단자에 입력되는 전압(VOUT)을 비교해 신호(ΦF)를 출력한다. 여기에 비교 회로(6)의 출력 신호(ΦF)는, VOUT＜VE일 때 로우 레벨, VOUT＞VE일 때 하이 레벨인 신호가 된다. 여기서 하이 레벨은 전위가 VDD, 로우 레벨은 전위가 VSS인 것을 나타내는 것으로 한다. 비교 회로(6)가 출력한 신호(ΦF)는 스위치 제어 회로(7)에 입력된다.

스위치 제어 회로(7)는 비교 회로(6)로부터의 신호(ΦF)에 따라, 신호(ΦG 및 ΦJ)를 출력한다. 신호(ΦG)는, 신호(ΦF)가 로우 레벨일 때에 하이 레벨이며, 신호(ΦF)가 하이 레벨일 때에 로우 레벨인 신호로 한다. 또 신호(ΦJ)는, 신호(ΦF)가 로우 레벨일 때에 로우 레벨이며, 신호(ΦF)가 하이 레벨일 때에 하이 레벨인 신호로 한다.

스위치 제어 회로(7)가 출력한 신호(ΦG)는 제1의 스위치 회로(8)에 입력된다. 제1의 스위치 회로(8)는 충방전 회로(4)의 충전과 방전의 전환의 제어를 행한다. 신호(ΦG)가 하이 레벨일 때에 충방전 회로(4)는 용량(3)의 충전을 행하고, 신호(ΦG)가 로우 레벨일 때에 충방전 회로(4)는 용량(3)의 방전을 행하는 것으로 한다.

기준 전압 회로(5)는 제1의 기준 전압(VH)과, 제2의 기준 전압(VL)을 발생한다. 여기에, 제1의 기준 전압(VH)과, 제2의 기준 전압(VL)은 각각 전원 전압에 비례하여 변화하는 전압이다. 제1의 기준 전압(VH)과, 제2의 기준 전압(VL)은 제2의 스위치 회로(9)에 입력된다. 또 제2의 스위치 회로(9)에는, 스위치의 제어를 행하 는 신호(ΦJ)가 입력되고, 배선(E)의 전압(VE)을 제1의 기준 전압(VH)으로 할지 제2의 기준 전압(VL)으로 할지의 전환 제어를 행한다. 여기에 제2의 스위치 회로(9)는, 신호(ΦJ)가 로우 레벨일 때에 VE=VH이며, 신호(ΦJ)가 하이 레벨일 때에 VE=VL이도록 동작하는 것으로 한다. 제2의 스위치 회로(9)가 출력한 배선(E)의 전압은, 비교 회로(6)의 반전 입력 단자에 입력된다.

다음에, 이상과 같이 구성된 도 3의 삼각파 발생 회로(1)의 동작에 대해서 설명한다.

VOUT＜VE인 경우에는, 비교 회로(6)의 출력 신호(ΦF)는 로우 레벨이 되고, 스위치 제어 회로(7)가 출력하는 신호(ΦG)는 하이 레벨, 신호(ΦJ)는 로우 레벨이 된다. 신호(ΦJ)가 로우 레벨인 경우에는, VE=VH가 되도록 제2의 스위치 회로(9)가 제어된다. 또, 신호(ΦG)가 하이 레벨인 경우에는 제1의 스위치 회로(8)는 충방전 회로(4)가 용량(3)의 충전을 행하도록 충방전 회로(4)를 제어한다. 따라서 크기(I4)의 충전 전류에 의해 용량(3)에 전하가 축적되고, 용량(3)의 전압, 즉 출력 단자(OUT)의 전압(VOUT)은 시간의 경과와 함께 상승한다. VOUT의 전압이 상승하여, VE=VH보다 높은 전압이 되면, VOUT＞VE가 되고, 비교 회로(6)의 출력 신호(ΦF)는 로우 레벨로부터 하이 레벨로 변화한다. 신호(ΦF)의 하이 레벨로의 변화에 수반해, 신호(ΦG)는 하이 레벨로부터 로우 레벨로, 신호(ΦJ)는 로우 레벨로부터 하이레벨로 변화한다. 신호(ΦJ)가 하이레벨인 경우, VE=VL이 되도록 제2의 스위치 회로(9)는 제어된다. 또, 신호(ΦG)가 로우 레벨인 경우에는 제1의 스위치 회로(8)는 충방전 회로(4)가 용량(3)의 방전을 행하도록 충방전 회로(4)를 제어한 다. 따라서 크기(I4)의 방전 전류에 의해 용량(3)에 축적된 전하는 방전되고, 용량(3)의 전압, 즉 출력 단자(OUT)의 전압(VOUT)은 시간의 경과와 함께 하강한다. VOUT의 전압이 하강하고, VE =VL보다 낮은 전압이 되면, VOUT＜VE이 되므로, 상술한 대로, VOUT는 시간의 경과와 함께 상승한다. 이후, 이 동작을 반복하여, VOUT는 삼각파상으로 변화한다.

다음에, 도 4를 이용하여, 도 3의 삼각파 발생 회로(1)의 구성에 대한 일례로서의 회로에 대해 설명한다. 도 4의 1~9 및 각 배선은, 각각 도 3의 1~9 및 각 배선에 대응하고, 각 배선의 신호에 대한 도 4의 1~9의 회로의 동작은 도 3의 회로의 동작과 대응하고 있다. 또, 도 4의 10은 전원 전압 단자, 11은 접지 전압 단자이다. 여기에, 전원 전압을 VDD, 접지 전압을 VSS=GND로 한다.

도 4에 있어서, 전류원 회로(2)는, 저항(21), 저항(22), 저항(26), 연산 증폭기(23), PMOS 트랜지스터(24), NMOS 트랜지스터(25)로 구성된다. 저항(21)과 저항(22)은 직렬로 접속되고, 저항(21)과 저항(22)의 접속점(K)은 연산 증폭기(23)의 비반전 입력 단자에 접속된다. 저항(21)의 다른 한쪽의 단자는 전원 전압 단자(10)에 접속되고, 저항(22)의 다른 한쪽의 단자는 접지 전압 단자(11)에 접속된다. 연산 증폭기(23)의 출력은 NMOS 트랜지스터(25)의 게이트에 접속된다. NMOS 트랜지스터(25)의 소스는 저항(26)의 한쪽 단자에 접속점(M)에서 접속되고, 연산 증폭기(23)의 반전 입력 단자에 접속된다. NMOS 트랜지스터(25)의 드레인은 PMOS 트랜지스터(24)의 드레인에 접속된다. 저항(26)의 다른 한쪽의 단자는 접지 전압 단자(11)에 접속된다. PMOS 트랜지스터(24)의 소스는 전원 전압 단자(10)에 접속 되고, 게이트는 드레인에 접속된다.

도 4에 있어서, 충방전 회로(4)는, PMOS 트랜지스터(41~42), NMOS 트랜지스터(43~45)로 구성된다. 여기에, PMOS 트랜지스터(41 와 42)는 동일한 사이즈이며, 또, NMOS 트랜지스터(43~45)는 동일한 사이즈이다. PMOS 트랜지스터(41과 42)의 게이트는 공통 선으로 연결되고, 배선(A)을 통해 전류원 회로(2)의 PMOS 트랜지스터(24)의 게이트에 접속된다. PMOS 트랜지스터(41과 42)의 소스는 각각 전원 전압 단자(10)에 접속된다. NMOS 트랜지스터(43, 44, 45)의 게이트는 공통 선으로 연결되고, NMOS 트랜지스터(43)의 드레인에 접속된다. NMOS 트랜지스터(43, 44, 45)의 소스는 각각 접지 전압 단자(11)에 접속된다. PMOS 트랜지스터(41)의 드레인은 NMOS 트랜지스터(43)의 드레인에 접속되고, PMOS 트랜지스터(42)의 드레인은 NMOS 트랜지스터(44과 45)의 드레인에 접속된다.

또 도 4에 있어서, 제1의 스위치 회로(8)는 NMOS 트랜지스터(81)로 구성되고, NMOS 트랜지스터(81)의 드레인은 배선(B)을 통해 충방전 회로(4)의 NMOS 트랜지스터(43)의 드레인에 접속된다. NMOS 트랜지스터(81)의 소스는 접지 전압 단자(11), 게이트에는 배선(F)으로부터의 신호(φF)가 입력된다.

또한, 도 4에 있어서, 용량(3)은 용량(31)으로 구성되어 있고, 용량(31)의 한쪽 단자는 PMOS 트랜지스터(42)의 드레인에 접속되고, 용량(31)의 다른 한쪽의 단자는 접지 전압 단자(11)에 접속된다. 상기의 PMOS 트랜지스터(42)의 드레인에 접속된 용량(31)의 한쪽 단자를 OUT로 한다.

도 4에 있어서, 비교 회로(6)는 비교 회로(61)로 구성된다. 비교 회로(61) 의 반전 입력 단자는 배선(E)에 접속되고, 비반전 입력 단자는 용량(31)의 한쪽 단자(OUT)에 접속된다. 비교 회로(61)는 반전 입력 단자에 입력되는 전압(VE)과 비반전 입력 단자에 입력되는 전압(VOUT)을 비교하여 배선(F)에 신호(ΦF)를 출력한다. 비교 회로(6)의 출력 신호(ΦF)는, VOUT＜VE일 때 로우 레벨, VOUT＞VE일 때 하이 레벨인 신호가 된다. 비교 회로(6)가 출력한 신호(ΦF)는 배선(F)에 의해 스위치 제어 회로(7)에 입력된다.

도 4에 있어서, 스위치 제어 회로(7)는 정전류원(71), NMOS 트랜지스터(72), 인버터(73~75)로 구성된다. 정전류원(71)의 한쪽 단자는 전원 전압 단자(10)에 접속되고, 다른 한쪽의 단자는 NMOS 트랜지스터(72)의 드레인에 접속된다. NMOS 트랜지스터(72)의 게이트에는 배선(F)이 접속되고, 소스는 접지 전압 단자(11)에 접속된다. NMOS 트랜지스터(72)의 드레인은 인버터(73)의 입력에 접속되고, 인버터(73)의 출력은 인버터(74)의 입력에, 인버터(74)의 출력은 인버터(75)의 입력에, 각각 접속된다. 또 인버터(74)의 출력은 배선(G)에 접속되고, 또 인버터(75)의 출력은 배선(J)에 접속된다.

도 4에 있어서, 기준 전압 회로(5)는, 저항(51~53)으로 구성된다. 저항(51~53)은 직렬 접속되고, 저항(51)의 한쪽 단자는 전원 전압 단자(10)에 접속되며, 다른 한쪽의 단자는 저항(52)의 한쪽 단자에 접속된다. 저항(53)의 한쪽 단자는 접지 전압 단자(11)에 접속되고, 다른 한쪽의 단자는 저항(52)의 다른 한쪽의 단자에 접속된다. 저항(51)과 저항(52)의 접속점은 배선(H)에 접속되고, 저항(52)과 저항(53)의 접속점은 배선(L)에 접속된다.

도 4에 있어서, 제2의 스위치 회로(9)는, PMOS 트랜지스터(91)와 NMOS 트랜지스터(92)로 구성된다. PMOS 트랜지스터(91)와 NMOS 트랜지스터(92)의 게이트는 공통 선으로 연결되고, 배선(J)에 접속된다. 또한 PMOS 트랜지스터(91)와 NMOS 트랜지스터(92)의 소스는 공통 선으로 연결되어, 배선(E)에 접속된다. 또 PMOS 트랜지스터(91)의 드레인은 배선(H)에, NMOS 트랜지스터(92)의 드레인은 배선(L)에 접속된다.

이상에 설명한 것처럼 도 4의 1~9는 구성되고, 이 2~9의 각 구성의 회로는, 각각 도 3의 2~9의 각 구성의 동작과 동일하게 동작한다. 따라서, 도 4의 삼각파 발생 회로(1)는 도 3의 삼각파 발생 회로(1)와 마찬가지로 삼각파 발생 회로로서 동작한다.

다음에, 도 4에 있어서, 본 실시의 형태와 관계된 전류원 회로(2)와 충방전 회로(4)와 제1의 스위치 회로(8)와 용량(3)으로 이루어지는 회로의 동작에 대해서, 상세하게 설명한다.

PMOS 트랜지스터(41과 42)는 동일한 사이즈의 트랜지스터이며, 또 게이트가 공통 선으로 연결되어 있으므로, 같은 크기의 전류가 흐른다. 이 전류의 크기를 I4로 한다. 또, PMOS 트랜지스터(24와 41), PMOS 트랜지스터(24와 42)는 커런트 미러 회로 구성이므로, PMOS 트랜지스터(24)에 흐르는 전류를 I2, 커런트 미러비(比)를 α로 하면, 상기의 각 PMOS에 흐르는 전류의 관계는 다음 식으로 표시된다.

I4=α×12(식 25)

여기에, 커런트 미러비(α)는, 트랜지스터의 사이즈비에 의해서 정해지는 값 이다. 커런트 미러비(α)의 상세한 설명에 대해서는, 공지이므로 생략한다. 또 커런트 미러비(α)는 제1의 실시예에서의 비례 정수(α)에 대응한다. PMOS 트랜지스터(24)에 흐르는 전류(I2)는, 저항(26)에 흐르는 전류에 동일하고,

I2=I26(식 26)이므로, (식 25)와 (식 26)으로부터

I4=α×R22／(R21＋R22)／R26×VDD(식 27)로 되고, PMOS 트랜지스터(41)과 42)에는 전류원 회로(2)에서 발생한 전류에 의해서 규정된 전류가 흐른다.

상기의 전류(I4)는 용량(31)의 충전과 방전을 행하는 충방전 전류가 된다.

우선, 신호(ΦG)가 하이레벨인 경우에는, NMOS 트랜지스터(81)의 게이트에 하이레벨이 입력되고, NMOS 트랜지스터(81)는 온이 되고, 제1의 스위치 회로(8)는 온 된다. 따라서, NMOS 트랜지스터(43)의 드레인과 소스는 도통 상태로 되고, NMOS 트랜지스터(43~45)의 게이트는 로우 레벨이 되고, NMOS 트랜지스터(43~45)에는 전류가 흐르지 않는다. 따라서, PMOS 트랜지스터(42)로부터의 전류(I4)는 모두 용량(31)에 흐르고, 용량(31)의 충전을 행한다.

한편, 신호(ΦG)가 로우 레벨인 경우에는, NMOS 트랜지스터(81)의 게이트에 로우 레벨이 입력되고, NMOS 트랜지스터(81)는 오프로 되고, 제1의 스위치 회로(8)는 오프된다. 따라서, PMOS 트랜지스터(41)로부터의 전류(I4)는 모두 NMOS 트랜지스터(43)에 흐른다.

여기서, NMOS 트랜지스터(43)와 NMOS 트랜지스터(44 및 45)는, 게이트가 공통 선으로 연결된 커런트 미러 구성이며, 같은 사이즈의 트랜지스터이므로, NMOS 트랜지스터(44와 45)에는 각각 NMOS 트랜지스터(43)에 흐르는 전류와 같은 크기의 전류(I4)가 흐른다. NMOS 트랜지스터(44와 45)에 흐르는 전류의 합은 2×I4이며, 용량(31)의 방전 전류가 된다. 또 이 때, PMOS 트랜지스터(42)로부터의 전류(I4)에 의해 용량(31)에는 충전 전류(I4)가 흐르고, 결과적으로 용량(31)에는 크기(I4)의 방전 전류가 흐른다.

이상으로부터, 전류(I4)는 용량(31)의 충전과 방전을 행하는 충방전 전류로 되고, 신호(ΦG)가 하이레벨인 경우에는 용량(31)은 충전되고, 로우 레벨인 경우에는 용량(31)은 방전된다.

<특허 문헌 1> 일본국 특허공개 2004－253868호 공보

이 특허 문헌 1에 나타내는 삼각파 생성 회로에 있어서는, 충방전 제어는 실제의 회로에서는 방전용 MOS 트랜지스터를 정전류 소자로 하고, 용량의 충전시에는, 그 방전용 MOS 트랜지스터의 게이트 전위를 OV로 함으로써, 방전용 MOS 트랜지스터를 오프로 함으로써, 충방전을 제어하고 있다.

그러나, 특허 문헌 1에 나타내는 삼각파 생성 회로에 있어서는, 방전 시에 있어서, 이 방전용 MOS 트랜지스터의 게이트를 OV 상태로부터, 다시 정전류 소자로서 작용하는 전위까지 상승시키기 위해는, 그 회로 구성 상, 미소 전류에 의한 충전에 의존하지 않으면 안되므로, 방전 개시 신호의 입력으로부터 실제로 방전이 개시될 때까지, 수10ns의 타임 러그가 발생해 버린다는 문제가 있다.

이 문제를, 도 5와 도 6을 이용해 설명한다. 도 5는, 도 4의 삼각파 생성 회로에 있어서, 전류원 회로(2)와 충방전 회로(4)와 제1의 스위치 회로(8)와 용량(3)으로 이루어지는 회로에 상당하는 회로도이다.

도 5에 있어서, 도 4의 NMOS 트랜지스터(44와 45)는 도 5의 NMOS 트랜지스터(M1)에 대응하고, 도 4의 NMOS 트랜지스터(43)는 도 5의 NMOS 트랜지스터(M2)에 대응하고, 도 4의 제1의 스위치 회로(8)를 구성하는 NMOS 트랜지스터(81)는 도 5의 NMOS 트랜지스터(M3)에 대응하고, 또, 도 4의 용량(31)은, 도 5의 용량(C31)에 대응한다.

또한, 도 4의, PMOS 트랜지스터(41과 42)로부터 출력되는 전류 전원을, 도 5 에서는, 전류원 회로(V41와 V42)로 한다.

또, 도 5에 있어서는, 도 3 또는 도 4의 신호(ΦG)에 대해서, 이 신호(ΦG)를 반전한 신호를 신호(compout)로 하고, 이 신호(compout)가 인버터(INV1)를 통해 NMOS 트랜지스터(M3)의 게이트에 입력된다.

이 신호(compout)는, 예를 들면, 도 4의 인버터(73)의 출력과 인버터(74)의 입력의 접속점으로부터 출력되는 신호이다.

또, 도 4에 있어서는, NMOS 트랜지스터(43~45)는 같은 사이즈이며, PMOS 트랜지스터(41과 42)로부터 출력되는 전류 전원은 동일하지만, 도 5에서는, NMOS 트랜지스터(M1)와 NMOS 트랜지스터(M2)를, 그 사이즈를 같게 하고, 전류원 회로(V41와 V42)의 비를 2：1로 하여 설명한다.

이는 NMOS 트랜지스터(M2)가 NMOS 트랜지스터(43)인 1개의 NMOS 트랜지스터에 대응하고, NMOS 트랜지스터(M1)가 NMOS 트랜지스터(44와 45)의 2개의 NMOS 트랜지스터에 대응하고, NMOS 트랜지스터(43~45)가 동일한 사이즈이므로, NMOS 트랜지스터(M2)와 NMOS 트랜지스터(M1)의 사이즈를 동일하게 한 경우에, 용량(3)의 방전과 충전을 같게 하기 위함이다.

또한, 상기와 같은 구성의 비로 하는 것은, 삼각파 생성 회로가 생성하는 삼각파에 대해서, 시간에 대한 전위 상승의 증가율과 전위 하강의 감소율을 같게 하고, 전위 상승과 전위 하강의 시간을 같게 하기 위해, 즉, 삼각파의 듀티비를 50％로 하기 위함이다.

이상에서, 도 5의 회로는, 상기 도 4를 이용해 설명한 전류원 회로(2)와 충 방전 회로(4)와 제1의 스위치 회로(8)와 용량(3)으로 이루어지는 회로와 동일한 동작을 한다.

다음에, 도 6을 이용하여, 도 5에 도시하는 회로의 동작을 상세하게 설명한다. 설명에 있어서, NMOS 트랜지스터(M1)를 흐르는 전류를 I1, NMOS 트랜지스터(M3)를 흐르는 전류를 Iref, 노드(A)의 전위를 VA로 하고, 또, 도 3의 출력 단자(OUT)로부터의 출력 신호, 즉, 도 5의 용량(C31)과 NMOS 트랜지스터(M1)의 드레인의 접속점으로부터의 출력 전압을 ramp로서 설명한다.

여기서, 노드(A)는 NMOS 트랜지스터(M1)의 게이트와 NMOS 트랜지스터(M2)의 게이트가 접속되는 접속점이며, 또, NMOS 트랜지스터(M2)의 드레인, NMOS 트랜지스터(M3)의 소스, 및, 전류원 회로(V41)가 접속되는 접속점이다.

이 노드(A)의 전위(VA)가 하이레벨인지 로우 레벨인지에 따라, NMOS 트랜지스터(M1)와 NMOS 트랜지스터(M2)는 온 또는 오프로 제어된다.

우선, 신호(compout)가 로우 레벨인 경우에는, 인버터(INV1)에 의해 신호(compout)를 반전한 하이레벨이 NMOS 트랜지스터(M3)의 게이트에 입력되고, NMOS 트랜지스터(M3)는 온이 된다.

따라서, NMOS 트랜지스터(M3)의 드레인과 소스는 도통 상태로 되고, NMOS 트랜지스터(M1와 M2)의 게이트에 접속되는 노드(A)의 전위(VA)는 로우 레벨이 되고, NMOS 트랜지스터(M1와 M2)에는 전류가 흐르지 않는다.

따라서, 전류원 회로(V42)로부터의 전류는 모두 용량(C31)에 흐르고, 용량(C31)이 충전된다.

이 기간은, 도 6의 기간 T1이며, 이 기간 T1에 있어서, 신호(compout)가 로우 레벨이며, 이 때문에, 전위(VA)는 로우 레벨이며, 전류(Iref) 및 전류(I1)는 거의 0이다. 또, 이 기간 T1에서, 용량(C31)은 전류원 회로(V42)로부터의 일정한 전류에 의해 시간과 함께 충전되므로, 용량(C31)에 접속하는 출력 단자(OUT)로부터의 출력 신호(ramp)의 전압은, 선형으로 상승한다.

또한, 이 때, 전류원 회로(V41)로부터의 일정한 전류는, NMOS 트랜지스터(M2와 M1)가 오프이며, NMOS 트랜지스터(M1)가 온이므로, 노드(A)와 NMOS 트랜지스터(M1)를 통해 접지점에 흐른다.

다음에, 신호(compout)가 하이 레벨이 된 경우에는, 인버터(INV1)에 의해 신호(compout)를 반전한 로우 레벨이 NMOS 트랜지스터(M3)의 게이트에 입력되고, NMOS 트랜지스터(M3)는 오프로 된다.

다음에, NMOS 트랜지스터(M3)가 오프로 되었으므로, 노드(A)와 NMOS 트랜지스터(M3)를 통해 접지점에 흐르고 있던 전류원 회로(V41)로부터의 일정한 전류가, NMOS 트랜지스터(M3)를 통해 흐르지 않게 되고, 이 때문에, 이 전류원 회로(V41)로부터의 일정한 전류에 의해 노드(A)의 전위(VA)가 상승한다.

이 노드(A)의 전위(VA)가 상승하고, NMOS 트랜지스터(M2 및 M1)의 게이트의 임계치 전압을 넘으면, NMOS 트랜지스터(M2 및 M1)는 온이 된다.

NMOS 트랜지스터(M1)가 온으로 됨으로써, NMOS 트랜지스터(M1)로부터 전류(I1)가 흐르기 시작하고, 이에 따라, 용량(C31)으로부터의 방전이 개시된다.

이 기간이 도 6의 기간 T2이며, 이 기간 T2에 있어서, 신호(compout)가 하이 레벨로 됨에 따라, 전위(VA)는 로우 레벨로부터 하이레벨로 상승하고, 전위(VA)가 NMOS 트랜지스터(M2 및 M1)의 게이트-소스간의 임계치 전압을 넘으면, NMOS 트랜지스터(M1)로부터 전류(I1)가 흐르기 시작하고, 이에 따라, 용량(C31)으로부터 방전이 개시되고, 용량(C31)에 접속하는 출력 단자(OUT)로부터의 출력 신호(ramp)의 전압은 선형으로 하강한다.

이후, 도 3을 이용해 설명한 것처럼, 출력 신호(ramp)의 전압은 선형으로 하강하고, 출력 신호(ramp)의 전위인 VOUT의 전압이 하강하고, VE=VL보다 낮은 전압이 되면, VOUT＜VE가 되므로, VOUT는 시간의 경과와 함께 상승한다. 이 출력 신호(ramp)가 하강하기 시작하고 나서, 상승하기 시작할 때까지의 기간이, 기간 T3이다.

이후, 이 기간 T1로부터 기간 T3의 동작을 반복하여, VOUT 즉 출력 신호(ramp)는 삼각파상으로 변화한다.

여기서, 상기의 기간 T2에 있어서, 신호(compout)가 하이레벨로 됨에 따라, 용량(C31)에 접속하는 출력 단자(OUT)로부터의 출력 신호(ramp)의 전압이 선형으로 하강하기 시작할 때까지의 시간, 즉, 방전 개시 신호의 입력으로부터 실제로 방전이 개시되기까지의 사이에 타임 러그가 발생한다는 문제가 있다.

출력 신호(ramp) 이상으로서, 방전 개시 신호에 의해 타임 러그없이 방전이 개시되는 이상적인 출력 신호를 도 6에 도시한다.

출력 신호(ramp)가 하강하기 시작한 시간을 t1으로 하고, 이 때의 전위를 H1으로 한다. 또, 출력 신호(ramp) 이상의 하강하기 시작하는 시간을 t2로 하고, 이 때의 전위를 H2로 한다.

타임 러그(δT)는 시간 t2－시간 t1이다. 이 타임 러그(δT)는, 기간(T2)의 시간 길이와 같다. 이 타임 러그(δT)는, 기간(T1) 및 기간(T3)의 기간이 긴 경우에는, 그 기간(T1) 및 기간(T3)의 기간의 길이와 비교해 타임 러그(δT)의 비율이 작으므로, 그 영향은 적지만, 생성하는 삼각파의 주기가 빨라지고, 기간(T1) 및 기간(T3)의 기간이 짧아지면, 그 기간(T1) 및 기간(T2)의 기간의 길이와 비교해 타임 러그(δT)의 비율이 커져, 삼각파를 설계한 대로 생성할 수 없게 된다는 문제가 생긴다.

즉, 방전 개시 신호의 입력으로부터 실제로 방전이 개시될 때까지의 사이에 타임 러그가 있으므로, 고주파의 삼각파를 생성할 수 할 수 없다는 문제가 있다.

또, 이러한 타임 러그가 있는 삼각파 생성 회로에서 생성된 삼각파를 이용하는 스위칭 레귤레이터에 있어서는, 그 출력 전압을 제어하기 위한 펄스의 듀티비가, 설계대로 되지 않는다는 문제가 있다.

또, 이상적으로는 전위(H2)가 출력되지만, 타임 러그(δT) 때문에 전위(H1)가 출력된다고 하는 문제도 생긴다. 또, 용량(C31)에는 상한 및 하한이 있으므로, 용량(C31)이 기간(T2)의 사이에 포화되어, 용량(C31)의 전위가 선형으로 증가할 수 없게 되고, 그 경우에는, 출력되는 파형이 사다리꼴파로 된다는 문제도 생긴다.

따라서, 상기에 설명한 것처럼, 방전 개시 신호의 입력으로부터 실제로 방전이 개시될 때까지의 사이에 타임 러그가 있으면, 삼각파 생성 회로의 출력을 방전 개시 신호에 따른 정상적인 비율로 할 수 없다는 문제, 또, 삼각파 생성 회로를 고 주파화할 수 없다는 문제가 있다.

본 발명은, 이러한 사정을 감안하여 이루어진 것으로, 그 목적은, 방전 개시 신호의 입력으로부터 실제로 방전이 개시될 때까지의 타임 러그를 저감시키는 것을 가능하게 한 삼각파 생성 회로를 제공하는 것에 있다.

본 발명은 상술한 과제를 해결하기 위해서 이루어진 것으로, 청구항 1에 기재의 발명은, 전류를 발생하는 제1의 전류원 회로와, 용량과, 복수의 기준 전압을 발생하는 기준 전압 회로와, 상기 용량의 전압과 상기 기준 전압을 비교하여, 상기 비교의 결과에 따라 상기 용량으로의 충전과 방전을 전환하는 전환 신호를 출력하는 비교 회로와, 상기 비교 회로의 전환 신호에 따라, 상기 제1의 전류원 회로에 의해 규정된 전류를, 상기 용량에 충전 또는 상기 용량으로부터 방전하는 충방전 회로와, 상기 비교 회로의 전환 신호에 따라 상기 복수의 기준 전압을 전환하는 스위치 회로를 가지는 것을 특징으로 하는 삼각파 발진 회로이며, 상기 충방전 회로가, 상기 비교 회로로부터의 전환 신호를 반전하는 반전 회로와, 상기 용량으로부터의 방전의 기준 전위인 방전 기준 전위를 생성하는 방전 기준 전위 생성 회로와, 상기 제1의 전류원 회로와 상기 용량의 접속점에 드레인이 접속되고, 방전 기준 전위 생성 회로가 생성한 방전 기준 전위에 게이트가 접속된 제1의 NMOS 트랜지스터와, 상기 반전 회로를 통해 상기 전환 신호가 게이트에 입력되고, 상기 제1의 NMOS 트랜지스터의 게이트에 드레인이 접속되고, 상기 제1의 NMOS 트랜지스터의 소스에 소스가 접속된 제2의 NMOS 트랜지스터와, 상기 전환 신호가 게이트에 입력되고, 상 기 제1의 NMOS 트랜지스터의 소스와 상기 제2의 NMOS 트랜지스터의 소스의 접속점에 드레인이 접속되고, 소스가 접지된 제3의 NMOS 트랜지스터를 가지는 것을 특징으로 하는 삼각파 발진 회로이다.

청구항 2에 기재된 발명은, 상기 충방전 회로가, 상기 용량으로의 충전 시에는, 상기 제2의 NMOS 트랜지스터가 도통 상태로 되고, 상기 제3의 NMOS 트랜지스터가 비도통 상태로 됨으로써, 상기 제1의 NMOS 트랜지스터의 소스와 게이트의 전위가 상기 방전 기준 전위와 동일하게 되고, 상기 제1의 NMOS 트랜지스터의 드레인과 소스가 비도통 상태로 됨으로써, 상기 제1의 전류원 회로로부터의 전류에 의해 상기 용량을 충전하는 것을 특징으로 하는 청구항 1에 기재된 삼각파 발진 회로이다.

청구항 3에 기재된 발명은 상기 충방전 회로가, 상기 용량으로부터의 방전 시에는, 상기 제2의 NMOS 트랜지스터가 비도통 상태로 되고, 상기 제3의 NMOS 트랜지스터가 도통 상태로 됨으로써, 상기 제1의 NMOS 트랜지스터의 소스의 전위가 게이트의 방전 기준 전위보다 내려가고, 상기 제1의 NMOS 트랜지스터의 드레인과 소스가 도통 상태로 됨으로써, 상기 용량으로부터 방전되는 것을 특징으로 하는 청구항 1 또는 청구항 2에 기재된 삼각파 발진 회로이다.

청구항 4에 기재된 발명은 상기 방전 기준 전위 생성 회로가, 전류를 발생하는 제2의 전류원 회로와, 상기 제2의 전류원 회로에 드레인이 접속된 제4의 NMOS 트랜지스터와, 상기 제4의 NMOS 트랜지스터의 소스에 드레인이 접속되고, 소스가 접지되며, 게이트에 상기 전원 전압이 인가되는 제5의 NMOS 트랜지스터를 가지고, 상기 제4의 NMOS 트랜지스터의 게이트가 상기 제1의 NMOS 트랜지스터의 게이트에 접속되고, 상기 제2의 전류원 회로의 드레인과 상기 제4의 NMOS 트랜지스터의 드레인의 접속점이, 상기 제4의 NMOS 트랜지스터의 게이트와 상기 제1의 NMOS 트랜지스터의 게이트의 접속점에 접속되는 것을 특징으로 하는 청구항 1 내지 청구항 3에 기재된 삼각파 발진 회로이다.

이 발명에 의하면, 방전용 MOS 트랜지스터에 대해서, 직렬로 새로운 스위치 용 MOS 트랜지스터를 추가하고, 이 방전용 MOS 트랜지스터의 게이트를 정전류 소자로서 동작할 수 있는 전위 부근에 유지하도록 함으로써, 방전 개시 신호의 입력으로부터 실제로 방전이 개시될 때까지의 타임 러그를 저감시키는 것이 가능해지는 삼각파 생성 회로를 제공하는 것이 가능해지는 효과를 나타낸다.

또, 삼각파 생성 회로에 있어서, 방전 개시 신호의 입력으로부터 실제로 방전이 개시될 때까지의 타임 러그를 저감시키는 것이 가능해졌으므로, 삼각파 생성 회로가 생성하는 삼각파를 고주파화하는 것이 가능해진다는 효과를 나타낸다.

이하, 도면을 참조하여, 본 발명의 실시의 형태에 대해서 설명한다. 도 1은, 본 발명의 일실시의 형태에 의한 삼각파 생성 회로의 회로도이다.

동 도면에 있어서 도 5의 각 부에 대응하는 부분에는 동일한 부호를 붙여, 그 설명을 생략한다. 또, 여기에서는, 삼각파 생성 회로가 생성하는 삼각파의 듀티비를 50％로 한 경우에 대해서 설명한다.

도 1의 삼각파 생성 회로는, 도 5의 삼각파 생성 회로에 대해서, 신 호(compout)(전환 신호)가 직접 게이트에 입력되고, NMOS 트랜지스터(M1) 및 NMOS 트랜지스터(M3)의 소스에 그 드레인이 접속되고, 그 소스가 접지되는 NMOS 트랜지스터(M4)와 NMOS 트랜지스터(M2)의 소스에 그 드레인이 접속되고, 그 소스가 접지되며, 그 게이트가 게이트를 온으로 하는 전원 전압에 접속되는 NMOS 트랜지스터(M5)를 가진다.

이 NMOS 트랜지스터(M5)는, 게이트가 전원 전압에 접속되어 있으므로, 항상 온이다.

즉, 삼각파 발진 회로는, 전류를 발생하는 전류원 회로(V42)(제1의 전류원 회로)와, 용량(C31)와, 복수의 기준 전압을 발생하는 기준 전압 회로(5)와, 용량(C31)의 전압과 기준 전압을 비교하여, 비교의 결과에 따라 용량(C31)에의 충전과 방전을 전환하는 신호(compout)를 출력하는 비교 회로(6)와, 비교 회로(6)의 신호(compout)에 따라, 전류원 회로(V42)에 의해 규정된 전류를, 용량(C31)에 충전 또는 용량(C31)으로부터 방전하는 충방전 회로(4)와, 비교 회로(6)의 신호(compout)에 따라 복수의 기준 전압을 전환하는 제2의 스위치 회로(9)를 가진다.

또한, 여기에서, 충방전 회로(4)는, 제1의 스위치 회로(8)를 포함하는 것으로서 설명한다.

이 충방전 회로(4)가, 도 1에 도시하는 바와같이, 비교 회로(6)로부터의 신호(compout)를 반전하는 인버터(INV1)(반전 회로)와, 용량(C31)으로부터의 방전의 기준 전위인 방전 기준 전위를 생성하는 방전 기준 전위 생성 회로와, 전류원 회로(V42)와 용량(C31)의 접속점에 드레인이 접속되고, 방전 기준 전위 생성 회로가 생성한 방전 기준 전위에 게이트가 접속된 NMOS 트랜지스터(M1)(제1의 NMOS 트랜지스터)와, 인버터(INV1)를 통해 신호(compout)가 게이트에 입력되고, NMOS 트랜지스터(M1)의 게이트에 드레인이 접속되고, NMOS 트랜지스터(M1)의 소스에 소스가 접속된 NMOS 트랜지스터(M3)(제2의 NMOS 트랜지스터)와, 신호(compout)가 게이트에 입력되고, NMOS 트랜지스터(M1)의 소스와 NMOS 트랜지스터(M3)의 소스의 접속점에 드레인이 접속되고, 소스가 접지된 NMOS 트랜지스터(M4)(제3의 NMOS 트랜지스터)를 가진다.

이 삼각파 발진 회로의 충방전 회로(4)는, 용량(C31)에의 충전 시에는, NMOS 트랜지스터(M3)가 도통 상태로 되고, NMOS 트랜지스터(M4)가 비도통 상태로 됨으로써, NMOS 트랜지스터(M1)의 소스와 게이트의 전위가 방전 기준 전위와 같아지고, NMOS 트랜지스터(M1)의 드레인과 소스가 비도통 상태로 됨으로써, 전류원 회로(V42)로부터의 전류에 의해 용량(C31)을 충전한다. 이 용량(C31)을 충전하는 전류를, 충전 전류(I)로 칭한다.

또, 삼각파 발진 회로의 충방전 회로(4)는, 용량(C31)에의 방전 시에는, NMOS 트랜지스터(M3)가 비도통 상태로 되고, NMOS 트랜지스터(M4)가 도통 상태로 됨으로써, NMOS 트랜지스터(M1)의 소스의 전위가 게이트의 방전 기준 전위보다 내려가고, NMOS 트랜지스터(M1)의 드레인과 소스가 도통 상태로 됨으로써, 용량(C31)으로부터 방전된다. 이 용량(C31)으로 부터 방전되는 전류를, 방전 전류(I1)로 칭한다.

또, 삼각파 발진 회로의 방전 기준 전위 생성 회로는, 전류를 발생하는 전류 원 회로(V41)(제2의 전류원 회로)와, 전류원 회로(V41)에 드레인이 접속된 NMOS 트랜지스터(M2)(제4의 NMOS 트랜지스터)와, NMOS 트랜지스터(M2)의 소스에 드레인이 접속되고, 소스가 접지되며, 게이트에 전원 전압이 인가되는 NMOS 트랜지스터(M5)(제5의 NMOS 트랜지스터)를 가진다.

또, NMOS 트랜지스터(M2)의 게이트가 NMOS 트랜지스터(M1)의 게이트에 접속되고, 전류원 회로(V41)의 드레인과 NMOS 트랜지스터(M2)의 드레인의 접속점이, 제4의 NMOS 트랜지스터의 게이트와 NMOS 트랜지스터(M1)의 게이트의 접속점에 접속된다.

이 NMOS 트랜지스터(M5)는, NMOS 트랜지스터(M4)와 대응하고, 커런트 미러의 비를 동일하게 하고, 그 특성을 맞추기 위한 NMOS 트랜지스터이며, 이 NMOS 트랜지스터(M5)는 항상 온으로 되어 있다.

또한, 여기서는, 삼각파 생성 회로가 생성하는 삼각파에 대해서, 삼각파의 전위 상승과 전위 하강의 비를 같게 하고, 전위 상승과 전위 하강의 시간을 같게 하는 경우, 즉, 생성하는 삼각파의 듀티비를 50％로 하는 경우에 대해서 설명한다.

생성하는 삼각파의 듀티비가 50％인 경우에는, 예를 들면, 전류원 회로(V41와 V42)의 출력 전류의 비를 2：1로 하고, NMOS 트랜지스터(M2)와 NMOS 트랜지스터(M1)의 사이즈의 비를 1：1로 하고, NMOS 트랜지스터(M5)와 NMOS 트랜지스터(M4)의 사이즈의 비를 2:1로 한다.

〈동작 원리〉

다음에, 도 2를 이용하여, 도 1에 도시하는 회로의 동작의 원리에 대해 설명 한다.

노드(A)의 전위는 참조 전류(Iref)와 NMOS 트랜지스터(M2)의 K치로 결정된다. 여기서, NMOS 트랜지스터(M5)의 K치를 충분히 크게 하면, NMOS 트랜지스터(M5)의 드레인-소스간 전압(Vds)은 무시할 수 있으므로, 노드(A)의 전위, 즉 NMOS 트랜지스터(M2)의 게이트-소스간 전위(Vgs)는, 다음의 식 1로 산출된다.Vgs=(Iref／K)＾(1／2)＋Vth…(식 1)

단, 상기의 식 1에 있어서, Vth는 NMOS 트랜지스터(M2)의 역전압이며, K는 NMOS 트랜지스터(M2)의 유전율이다. 이 유전율(K)은 다음의 식 2로 산출된다.

K=(W／L)×μ0×Cox…(식 2)

단, 상기의 식 2에 있어서, W는 게이트폭이고, L은 게이트 길이이며, μ0는 이동도이며, Cox는 게이트의 단위 용량이다.

노드(A)의 전위는 상기의 식 1로 결정되고, 또 NMOS 트랜지스터(M3)와 NMOS 트랜지스터(M4)는 교대로 도통 상태가 되므로, NMOS 트랜지스터(M3)를 경유하여 전류가 흐르는 일은 없다.

또한, 참조 전류(Iref)는 항상 흐르고 있으므로, 노드(A)의 전위는 항상 일정한 전압이 된다. 또한, 도 2에서 출력 신호(ramp)가 상승으로 변하는 순간에, 노드(A)의 전위(VA)가 일순간 저하하는데, 이는 NMOS 트랜지스터(M3)의 게이트가 H레벨로부터 L레벨로 저하하기 때문에, 용량 커플링에 의해서 일순간 내려가는 것이다.

따라서 NMOS 트랜지스터(M1)의 게이트 전위도, 상기의 식 1으로 결정되는 전 압치(Vgs)가 항상 인가되어 있다.

이상 설명한 것처럼, 노드(A)의 전위는 항상 고정이며, 미소 전류에 의한 충방전이 행해지지 않는다.

〈NMOS 트랜지스터(M1)의 도통 또는 비도통의 제어 방법〉

다음에, NMOS 트랜지스터(M1)의 도통 또는 비도통의 제어 방법에 대해 설명한다.

우선, NMOS 트랜지스터(M3)가 도통 상태로 되고, NMOS 트랜지스터(M4)가 비도통 상태로 됨으로써, NMOS 트랜지스터(M1)의 소스 전위가 노드(A)의 전위와 동일해진다.

즉 NMOS 트랜지스터(M1)의 게이트-소스간 전위(Vgs)는 OV로 되고, NMOS 트랜지스터(M1)는 비도통 상태로 된다. 또한, 이 때도 노드(A)의 전위는 변동하지 않는다.

다음에, NMOS 트랜지스터(M3)가 비도통 상태로 되고, NMOS 트랜지스터(M4)가 도통 상태로 된 후, NMOS 트랜지스터(M1)에 전류가 흐르기 시작하기까지는, NMOS 트랜지스터(M1)의 소스 전위가 OV까지 신속하게 하강할 필요가 있다. 이 경우, M1의 소스 전위에 충전되어 있는 전하를 M4로 방전하게 되는데, 일례로서 NMOS 트랜지스터(M1)의 소스의 기생 용량이 1pF, NMOS 트랜지스터(M4)의 ON 저항을 100Ω로 하면, 대략 99％의 방전이 행해질 때까지의 시간은, 5×1p×100=500p초이다.

〈종래 기술과의 비교〉

이에 대해서, 노드(A)의 전위를 접지 전위(GND)까지 떨어뜨리고, NMOS 트랜 지스터(M1)를 비도통으로 하는 종래 기술의 방식에서는, NMOS 트랜지스터(M1)가 비도통 상태에서 다시 전류가 흐르도록 노드(A)의 전위가 상승할 때까지의 시간(t)은 즉 타임 러그(t)는, 노드(A)의 기생 용량의 양단 전압을 상기 식 1로 결정되는 전압까지 정전류로 충전하는 시간으로 간주할 수 있으므로, 노드(A)의 기생 용량치(C)를 1pF, 노드(A)의 안정 전위(V)를 1V, 참조 전류(Iref)를 1uA로 가정하면, 다음의 식 3으로부터, 1u초의 시간이 걸리는 것을 알 수 있다.

t=CV／Iref …(식 3)

식 3으로부터, 종래 기술의 방식에서, 이 타임 러그(t)를 가능한 한 단축하기 위해서는, 우선, 참조 전류(Iref)를 크게 하는 것을 생각할 수 있다. 그러나, 이 참조 전류(Iref)는, 용량(C31)과 함께, 발진 주파수(f)를 결정하는 요인의 하나이다.

이 발진 주파수(f)는, 충전 전류를 I, 방전 전류를 αI(=I1), 용량(C31)의 용량치를 C, 출력 신호(ramp)의 파고치를 V로 하면, 다음의 식 5로 결정된다. 또한, 이 계수(α)는, 충전 전류(I)를 1로 한 경우의, 충전 전류와 방전 전류의 비를 나타내는 계수이다.

f=(1＋α) I／CV …(식 5)

여기서, 참조 전류(Iref)와 방전 전류(αI)는 비례 관계에 있으므로, 식 5에서 발진 주파수를 일정하게 한채로 참조 전류(Iref)를 크게 하기 위해서는, 이 참조 전류(Iref)를 크게 하는 동시에, 용량(C31)의 값을 크게 하지 않으면 않된다. 이는 반도체 집적 회로의 칩 사이즈의 제약으로부터, 용량(C31)을 크게 할 수 있는 한계가 결정되고, 참조 전류(Iref)를 크게 할 수 있는 범위의 자유도는 작다.

따라서, 참조 전류(Iref)를 크게 함으로써, 타임 러그(t)를 단축하는데는, 그 가능한 범위에 한계가 있는 것을 알 수 있다.

다음에, 식 3에서, 기생 용량치(C)를 작게 함으로써, 타임 러그(t)를 가능한 한 단축하는 것을 생각할 수 있다. 그러나, 기생 용량치(C)의 지배적 요인인, NMOS 트랜지스터(M1)와 NMOS 트랜지스터(M2)의 트랜지스터-사이즈는, 다음의 요인으로 결정되므로, 기생 용량치(C)를 작게 하는데는 한계가 있다.

다음에, 기생 용량치(C)를 작게 하는데는 한계가 있는 것에 대해서 설명한다.

우선, 출력 신호(ramp)의 하한 전압에 있어서도 NMOS 트랜지스터(M1)는, 포화 영역에서 동작을 행하는 것이 요구된다.

이 포화 영역의 동작 조건은, NMOS 트랜지스터(M1)의 드레인-소스간 전위를 Vds로 하면, 다음의 식 4로 산출된다.

Vds≥Vgs－Vth…(식 4)

여기서, 역전압(Vth)은 고정치이다. 보다 낮은 Vds까지 트랜지스터를 포화 영역에서 동작시키기 위해서는, 드레인-소스간 전위(Vgs)를, 역전압(Vth)에 가까운 전압으로 할 필요가 있다. 여기서 말하는 NMOS 트랜지스터(M1)의 드레인-소스간 전위(Vgs)는, 노드(A)의 전위 그 자체이며, 상기의 식 1로부터, NMOS 트랜지스터(M2)의 K치와 참조 전류(Ifef)에 의해서 결정된다.

상기 식 1에서 NMOS 트랜지스터(M2)의 K치를 크게 함으로써, NMOS 트랜지스 터(M1)의 드레인-소스간 전위(Vds)를 낮출 수 있다. 이 K치를 크게 하기 위해서는, 게이트 길이(L)의 값을 짧게 하는 것과, 게이트폭(W)을 길게 하는 것을 생각할 수 있다.

여기서, 게이트 길이(L)의 길이를 짧게 하는 것은, 그 제조 프로세스의 능력에 있어서 한계가 있으므로, 짧게 할 수 있는 하한이 있다. 따라서, 게이트 폭(W)을 길게 함으로써 K치를 크게 하게 된다.

그러나, 게이트폭(W)을 길게 하는 것은, 트랜지스터-사이즈의 증가를 초래하여 노드(A)의 기생 용량치가 증가해 버리게 된다.

이로부터, 트랜지스터-사이즈를 축소하여 노드(A)의 기생 용량(C)을 저감하는 것에도 한계가 있다. 따라서, 노드(A)의 기생 용량(C)을 저감시킴으로써, 타임 러그(t)를 단축하는데는, 그 가능한 범위에 한계가 있는 것을 알 수 있다.

이상에서, 종래 기술의 방식에서는, 참조 전류(Iref)를 크게 하는 것에도 한계가 있고, 또, 기생 용량치(C)를 작게 하는 것에도 한계가 있으므로, 식 3의 타임 러그(t)를 단축하는 것에는, 한계가 있는 것을 알 수 있다.

이에 대해서, 본 실시의 형태에서는, M1의 게이트 전압 노드(A)의 전위는, 참조 전류(Iref)와 NMOS 트랜지스터(M2)의 K치로 식 1에서 결정되는 일정한 전위로 항상 유지되고, M1의 소스 전위를 비교적 저 저항의 M4에 의해 급속하게 방전함으로써, 신속하게 NMOS 트랜지스터(M1)의 게이트-소스간 전압(Vgs)이 NMOS 트랜지스터(M2)의 게이트-소스간 전압(Vgs)과 동일하게 되고, NMOS 트랜지스터(M2)와의 사이에서 커런트 미러 동작을 행할 수 있게 되어, 용량(C31)으로부터의 방전이 시작 될 때까지의 타임 러그(t)를 단축하는 것이 가능해진다.

〈동작〉

다음에, 도 2를 이용하여, 도 1에 도시하는 회로의 동작에 대해 설명한다.

이 때, 동시에, 신호(compout)의 로우 레벨이, NMOS 트랜지스터(M4)의 게이트에 입력되어 있고, 이 NMOS 트랜지스터(M4)는 오프된다.

따라서, NMOS 트랜지스터(M3)의 드레인과 소스는 도통 상태로 되어 있고, 또한 NMOS 트랜지스터(M4)의 드레인과 소스는 비도통 상태로 되어 있다.

NMOS 트랜지스터(M4)의 드레인과 소스는 비도통 상태로 되어 있으므로, NMOS 트랜지스터(M1) 및 NMOS 트랜지스터(M4)로 이루어지는 회로는 도통하지 않는다. 따라서, 전류원 회로(V42)로부터의 일정한 전류는, 용량(C31)으로 흐르고, 용량(C31)에 전하가 축적되어 충전된다.

이 기간은, 도 2의 기간 T1이며, 이 기간 T1에 있어서, 신호(compout)는 로우 레벨이며, 전위(VA)는, 식 1을 이용해 설명한 노드(A)의 전위는 참조 전류(Iref)와 NMOS 트랜지스터(M2)의 K치로 결정되는 거의 일정한 전위로 유지된다.

또, 이 기간 T1에 있어서, 용량(C31)은 전류원 회로(V42)로부터의 일정한 전류에 의해 시간과 함께 충전되므로, 용량(C31)에 접속하는 출력 단자(OUT)로부터의 출력 신호(ramp)의 전압은, 선형으로 상승한다.

다음에, 신호(compout)가 하이레벨로 된 경우에는, 인버터(INV1)에 의해 신호(compout)를 반전한 로우 레벨이 NMOS 트랜지스터(M3)의 게이트에 입력되고, NMOS 트랜지스터(M3)는 오프로 된다. 이 때, 동시에, 신호(compout)의 하이레벨이, NMOS 트랜지스터(M4)의 게이트에 입력되고, NMOS 트랜지스터(M4)는 온된다.

따라서, NMOS 트랜지스터(M3)의 드레인과 소스는 비도통 상태로 되어 있고, 또, NMOS 트랜지스터(M4)의 드레인과 소스는 도통 상태로 된다.

NMOS 트랜지스터(M3)가 비도통으로 됨으로써, NMOS 트랜지스터(M1)의 소스는 노드(A)로부터 전기적으로 분리된다. 또한 NMOS 트랜지스터(M4)가 도통 상태로 됨으로써, NMOS 트랜지스터(M1)의 소스 전위는 OV까지 급속히 방전된다.

이 때문에, NMOS 트랜지스터(M1)가 도통하고, NMOS 트랜지스터(M1) 및 NMOS 트랜지스터(M4)의 드레인과 소스를 통해, 용량(C31)에 축적된 전하가 방전된다.

이 기간이 도 2의 기간 T2이며, 이 기간 T2에 있어서, 신호(compout)가 하이레벨로 됨에 따라 NMOS 트랜지스터(M3)가 비도통, NMOS 트랜지스터(M4)가 도통하고 NMOS 트랜지스터(M1)의 소스 전위가 OV로 되고, NMOS 트랜지스터(M2)에 전류가 흐르기 시작함으로써, 용량(C31)으로부터의 방전이 개시되고, 용량(C31)에 접속하는 출력 단자(OUT)로부터의 출력 신호(ramp)의 전압은, 선형으로 하강한다.

또한, 도 2의 기간 T2는, 도 5의 기간 T2와 비교하여, 그 기간의 길이가 짧다.

도 5의 종래 기술에서는, 기간 T1으로부터 기간 T2에서, 전위(VA)는, 로우 레벨(전위 0)로부터 NMOS 트랜지스터(M1)의 게이트의 임계치 전압까지 상승하여 용 량(C31)으로부터의 방전이 개시된다.

이에 대해서, 본 실시의 형태에서는, 노드(A)의 전위, 즉 NMOS 트랜지스터(M2)의 게이트-소스간 전위(Vgs)가, 참조 전류(Iref)와 NMOS 트랜지스터(M2)의 K치로 식 1에서 결정되는 일정한 전위로 유지된다.

따라서, 도 5의 본 실시의 형태에서는, 기간 T1으로부터 기간 T2에 있어서는, 도 5의 종래 기술의 기간 T2과 비교하여, 도 2의, 본 실시의 형태에서의 기간 T2는, 그 기간의 길이가 짧은, 즉, 타임 러그(t)가 단축되어 있다.

다르게 이야기하자면, 도 5의 충방전 회로(4)에서는, NMOS 트랜지스터(M1)의 게이트 전위를, 로우 레벨인지 하이레벨인지 제어함으로써, 용량(C31)의 충전과 방전을 제어한데 대해서, 도 1의 충방전 회로(4)에서는, NMOS 트랜지스터(M1)의 게이트 전위를 일정하게 하고, 그 일정한 전위인 게이트 전위에 대한 소스의 전위를, NMOS 트랜지스터(M3)와 NMOS 트랜지스터(M2)에 의해, 동일하지 또는 낮은지를 제어함으로써, 용량(C31)의 충전과 방전을 제어하고 있다.

이 NMOS 트랜지스터(M1)의 제어 방법의 차이에 의해, 도 1에 충방전 회로(4)에 있어서는, 방전 개시 신호의 입력으로부터 실제로 방전이 개시될 때까지의 타임 러그를 저감시키는 것이 가능해진다.

이후, 도 3을 이용해 설명한 것과 마찬가지로, 출력 신호(ramp)의 전압은 선형으로 하강하고, 출력 신호(ramp)의 전위인 VOUT의 전압이 하강하고, VE=VL보다 낮은 전압이 되면, VOUT＜VE가 되므로 VOUT는 시간의 경과와 함께 상승한다.

이후, 삼각파 생성 회로는, 이 기간 T1으로부터 기간 T3의 동작을 반복하여, VOUT 출력 신호(ramp)를 삼각파로서 생성한다.

이상에서, 본 실시의 형태에 의한 삼각파 생성 회로는, 방전 개시 신호의 입력으로부터 실제로 방전이 개시될 때까지의 타임 러그를 저감시키는 것이 가능해진다.

또한, 상기 설명에 있어서는, 삼각파 생성 회로가 생성하는 삼각파의 듀티비를 50％로 하는 경우에 대해서 설명했는데, 이에 한정되지 않고 삼각파 생성 회로가 생성하는 삼각파의 듀티비는 설계에 의해 결정되는 값이며, 설계치로서 결정한 듀티비에 따라, 전류원 회로(V42), 및, 전류원 회로(V41)의 출력 전류가 설정된다.

또, 삼각파의 듀티비는 설계치에 의해, NMOS 트랜지스터(M1)와 NMOS 트랜지스터(M2)의 사이즈의 비, 및, NMOS 트랜지스터(M4)와 NMOS 트랜지스터(M5)의 사이즈의 비가 설정된다.

또한, 이 NMOS 트랜지스터(M1)와 NMOS 트랜지스터(M2)의 사이즈의 비, 및, NMOS 트랜지스터(M4)와 NMOS 트랜지스터(M5)의 사이즈의 비는 전류원 회로(V42)와 전류원 회로(V41)의 출력 전류의 비에 의해서 설정된다.

또한, 실시의 형태의 설명인 도 1의 회로에 있어서, 예를 들어, 도 4의 인버터(73)와 인버터(74)의 접속점으로부터 신호(compout)를 출력하고, 이 신호(compout)가 도 1의 인버터(INV1)를 통해 NMOS 트랜지스터(M2)의 게이트에 입력되고, 도 1의 신호(compout)를 NMOS 트랜지스터(M4)의 게이트에 입력되도록 했는데, 이 인버터(INV1)는 반드시 필요하지 않고, 예를 들면, 도 4의 인버터(73)와 인버터(74)의 접속점으로부터 신호(compoutA)를 출력하고, 이 신호(compoutA)가 도 1 의 NMOS 트랜지스터(M4)의 게이트에 입력되도록 하고, 또, 도 4의 인버터(74)와 인버터(75)의 접속점으로부터 신호(compoutB)를 출력하고, 이 신호(ompoutB)를 도 1의 NMOS 트랜지스터(M3)의 게이트에 입력되도록 해도 된다.

또, 반대로, 도 4의 인버터(74)와 인버터(75)의 접속점으로부터 신호(compout)를 출력하고, 이 신호(compout)가 도 1의 NMOS 트랜지스터(M2)의 게이트에 입력되고, 이 신호(compout)가 도 1의 인버터(INV1)를 통해 NMOS 트랜지스터(M4)의 게이트에 입력되도록 해도 된다.

즉, NMOS 트랜지스터(M3)의 게이트에 입력되는 신호와, NMOS 트랜지스터(M4의 게이트에 입력되는 신호가, 서로 반전되는 것이 중요하다.

또한, 이 삼각파 생성 회로는, 스위칭 레귤레이터에 적응되는 것으로서 설명했는데, 이에 한정되지 않고, 임의의 기기에 적응 가능하다.

이상, 이 발명의 실시 형태를 도면을 참조해 상술했는데, 구체적인 구성은 이 실시 형태에 한정되지 않고, 이 발명의 요지를 일탈하지 않는 범위의 설계 등도 포함된다.

본 발명은, 삼각파 생성 회로에 이용하는데 매우 적합하다.

도 1은 본 발명의 일실시 형태에 의한 충방전 회로의 회로도이다.

도 2는 도 1의 충방전 회로의 동작도이다.

도 3은 종래의 일실시 형태에 의한 삼각파 생성 회로의 회로도이다.

도 4는 도 3의 삼각파 생성 회로의 일실시 형태에 의한 회로도이다.

도 5는 도 4의 종래의 일실시 형태에 의한 충방전 회로의 회로도이다.

도 6은 도 5의 충방전 회로의 동작도이다.

<부호의 설명>

C31 : 용량 INV1 : 인버터

M1, M2, M3, M4, M5 : NMOS 트랜지스터

V41, V42 : 전류원 회로

1 : 삼각파 발생 회로 2 : 전류원 회로

3, 31 : 용량 4 : 충방전 회로

5 : 기준 전압 회로 6, 61 : 비교 회로

7 : 스위치 제어 회로 8 : 제1의 스위치 회로

9 : 제2의 스위치 회로 10 : 전원 전압 단자

11 : 접지 전압 단자

25, 43, 44, 72, 81, 92 : NMOS 트랜지스터

73, 74, 75 : 인버터

Claims

전류를 발생하는 제1의 전류원 회로와,

용량과,

복수의 기준 전압을 발생하는 기준 전압 회로와,

상기 용량의 전압과 상기 기준 전압을 비교하여, 상기 비교의 결과에 따라 상기 용량으로의 충전과 방전을 전환하는 전환 신호를 출력하는 비교 회로와,

상기 비교 회로의 전환 신호에 따라, 상기 제1의 전류원 회로에 의해 규정된 전류를, 상기 용량에 충전 또는 상기 용량으로부터 방전하는 충방전 회로와,

상기 비교 회로의 전환 신호에 따라 상기 복수의 기준 전압을 전환하는 스위치 회로를 가지는 것을 특징으로 하는 삼각파 발진 회로이며,

상기 충방전 회로가,

상기 비교 회로로부터의 전환 신호를 반전하는 반전 회로와,

상기 용량으로부터의 방전의 기준 전위인 방전 기준 전위를 생성하는 방전 기준 전위 생성 회로와,

상기 제1의 전류원 회로와 상기 용량의 접속점에 드레인이 접속되고, 방전 기준 전위 생성 회로가 생성한 방전 기준 전위에 게이트가 접속된 제1의 NMOS 트랜지스터와,

상기 반전 회로를 통해 상기 전환 신호가 게이트에 입력되고, 상기 제1의 NMOS 트랜지스터의 게이트에 드레인이 접속되고, 상기 제1의 NMOS 트랜지스터의 소 스에 소스가 접속된 제2의 NMOS 트랜지스터와,

상기 전환 신호가 게이트에 입력되고, 상기 제1의 NMOS 트랜지스터의 소스와 상기 제2의 NMOS 트랜지스터의 소스의 접속점에 드레인이 접속되고, 소스가 접지된 제3의 NMOS 트랜지스터를 가지는 것을 특징으로 하는 삼각파 발진 회로.
청구항 1에 있어서,

상기 충방전 회로가,

상기 용량으로의 충전 시에는,

상기 제2의 NMOS 트랜지스터가 도통 상태로 되고, 상기 제3의 NMOS 트랜지스터가 비도통 상태로 됨으로써, 상기 제1의 NMOS 트랜지스터의 소스와 게이트의 전위가 상기 방전 기준 전위와 동일하게 되고, 상기 제1의 NMOS 트랜지스터의 드레인과 소스가 비도통 상태로 됨으로써, 상기 제1의 전류원 회로로부터의 전류에 의해 상기 용량을 충전하는 것을 특징으로 하는 삼각파 발진 회로.
청구항 1에 있어서,

상기 충방전 회로가,

상기 용량으로부터의 방전 시에는,

상기 제2의 NMOS 트랜지스터가 비도통 상태로 되고, 상기 제3의 NMOS 트랜지스터가 도통 상태로 됨으로써, 상기 제1의 NMOS 트랜지스터의 소스의 전위가 게이트의 방전 기준 전위보다 내려가고, 상기 제1의 NMOS 트랜지스터의 드레인과 소스가 도통 상태로 됨으로써, 상기 용량으로부터 방전되는 것을 특징으로 하는 삼각파 발진 회로.
청구항 2에 있어서,

상기 충방전 회로가,

상기 용량으로부터의 방전 시에는,

상기 제2의 NMOS 트랜지스터가 비도통 상태로 되고, 상기 제3의 NMOS 트랜지스터가 도통 상태로 됨으로써, 상기 제1의 NMOS 트랜지스터의 소스의 전위가 게이트의 방전 기준 전위보다 내려가고, 상기 제1의 NMOS 트랜지스터의 드레인과 소스가 도통 상태로 됨으로써, 상기 용량으로부터 방전되는 것을 특징으로 하는 삼각파 발진 회로.
청구항 1 내지 청구항 4 중 어느 한 항에 있어서,

상기 방전 기준 전위 생성 회로가,

전류를 발생하는 제2의 전류원 회로와,

상기 제2의 전류원 회로에 드레인이 접속된 제4의 NMOS 트랜지스터와,

상기 제4의 NMOS 트랜지스터의 소스에 드레인이 접속되고, 소스가 접지되며, 게이트에 전원 전압이 인가되는 제5의 NMOS 트랜지스터를 가지고,

상기 제4의 NMOS 트랜지스터의 게이트가 상기 제1의 NMOS 트랜지스터의 게이트에 접속되고,

상기 제2의 전류원 회로와 상기 제4의 NMOS 트랜지스터의 드레인의 접속점이, 상기 제4의 NMOS 트랜지스터의 게이트와 상기 제1의 NMOS 트랜지스터의 게이트의 접속점에 접속되는 것을 특징으로 하는 삼각파 발진 회로.