JP2004253868A - 三角波発振回路 - Google Patents
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Abstract
【課題】電源電圧に依存しない発振周波数を有し、かつ電源電圧に依存した発振振幅をもつ三角波発振回路の提供。
【解決手段】電源電圧に依存した基準電圧回路を設けることにより、電源電圧に依存した発振振幅を得る手段を備え、また電源電圧に依存した電流を発生する電流源回路を設けることにより、電源電圧に依存しない周波数を持つ三角波を得る手段を備える。
【選択図】 図１
【解決手段】電源電圧に依存した基準電圧回路を設けることにより、電源電圧に依存した発振振幅を得る手段を備え、また電源電圧に依存した電流を発生する電流源回路を設けることにより、電源電圧に依存しない周波数を持つ三角波を得る手段を備える。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、三角波発振回路に関し、特に発振周波数が電源電圧に依存せず、かつ発振振幅が電源電圧に対し線形に変化し、かつ発振周波数を抵抗により可変可能である三角波発振回路に関する。
【０００２】
【従来の技術】
従来の三角波発振回路においては、三角波発振回路では、電流値が電源電圧に依存しない定電流回路と、前記定電流回路により充放電される容量とからなる回路で構成されていた（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開平５−３０８２５６号公報（第３−６貢、第１図）
【０００４】
【発明が解決しようとする課題】
従来の三角波発振回路は以上のように構成されているので、電源電圧に依存しない発振周波数を有し、かつ電源電圧に依存しない発振振幅をもつ三角波を得ることはできたが、電源電圧に依存しない発振周波数を有し、かつ電源電圧に依存した発振振幅をもつ三角波を得ることはできなかった。
【０００５】
【課題を解決するための手段】
上記の問題解決するために、本発明の発振回路は、電源電圧に依存した電流を発生する電流源回路と、容量と、前記電流源回路により規定された電流を前記容量に充電または前記容量から放電する充放電回路と、前記電源電圧に依存した複数の基準電圧を発生する基準電圧回路と、前記容量の電圧と前記基準電圧とを比較する比較回路と、前記比較回路の出力電圧に応じて前記充放電回路の充電と放電とを切り替えるスイッチ回路と、前記比較回路の出力電圧に応じて前記複数の基準電圧を切り替えるスイッチ回路と、を設け、前期複数の基準電圧を三角波の最大電圧または最小電圧として比較回路の入力の一方に入力することにより、発振周波数が電源電圧に依存せず、かつ発振振幅が電源電圧に依存した三角波を得ることができるようにしたものである。
【０００６】
【発明の実施の形態】
以下、本発明の実施形態を、図面を参照しながら説明する。図１は本発明の第１の実施例を表した回路図である。
【０００７】
図１において、三角波発生回路１は、電源電圧に比例した電流を発生する電流源回路２と、容量３と、充放電回路４と、電源電圧に比例した第１の基準電圧ＶＨおよび電源電圧に比例した第２の基準電圧ＶＬを発生する基準電圧回路５と、比較回路６と、スイッチ制御回路７と第１のスイッチ回路８と、第２のスイッチ回路９と、出力端子ＯＵＴとで構成される。出力端子ＯＵＴからは三角波信号が出力される。図中のＡ、Ｂ、Ｅ、Ｆ、Ｇ、Ｊはそれぞれ信号配線とする。以下、各信号配線の電位をＶＡ、ＶＢ、・・・、ＶＪと表し、また各信号配線を伝わる信号をそれぞれΦＡ、ΦＢ、・・・、ΦＪのように表す。
【０００８】
図１の回路において、電流源回路２は電源電圧に比例した電流を発生する回路である。電流源回路２で発生した電流は、信号配線Ａを介して、充放電回路４が発生する充放電電流を規定する。充放電回路４が発生する充放電電流によって容量３は充放電される。容量３の電圧端子は出力端子ＯＵＴと比較回路６の入力の一方である非反転入力端子に接続される。基準電圧回路５は電源電圧に比例した第１の基準電圧ＶＨと、電源電圧に比例した第２の基準電圧ＶＬとを発生する。ここに第１の基準電圧ＶＨは第２の基準電圧ＶＬよりも高い電圧とする。第１の基準電圧ＶＨと、第２の基準電圧ＶＬは第２のスイッチ回路９に入力される。第２のスイッチ回路９の出力は比較回路６の入力のもう一方である反転入力端子に接続される。比較回路６の出力はスイッチ制御回路７の入力に接続される。スイッチ制御回路７の出力の一方は、第１のスイッチ回路８の入力に接続され、もう一方の出力は、第２のスイッチ回路８の入力に接続される。第１のスイッチ回路８の出力は充放電回路４に接続され、充放電回路４の充電と放電の切り替えの制御を行う。第２のスイッチ回路９の出力は比較回路６の入力のもう一方である反転入力端子に接続されており、配線Ｅの電圧ＶＥを第１の基準電圧ＶＨにするか第２の基準電圧ＶＬにするかの切り替えの制御を行う。
【０００９】
次に図１の各回路の動作を説明する。ここでＶＤＤを電源電圧、ＶＳＳを接地電圧とする。電流源回路２が発生する電流をＩ２とする。Ｉ２は電源電圧に比例して変化する電流である。
【００１０】
電流源回路２が発生する電流Ｉ２は、信号配線Ａを介して、充放電回路４が発生する充放電電流を規定する。充放電回路４が発生する充放電電流をＩ４とする。充電時には充放電電流Ｉ４により容量３に電荷が蓄積され、容量３の電圧、すなわち出力端子ＯＵＴの電圧ＶＯＵＴが上昇する。
【００１１】
比較回路６は、反転入力端子に入力される配線Ｅの電圧ＶＥと非反転入力端子に入力される電圧ＶＯＵＴとを比較して信号ΦＦを出力する。ここに比較回路６の出力信号ΦＦは、ＶＯＵＴ＜ＶＥであるときにローレベル、ＶＯＵＴ＞ＶＥであるときにハイレベルである信号となる。ここにハイレベルとは電位がＶＤＤ、ローレベルとは電位がＶＳＳであることを表すものとする。比較回路６が出力した信号ΦＦはスイッチ制御回路７に入力される。
【００１２】
スイッチ制御回路７は、比較回路６からの信号ΦＦに応じて、信号ΦＧおよびΦＪを出力する。信号ΦＧは、信号ΦＦがローレベルである時にハイレベルであり、信号ΦＦがハイレベルである時にローレベルである信号とする。また信号ΦＪは、信号ΦＦがローレベルである時にローレベルであり、信号ΦＦがハイレベルである時にハイレベルである信号とする。
【００１３】
スイッチ制御回路７が出力した信号ΦＧは第一のスイッチ回路８に入力される。第一のスイッチ回路８は充放電回路４の充電と放電の切り替えの制御を行う。信号ΦＧがハイレベルである時に充放電回路４は容量３の充電を行い、信号ΦＧがローレベルである時に充放電回路４は容量３の放電を行うものとする。
【００１４】
基準電圧回路５は第１の基準電圧ＶＨと、第２の基準電圧ＶＬとを発生する。ここに、第１の基準電圧ＶＨと、第２の基準電圧ＶＬは、それぞれ電源電圧に比例して変化する電圧である。第１の基準電圧ＶＨと、第２の基準電圧ＶＬは第２のスイッチ回路９に入力される。また第２のスイッチ回路９には、スイッチの制御を行う信号ΦＪが入力され、配線Ｅの電圧ＶＥを第１の基準電圧ＶＨにするか第２の基準電圧ＶＬにするかの切り替えの制御を行う。ここに第２のスイッチ回路９は、信号ΦＪがローレベルである時にＶＥ＝ＶＨであり、信号ΦＪがハイレベルである時にＶＥ＝ＶＬであるように動作するものとする。第２のスイッチ回路９が出力した配線Ｅの電圧は、比較回路６の反転入力端子に入力される。
【００１５】
以上のように構成された図１の回路の動作について説明する。
【００１６】
ＶＯＵＴ＜ＶＥである場合には、比較回路６の出力信号ΦＦはローレベルとなり、スイッチ制御回路７が出力する信号ΦＧはハイレベル、信号ΦＪはローレベルとなる。信号ΦＪがローレベルの場合には、ＶＥ＝ＶＨとなるように第２のスイッチ回路９は制御される。また、信号ΦＧがハイレベルである場合には第一のスイッチ回路８は充放電回路４が容量３の充電を行うように充放電回路４を制御する。従って大きさＩ４の充電電流により容量３に電荷が蓄積され、容量３の電圧、すなわち出力端子ＯＵＴの電圧ＶＯＵＴは時間の経過と共に上昇する。ＶＯＵＴの電圧が上昇し、ＶＥ＝ＶＨよりも高い電圧になると、ＶＯＵＴ＞ＶＥとなり、比較回路６の出力信号ΦＦはローレベルからハイレベルに変化する。信号ΦＦのハイレベルへの変化に伴い、信号ΦＧはハイレベルからローレベルへ、信号ΦＪはローレベルからハイレベルへ変化する。信号ΦＪがハイレベルの場合、ＶＥ＝ＶＬとなるように第２のスイッチ回路９は制御される。また、信号ΦＧがローレベルである場合には第一のスイッチ回路８は充放電回路４が容量３の放電を行うように充放電回路４を制御する。従って大きさＩ４の放電電流により容量３に蓄積された電荷は放電され、容量３の電圧、すなわち出力端子ＯＵＴの電圧ＶＯＵＴは時間の経過と共に下降する。ＶＯＵＴの電圧が下降し、ＶＥ＝ＶＬよりも低い電圧になると、ＶＯＵＴ＜ＶＥとなるため、上述の通り、ＶＯＵＴは時間の経過と共に上昇する。以降、この動作を繰り返し、ＶＯＵＴは三角波状に変化する。
【００１７】
ここで三角波の周波数と振幅は次のようにして表される。電流源回路２が発生する電流をＩ２とし、電流Ｉ２は電源電圧ＶＤＤに比例する電流であるとすると、電流Ｉ２は比例定数ａ１を用いて、
Ｉ２＝ａ１×ＶＤＤ （式１）
と表せる。容量３の充放電を行う充放電電流をＩ４とし、充放電電流Ｉ４は電流源回路が発生する電流Ｉ２によって規定される電流とする。Ｉ４をＩ２の関数で決まる電流であると考えると、次式で表すことができる。
【００１８】
Ｉ４＝ｆ（Ｉ２） （式２）
ここで、特にＩ４とＩ２の関係を比例関係であるとし、比例定数をαとすると、
Ｉ４＝α×Ｉ２ （式３）
と表せる。容量３に時間Δｔの間だけ電流Ｉ４を流して充電した場合、容量３に溜まる電荷Ｑは、次式で表される。
【００１９】
Ｑ＝Ｉ４×Δｔ （式４）
時間内で変化せず一定の電流である場合には、容量３の端子間電圧ΔＶは時間Δｔに比例して増加する。
【００２０】
また、放電の場合においては、
Ｑ＝Ｉ４×Δｔ （式４）
であるから、（式４）と（式５）から、
ΔＶ＝−（Ｉ４／Ｃ）×Δｔ （式６）
となり、Ｉ４がΔｔの時間内で変化せず一定の電流である場合には、容量３の端子間電圧ΔＶは時間Δｔに比例して減少する。
【００２１】
以上から、容量に時間Δｔ毎に充放電を繰り返すことにより、周期２Δｔ、振幅ΔＶの三角波が得られる。
【００２２】
ここで、充電時間（Ｔ／２）の間に、容量３の端子間電圧がＶＬからＶＨに変化したとすると、
Δｔ＝Ｔ／２ （式７）
ΔＶ＝ＶＨ−ＶＬ （式８）
であるから、周期Ｔ，振幅ＶＨ−ＶＬの三角波が得られる。このとき、周期Ｔは（式６）〜（式８）により、次式のように求められる。
【００２３】
Ｔ＝｛２Ｃ×（ＶＨ−ＶＬ）｝／Ｉ４ （式９）
また、周波数ｆは次のようになる。
【００２４】
ｆ＝１／Ｔ＝Ｉ４／｛２Ｃ×（ＶＨ−ＶＬ）｝ （式１０）
本実施例においては、第１の基準電圧ＶＨと第２の基準電圧ＶＬは、それぞれ電源電圧に比例して変化する電圧であり、それぞれ比例定数ａ２およびａ３を用いて、次のように表せる。
【００２５】
ＶＨ＝ａ２×ＶＤＤ （式１１）
ＶＬ＝ａ３×ＶＤＤ （式１２）
以上から、周波数ｆは（式１）、（式３）、（式１０）〜（式１２）から、
となり、周波数ｆは比例定数ａ１、ａ２、ａ３、αおよび容量３の容量によって決まり、電源電圧に依存しない周波数となる。また、三角波の振幅ΔＶは、（式８）、（式１１）〜（式１２）から、
となり、振幅ΔＶは比例定数ａ２、ａ３に依存し、電源電圧に比例して変化する振幅となる。
【００２６】
以上から、図１のような構成により、発振周波数が電源電圧に依存せず、かつ発振振幅が電源電圧に依存した三角波を得ることができる。
【００２７】
次に本発明の第２の実施形態を示す。
【００２８】
図２は、本発明の第２の実施形態を表した回路図である。本実施形態は、実施形態１で示された三角波発生回路を実現する際の回路構成について示したものである。図２の１〜９および各配線は、それぞれ図１の１〜９および各配線に対応しており、各配線の信号に対する図２の１〜９の回路の動作は図１の回路の動作と対応している。また、図２の１０は電源電圧端子、１１は接地電圧端子である。ここに、電源電圧をＶＤＤ、接地電圧をＶＳＳ＝ＧＮＤとする。
【００２９】
図２において、電流源回路２は、抵抗２１、抵抗２２、抵抗２６、オペアンプ２３、ＰＭＯＳトランジスタ２４、ＮＭＯＳトランジスタ２５とで構成される。抵抗２１と抵抗２２は直列に接続され、抵抗２１と抵抗２２の接続点Ｋはオペアンプ２３の非反転入力端子に接続される。抵抗２１のもう一方の端子は電源電圧端子１０に接続され、抵抗２２のもう一方の端子は接地電圧端子１１に接続される。オペアンプ２３の出力はＮＭＯＳトランジスタ２５のゲートに接続される。ＮＭＯＳトランジスタ２５のソースは抵抗２６の一方の端子に接続点Ｍにて接続され、オペアンプ２３の反転入力端子に接続される。ＮＭＯＳトランジスタ２５のドレインはＰＭＯＳトランジスタ２４のドレインに接続される。抵抗２６のもう一方の端子は接地電圧端子１１に接続される。ＰＭＯＳトランジスタ２４のソースは電源電圧端子１０に接続され、ゲートはドレインに接続される。
【００３０】
電流源回路２は以上のように構成されており、次のように動作する。抵抗２１、抵抗２２の抵抗値をそれぞれＲ２１、Ｒ２２とすると、抵抗２１と抵抗２２の接続点Ｋの電圧ＶＫは、ＶＫ＝Ｒ２２／（Ｒ２１＋Ｒ２２）×ＶＤＤ （式２１）と表せる。接続点Ｍの電圧ＶＭは、オペアンプ２３の仮想接地により、接続点Ｋの電圧ＶＫと等しくなる。
【００３１】
ＶＫ＝ＶＭ （式２２）
従って、抵抗２６には、抵抗２６の抵抗値をＲ２６として、
Ｉ２６＝ＶＭ／Ｒ２６ （式２３）
で表される電流Ｉ２６が流れる。（式２１）〜（式２３）から、抵抗２６には次式で表される電流が流れる。
【００３２】
Ｉ２６＝Ｒ２２／（Ｒ２１＋Ｒ２２）／Ｒ２６×ＶＤＤ （式２４）
従って、Ｉ２６は電源電圧に比例した電流となり、電流源回路２は電源電圧に比例した電流を発生する。
【００３３】
図２において、充放電回路４は、ＰＭＯＳトランジスタ４１〜４２、ＮＭＯＳトランジスタ４３〜４５とで構成される。ここに、ＰＭＯＳトランジスタ４１と４２は同じサイズであり、また、ＮＭＯＳトランジスタ４３〜４５は同じサイズである。ＰＭＯＳトランジスタ４１と４２のゲートは共通結線され、配線Ａを介して電流源回路２のＰＭＯＳトランジスタ２４のゲートに接続される。ＰＭＯＳトランジスタ４１と４２のソースはそれぞれ電源電圧端子１０に接続される。ＮＭＯＳトランジスタ４３、４４、４５のゲートは共通結線され、ＮＭＯＳトランジスタ４３のドレインに接続される。ＮＭＯＳトランジスタ４３、４４、４５のソースはそれぞれ接地電圧端子１１に接続される。ＰＭＯＳトランジスタ４１のドレインはＮＭＯＳトランジスタ４３のドレインに接続され、ＰＭＯＳトランジスタ４２のドレインはＮＭＯＳトランジスタ４４と４５のドレインに接続される。
【００３４】
また図２において、第１のスイッチ回路８はＮＭＯＳトランジスタ８１で構成されており、ＮＭＯＳトランジスタ８１のドレインは配線Ｂを介して充放電回路４のＮＭＯＳトランジスタ４３のドレインに接続される。ＮＭＯＳトランジスタ８１のソースは接地電圧端子１１、ゲートには配線Ｆからの信号φＦが入力される。
【００３５】
また図２において、容量３は容量３１で構成されており、容量３１の一方の端子はＰＭＯＳトランジスタ４２のドレインに接続され、容量３１のもう一方の端子は接地電圧端子１１に接続される。上記のＰＭＯＳトランジスタ４２のドレインに接続された容量３１の一方の端子をＯＵＴとする。
【００３６】
電流源回路２と充放電回路４と第１のスイッチ回路８と容量３からなる回路は以上のように構成されており、次のように動作する。ＰＭＯＳトランジスタ４１と４２は同じサイズのトランジスタであり、またゲートが共通結線されているので、同じ大きさの電流が流れる。この電流の大きさをＩ４とする。また、ＰＭＯＳトランジスタ２４と４１、ＰＭＯＳトランジスタ２４と４２はカレントミラー回路構成であるから、ＰＭＯＳトランジスタ２４に流れる電流をＩ２、カレントミラー比をαとすると、上記の各ＰＭＯＳに流れる電流の関係は次式で表される。
【００３７】
Ｉ４＝α×Ｉ２ （式２５）
ここに、カレントミラー比αは、トランジスタのサイズ比によって決まる値である。カレントミラー比αの詳細な説明については、公知であるため省略する。またカレントミラー比αは第１の実施例における比例定数αに対応する。ＰＭＯＳトランジスタ２４に流れる電流Ｉ２は、抵抗２６に流れる電流に等しく、
Ｉ２＝Ｉ２６ （式２６）
であるから、（式２５）と（式２６）から
Ｉ４＝α×Ｒ２２／（Ｒ２１＋Ｒ２２）／Ｒ２６×ＶＤＤ（式２７）
となり、ＰＭＯＳトランジスタ４１と４２には電流源回路２で発生した電流によって規定された電流が流れる。
【００３８】
上記の電流Ｉ４は容量３１の充電と放電を行う充放電電流となる。まず、信号ΦＧがハイレベルである場合には、ＮＭＯＳトランジスタ８１のゲートにハイレベルが入力され、ＮＭＯＳトランジスタ８１はオンとなり、第１のスイッチ回路８はオンする。よって、ＮＭＯＳトランジスタ４３のドレインとソースは短絡され、ＮＭＯＳトランジスタ４３〜４５のゲートはローレベルになり、ＮＭＯＳトランジスタ４３〜４５には電流は流れない。従って、ＰＭＯＳトランジスタ４２からの電流Ｉ４は全て容量３１に流れ、容量３１の充電を行う。また一方で、信号ΦＧがローレベルである場合には、ＮＭＯＳトランジスタ８１のゲートにローレベルが入力され、ＮＭＯＳトランジスタ８１はオフとなり、第１のスイッチ回路８はオフする。よって、ＰＭＯＳトランジスタ４１からの電流Ｉ４は全てＮＭＯＳトランジスタ４３に流れる。ここで、ＮＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４および４５は、ゲートが共通結線されたカレントミラー構成であり、同じサイズのトランジスタであるので、ＮＭＯＳトランジスタ４４と４５にはそれぞれＮＭＯＳトランジスタ４３に流れる電流と同じ大きさの電流Ｉ４が流れる。ＮＭＯＳトランジスタ４４と４５に流れる電流の和は２×Ｉ４であり、容量３１の放電電流となる。またこのとき、ＰＭＯＳトランジスタ４２からの電流Ｉ４により容量３１には充電電流Ｉ４が流れており、結果として容量３１には大きさＩ４の放電電流が流れる。
【００３９】
以上から、電流Ｉ４は容量３１の充電と放電を行う充放電電流となり、信号ΦＧがハイレベルである場合には容量３１は充電され、ローレベルである場合には容量３１は放電される。
【００４０】
図２において、比較回路６は比較回路６１で構成される。比較回路６１の反転入力端子は配線Ｅに接続され、非反転入力端子は容量３１の一方の端子ＯＵＴに接続される。比較回路６１は、反転入力端子に入力される電圧ＶＥと非反転入力端子に入力される電圧ＶＯＵＴとを比較して配線Ｆに信号ΦＦを出力する。比較回路６の出力信号ΦＦは、ＶＯＵＴ＜ＶＥであるときにローレベル、ＶＯＵＴ＞ＶＥであるときにハイレベルである信号となる。比較回路６が出力した信号ΦＦは配線Ｆによりスイッチ制御回路７に入力される。
【００４１】
図２において、スイッチ制御回路７は、定電流源７１、ＮＭＯＳトランジスタ７２、インバータ７３〜７５で構成される。定電流源７１の一方の端子は電源電圧端子１０に接続され、もう一方の端子はＮＭＯＳトランジスタ７２のドレインに接続される。ＮＭＯＳトランジスタ７２のゲートには配線Ｆが接続され、ソースは接地電圧端子１１に接続される。ＮＭＯＳトランジスタ７２のドレインはインバータ７３の入力に接続され、インバータ７３の出力はインバータ７４の入力に、インバータ７４の出力はインバータ７５の入力に、それぞれ接続される。またインバータ７４の出力は配線Ｇに接続され、またインバータ７５の出力は配線Ｊに接続される。
【００４２】
スイッチ制御回路７は以上のように構成されており、次のように動作する。信号φＦがハイレベルの場合には、ＮＭＯＳトランジスタ７２はオンとなり、ＮＭＯＳトランジスタ７２のドレインはローレベルとなる。また、信号φＦがローレベルの場合には、ＮＭＯＳトランジスタ７２はオフとなり、ＮＭＯＳトランジスタ７２のドレインはハイレベルとなる。従って、定電流源７１とＮＭＯＳトランジスタ７２はインバータを形成し、反転電圧はＮＭＯＳトランジスタ７２の閾い値電圧となる。ＮＭＯＳトランジスタ７２のドレインがローレベルの場合には、インバータ７３の出力はハイレベル、インバータ７４の出力はローレベル、インバータ７５の出力はハイレベルとなる。また、ＮＭＯＳトランジスタ７２のドレインがハイレベルの場合には、インバータ７３の出力はローレベル、インバータ７４の出力はハイレベル、インバータ７５の出力はローレベルとなる。以上から、スイッチ制御回路７は、信号φＦがハイレベルの場合には、信号φＧにローレベル、信号φＪにハイレベルを出力し、信号φＦがローレベルの場合には、信号φＧにハイレベル、信号φＪにローレベルを出力する。
【００４３】
図２において、基準電圧回路５は、抵抗５１〜５３で構成される。抵抗５１〜５３は直列接続され、抵抗５１の一方の端子は電源電圧端子１０に接続され、もう一方の端子は抵抗５２の一方の端子に接続される。抵抗５３の一方の端子は接地電圧端子１１に接続され、もう一方の端子は抵抗５２のもう一方の端子に接続される。抵抗５１と抵抗５２の接続点は配線Ｈに接続され、抵抗５２と抵抗５３の接続点は配線Ｌに接続される。
【００４４】
基準電圧回路５は以上のように構成されており、次のように動作する。抵抗５１〜５３の抵抗値をそれぞれＲ５１〜Ｒ５３とすると、配線Ｈの電位ＶＨおよび配線Ｌの電位ＶＬは、それぞれ次のように表される。
【００４５】
ＶＨ＝（Ｒ５２＋Ｒ５３）／（Ｒ５１＋Ｒ５２＋Ｒ５３）×ＶＤＤ（式２８）
ＶＬ＝Ｒ５３／（Ｒ５１＋Ｒ５２＋Ｒ５３）×ＶＤＤ（式２９）
従って、ＶＨおよびＶＬは電源電圧に比例して変化する基準電圧となり、基準電圧回路５は電源電圧に比例して変化する第１の基準電圧ＶＨおよび第２の基準電圧ＶＬを発生する。ここに、第１の基準電圧ＶＨおよび第２の基準電圧ＶＬはＲ５１〜Ｒ５３の値によって任意に設定できる。
【００４６】
図２において、第２のスイッチ回路９は、ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２とで構成される。ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２のゲートは共通結線され、配線Ｊに接続される。またＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２のソースは共通結線され、配線Ｅに接続される。またＰＭＯＳトランジスタ９１のドレインは配線Ｈに、ＮＭＯＳトランジスタ９２のドレインは配線Ｌに接続される。
【００４７】
第２のスイッチ回路９は以上のように構成されており、次のように動作する。信号φＪがハイレベルの場合には、ＰＭＯＳトランジスタ９１はオフとなり、ＮＭＯＳトランジスタ９２はオンとなるため、配線Ｅの電位は配線Ｌの電位と等しくなる。また、信号φＪがローレベルの場合には、ＰＭＯＳトランジスタ９１はオンとなり、ＮＭＯＳトランジスタ９２はオフとなるため、配線Ｅの電位は配線Ｈの電位と等しくなる（ＶＥ＝ＶＨ）。
【００４８】
従って、第２のスイッチ回路９は、信号φＪによって、配線Ｅの電圧を第１の基準電圧ＶＨまたは第２の基準電圧ＶＬに切り替えるスイッチとして動作し、信号φＪがローレベルの場合には、配線Ｅの電圧は第１の基準電圧ＶＨとなり、信号φＪがハイレベルの場合には、配線Ｅの電圧は第２の基準電圧ＶＬとなる。
【００４９】
以上に説明したように図２の１〜９は構成され、２〜９の各回路はそれぞれ、第１の実施例で示した図１の２〜９の各回路の動作と同じように動作する。よって、図２の１は、図１の三角波発生回路１と同様に三角波発生回路として動作する。
【００５０】
また、図２の三角波発生回路１の発振周波数ｆと発振振幅ΔＶは次のように表される。発振周波数ｆは、（式１０）、（式２７）、（式２８）〜（式２９）から、
ｆ＝Ｉ４／｛２Ｃ×（ＶＨ−ＶＬ）｝
＝｛α×Ｒ２２／（Ｒ２１＋Ｒ２２）／Ｒ２６×ＶＤＤ｝／［２Ｃ×｛（Ｒ ５２＋Ｒ５３）／（Ｒ５１＋Ｒ５２＋Ｒ５３）×ＶＤＤ｝〜｛Ｒ５３／（Ｒ５１＋Ｒ５２＋Ｒ５３）×ＶＤＤ｝］
＝｛α／（２Ｃ×Ｒ２６）｝×｛Ｒ２２／（Ｒ２１＋Ｒ２２）｝×｛（Ｒ５１＋Ｒ５２＋Ｒ５３）／Ｒ５２｝ （式３０）
と表され、抵抗Ｒ２１、Ｒ２２、Ｒ２６、Ｒ５１〜Ｒ５３、カレントミラー比αおよび容量３の容量Ｃによって決まり、電源電圧に依存しない周波数となる。次に三角波の振幅ΔＶは、（式８）、（式２８）〜（式２９）から、
ΔＶ＝ＶＨ−ＶＬ
＝｛（Ｒ５２＋Ｒ５３）／（Ｒ５１＋Ｒ５２＋Ｒ５３）×ＶＤＤ｝×｛Ｒ５３／（Ｒ５１＋Ｒ５２＋Ｒ５３）×ＶＤＤ｝
＝｛Ｒ５２／（Ｒ５１＋Ｒ５２＋Ｒ５３）｝×ＶＤＤ
となり、振幅ΔＶは抵抗Ｒ５１〜Ｒ５３に依存し、電源電圧に比例して変化する振幅となる。また、三角波の出力電圧の最大値はＶＨであり、最大値はＶＬとなる。
【００５１】
以上から、図２のような構成にすることにより、発振周波数が電源電圧に依存せず、かつ発振振幅が電源電圧に依存した三角波を得ることができる。
【００５２】
本実施例では便宜上、スイッチ制御回路７において、定電流源とＮＭＯＳトランジスタからなるインバータと、他の３つのインバータによる回路構成としたが、本実施例のスイッチ制御回路７と同様の信号を出力する回路であれば、インバータはいくつでも良い。また、定電流源とＮＭＯＳトランジスタからなるインバータはＣＭＯＳインバータ等でも良い。
【００５３】
また、本実施例では便宜上、第２のスイッチ回路８、第２のスイッチ回路９において、ＰＭＯＳトランジスタによるＰＭＯＳスイッチおよびＮＭＯＳトランジスタによるＮＭＯＳスイッチを示したが、制御信号によってＯＮ／ＯＦＦ可能な素子であれば、例えばトランスミッションゲート等を用いても良い。
【００５４】
第１の実施例と第２の実施例では、便宜上、ＶＳＳを接地電圧としたが、正の電源電圧でも負の電源電圧でもよい。
【００５５】
第１の実施例と第２の実施例の説明においては、便宜上、回路の動作を説明するために各信号のハイレベルおよびローレベルを指定したが、容量３を充電する時にＶＥ＝ＶＨであり、かつ容量３を放電する時にＶＥ＝ＶＬとなる組み合わせであれば、各信号のハイレベルおよびローレベルはそれぞれ逆でもよく、またいかなる組み合わせでも良い。
【００５６】
また、第１の実施例と第２の実施例においては、基準電圧回路において、一つの基準電圧回路から複数の基準電圧を発生する構成としたが、基準電圧回路を複数設けてもよい。
【００５７】
なお、第２の実施例では、便宜上、ＭＯＳトランジスタ構成による三角波発振回路について説明したが、ＭＯＳトランジスタの代わりにバイポーラトランジスタやＦＥＴ等を用いた三角波発振回路についても、同様に適用することができる。
【００５８】
また、抵抗および容量は、半導体集積回路に内蔵しても、また外付けとしても構わないことはもちろんである。
【００５９】
【発明の効果】
以上説明したように、本発明の三角波発振回路は、電源電圧に依存した電流を発生する電流源回路と、電源電圧に依存した複数の基準電圧を発生する基準電圧回路とを設けることにより、発振周波数が電源電圧に依存せず、かつ発振振幅が電源電圧に依存した三角波を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態における三角波発振回路の第１の実施例の回路図である。
【図２】本発明の実施形態における三角波発振回路の第２の実施例の回路図である。
【符号の説明】
１ 三角波発生回路
２ 電流源回路
３ 容量
４ 充放電回路
５ 基準電圧回路
６ 比較回路
７ スイッチ制御回路
８ 第１のスイッチ回路
９ 第２のスイッチ回路
１０ 電源電圧端子
１１ 接地電圧端子
２１、２２、２６ 抵抗
２３ オペアンプ
２４ ＰＭＯＳトランジスタ
２５ ＮＭＯＳトランジスタ
３１ 容量
４１、４２ ＰＭＯＳトランジスタ
４３〜４５ ＮＭＯＳトランジスタ
５１〜５３ 抵抗
６１ コンパレータ
７１ 定電流源
７２ ＮＭＯＳトランジスタ
７３〜７５ インバータ
８１ ＮＭＯＳトランジスタ
９１ ＰＭＯＳトランジスタ
９２ ＮＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、三角波発振回路に関し、特に発振周波数が電源電圧に依存せず、かつ発振振幅が電源電圧に対し線形に変化し、かつ発振周波数を抵抗により可変可能である三角波発振回路に関する。
【０００２】
【従来の技術】
従来の三角波発振回路においては、三角波発振回路では、電流値が電源電圧に依存しない定電流回路と、前記定電流回路により充放電される容量とからなる回路で構成されていた（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開平５−３０８２５６号公報（第３−６貢、第１図）
【０００４】
【発明が解決しようとする課題】
従来の三角波発振回路は以上のように構成されているので、電源電圧に依存しない発振周波数を有し、かつ電源電圧に依存しない発振振幅をもつ三角波を得ることはできたが、電源電圧に依存しない発振周波数を有し、かつ電源電圧に依存した発振振幅をもつ三角波を得ることはできなかった。
【０００５】
【課題を解決するための手段】
上記の問題解決するために、本発明の発振回路は、電源電圧に依存した電流を発生する電流源回路と、容量と、前記電流源回路により規定された電流を前記容量に充電または前記容量から放電する充放電回路と、前記電源電圧に依存した複数の基準電圧を発生する基準電圧回路と、前記容量の電圧と前記基準電圧とを比較する比較回路と、前記比較回路の出力電圧に応じて前記充放電回路の充電と放電とを切り替えるスイッチ回路と、前記比較回路の出力電圧に応じて前記複数の基準電圧を切り替えるスイッチ回路と、を設け、前期複数の基準電圧を三角波の最大電圧または最小電圧として比較回路の入力の一方に入力することにより、発振周波数が電源電圧に依存せず、かつ発振振幅が電源電圧に依存した三角波を得ることができるようにしたものである。
【０００６】
【発明の実施の形態】
以下、本発明の実施形態を、図面を参照しながら説明する。図１は本発明の第１の実施例を表した回路図である。
【０００７】
図１において、三角波発生回路１は、電源電圧に比例した電流を発生する電流源回路２と、容量３と、充放電回路４と、電源電圧に比例した第１の基準電圧ＶＨおよび電源電圧に比例した第２の基準電圧ＶＬを発生する基準電圧回路５と、比較回路６と、スイッチ制御回路７と第１のスイッチ回路８と、第２のスイッチ回路９と、出力端子ＯＵＴとで構成される。出力端子ＯＵＴからは三角波信号が出力される。図中のＡ、Ｂ、Ｅ、Ｆ、Ｇ、Ｊはそれぞれ信号配線とする。以下、各信号配線の電位をＶＡ、ＶＢ、・・・、ＶＪと表し、また各信号配線を伝わる信号をそれぞれΦＡ、ΦＢ、・・・、ΦＪのように表す。
【０００８】
図１の回路において、電流源回路２は電源電圧に比例した電流を発生する回路である。電流源回路２で発生した電流は、信号配線Ａを介して、充放電回路４が発生する充放電電流を規定する。充放電回路４が発生する充放電電流によって容量３は充放電される。容量３の電圧端子は出力端子ＯＵＴと比較回路６の入力の一方である非反転入力端子に接続される。基準電圧回路５は電源電圧に比例した第１の基準電圧ＶＨと、電源電圧に比例した第２の基準電圧ＶＬとを発生する。ここに第１の基準電圧ＶＨは第２の基準電圧ＶＬよりも高い電圧とする。第１の基準電圧ＶＨと、第２の基準電圧ＶＬは第２のスイッチ回路９に入力される。第２のスイッチ回路９の出力は比較回路６の入力のもう一方である反転入力端子に接続される。比較回路６の出力はスイッチ制御回路７の入力に接続される。スイッチ制御回路７の出力の一方は、第１のスイッチ回路８の入力に接続され、もう一方の出力は、第２のスイッチ回路８の入力に接続される。第１のスイッチ回路８の出力は充放電回路４に接続され、充放電回路４の充電と放電の切り替えの制御を行う。第２のスイッチ回路９の出力は比較回路６の入力のもう一方である反転入力端子に接続されており、配線Ｅの電圧ＶＥを第１の基準電圧ＶＨにするか第２の基準電圧ＶＬにするかの切り替えの制御を行う。
【０００９】
次に図１の各回路の動作を説明する。ここでＶＤＤを電源電圧、ＶＳＳを接地電圧とする。電流源回路２が発生する電流をＩ２とする。Ｉ２は電源電圧に比例して変化する電流である。
【００１０】
電流源回路２が発生する電流Ｉ２は、信号配線Ａを介して、充放電回路４が発生する充放電電流を規定する。充放電回路４が発生する充放電電流をＩ４とする。充電時には充放電電流Ｉ４により容量３に電荷が蓄積され、容量３の電圧、すなわち出力端子ＯＵＴの電圧ＶＯＵＴが上昇する。
【００１１】
比較回路６は、反転入力端子に入力される配線Ｅの電圧ＶＥと非反転入力端子に入力される電圧ＶＯＵＴとを比較して信号ΦＦを出力する。ここに比較回路６の出力信号ΦＦは、ＶＯＵＴ＜ＶＥであるときにローレベル、ＶＯＵＴ＞ＶＥであるときにハイレベルである信号となる。ここにハイレベルとは電位がＶＤＤ、ローレベルとは電位がＶＳＳであることを表すものとする。比較回路６が出力した信号ΦＦはスイッチ制御回路７に入力される。
【００１２】
スイッチ制御回路７は、比較回路６からの信号ΦＦに応じて、信号ΦＧおよびΦＪを出力する。信号ΦＧは、信号ΦＦがローレベルである時にハイレベルであり、信号ΦＦがハイレベルである時にローレベルである信号とする。また信号ΦＪは、信号ΦＦがローレベルである時にローレベルであり、信号ΦＦがハイレベルである時にハイレベルである信号とする。
【００１３】
スイッチ制御回路７が出力した信号ΦＧは第一のスイッチ回路８に入力される。第一のスイッチ回路８は充放電回路４の充電と放電の切り替えの制御を行う。信号ΦＧがハイレベルである時に充放電回路４は容量３の充電を行い、信号ΦＧがローレベルである時に充放電回路４は容量３の放電を行うものとする。
【００１４】
基準電圧回路５は第１の基準電圧ＶＨと、第２の基準電圧ＶＬとを発生する。ここに、第１の基準電圧ＶＨと、第２の基準電圧ＶＬは、それぞれ電源電圧に比例して変化する電圧である。第１の基準電圧ＶＨと、第２の基準電圧ＶＬは第２のスイッチ回路９に入力される。また第２のスイッチ回路９には、スイッチの制御を行う信号ΦＪが入力され、配線Ｅの電圧ＶＥを第１の基準電圧ＶＨにするか第２の基準電圧ＶＬにするかの切り替えの制御を行う。ここに第２のスイッチ回路９は、信号ΦＪがローレベルである時にＶＥ＝ＶＨであり、信号ΦＪがハイレベルである時にＶＥ＝ＶＬであるように動作するものとする。第２のスイッチ回路９が出力した配線Ｅの電圧は、比較回路６の反転入力端子に入力される。
【００１５】
以上のように構成された図１の回路の動作について説明する。
【００１６】
ＶＯＵＴ＜ＶＥである場合には、比較回路６の出力信号ΦＦはローレベルとなり、スイッチ制御回路７が出力する信号ΦＧはハイレベル、信号ΦＪはローレベルとなる。信号ΦＪがローレベルの場合には、ＶＥ＝ＶＨとなるように第２のスイッチ回路９は制御される。また、信号ΦＧがハイレベルである場合には第一のスイッチ回路８は充放電回路４が容量３の充電を行うように充放電回路４を制御する。従って大きさＩ４の充電電流により容量３に電荷が蓄積され、容量３の電圧、すなわち出力端子ＯＵＴの電圧ＶＯＵＴは時間の経過と共に上昇する。ＶＯＵＴの電圧が上昇し、ＶＥ＝ＶＨよりも高い電圧になると、ＶＯＵＴ＞ＶＥとなり、比較回路６の出力信号ΦＦはローレベルからハイレベルに変化する。信号ΦＦのハイレベルへの変化に伴い、信号ΦＧはハイレベルからローレベルへ、信号ΦＪはローレベルからハイレベルへ変化する。信号ΦＪがハイレベルの場合、ＶＥ＝ＶＬとなるように第２のスイッチ回路９は制御される。また、信号ΦＧがローレベルである場合には第一のスイッチ回路８は充放電回路４が容量３の放電を行うように充放電回路４を制御する。従って大きさＩ４の放電電流により容量３に蓄積された電荷は放電され、容量３の電圧、すなわち出力端子ＯＵＴの電圧ＶＯＵＴは時間の経過と共に下降する。ＶＯＵＴの電圧が下降し、ＶＥ＝ＶＬよりも低い電圧になると、ＶＯＵＴ＜ＶＥとなるため、上述の通り、ＶＯＵＴは時間の経過と共に上昇する。以降、この動作を繰り返し、ＶＯＵＴは三角波状に変化する。
【００１７】
ここで三角波の周波数と振幅は次のようにして表される。電流源回路２が発生する電流をＩ２とし、電流Ｉ２は電源電圧ＶＤＤに比例する電流であるとすると、電流Ｉ２は比例定数ａ１を用いて、
Ｉ２＝ａ１×ＶＤＤ （式１）
と表せる。容量３の充放電を行う充放電電流をＩ４とし、充放電電流Ｉ４は電流源回路が発生する電流Ｉ２によって規定される電流とする。Ｉ４をＩ２の関数で決まる電流であると考えると、次式で表すことができる。
【００１８】
Ｉ４＝ｆ（Ｉ２） （式２）
ここで、特にＩ４とＩ２の関係を比例関係であるとし、比例定数をαとすると、
Ｉ４＝α×Ｉ２ （式３）
と表せる。容量３に時間Δｔの間だけ電流Ｉ４を流して充電した場合、容量３に溜まる電荷Ｑは、次式で表される。
【００１９】
Ｑ＝Ｉ４×Δｔ （式４）
時間内で変化せず一定の電流である場合には、容量３の端子間電圧ΔＶは時間Δｔに比例して増加する。
【００２０】
また、放電の場合においては、
Ｑ＝Ｉ４×Δｔ （式４）
であるから、（式４）と（式５）から、
ΔＶ＝−（Ｉ４／Ｃ）×Δｔ （式６）
となり、Ｉ４がΔｔの時間内で変化せず一定の電流である場合には、容量３の端子間電圧ΔＶは時間Δｔに比例して減少する。
【００２１】
以上から、容量に時間Δｔ毎に充放電を繰り返すことにより、周期２Δｔ、振幅ΔＶの三角波が得られる。
【００２２】
ここで、充電時間（Ｔ／２）の間に、容量３の端子間電圧がＶＬからＶＨに変化したとすると、
Δｔ＝Ｔ／２ （式７）
ΔＶ＝ＶＨ−ＶＬ （式８）
であるから、周期Ｔ，振幅ＶＨ−ＶＬの三角波が得られる。このとき、周期Ｔは（式６）〜（式８）により、次式のように求められる。
【００２３】
Ｔ＝｛２Ｃ×（ＶＨ−ＶＬ）｝／Ｉ４ （式９）
また、周波数ｆは次のようになる。
【００２４】
ｆ＝１／Ｔ＝Ｉ４／｛２Ｃ×（ＶＨ−ＶＬ）｝ （式１０）
本実施例においては、第１の基準電圧ＶＨと第２の基準電圧ＶＬは、それぞれ電源電圧に比例して変化する電圧であり、それぞれ比例定数ａ２およびａ３を用いて、次のように表せる。
【００２５】
ＶＨ＝ａ２×ＶＤＤ （式１１）
ＶＬ＝ａ３×ＶＤＤ （式１２）
以上から、周波数ｆは（式１）、（式３）、（式１０）〜（式１２）から、
【００２６】
以上から、図１のような構成により、発振周波数が電源電圧に依存せず、かつ発振振幅が電源電圧に依存した三角波を得ることができる。
【００２７】
次に本発明の第２の実施形態を示す。
【００２８】
図２は、本発明の第２の実施形態を表した回路図である。本実施形態は、実施形態１で示された三角波発生回路を実現する際の回路構成について示したものである。図２の１〜９および各配線は、それぞれ図１の１〜９および各配線に対応しており、各配線の信号に対する図２の１〜９の回路の動作は図１の回路の動作と対応している。また、図２の１０は電源電圧端子、１１は接地電圧端子である。ここに、電源電圧をＶＤＤ、接地電圧をＶＳＳ＝ＧＮＤとする。
【００２９】
図２において、電流源回路２は、抵抗２１、抵抗２２、抵抗２６、オペアンプ２３、ＰＭＯＳトランジスタ２４、ＮＭＯＳトランジスタ２５とで構成される。抵抗２１と抵抗２２は直列に接続され、抵抗２１と抵抗２２の接続点Ｋはオペアンプ２３の非反転入力端子に接続される。抵抗２１のもう一方の端子は電源電圧端子１０に接続され、抵抗２２のもう一方の端子は接地電圧端子１１に接続される。オペアンプ２３の出力はＮＭＯＳトランジスタ２５のゲートに接続される。ＮＭＯＳトランジスタ２５のソースは抵抗２６の一方の端子に接続点Ｍにて接続され、オペアンプ２３の反転入力端子に接続される。ＮＭＯＳトランジスタ２５のドレインはＰＭＯＳトランジスタ２４のドレインに接続される。抵抗２６のもう一方の端子は接地電圧端子１１に接続される。ＰＭＯＳトランジスタ２４のソースは電源電圧端子１０に接続され、ゲートはドレインに接続される。
【００３０】
電流源回路２は以上のように構成されており、次のように動作する。抵抗２１、抵抗２２の抵抗値をそれぞれＲ２１、Ｒ２２とすると、抵抗２１と抵抗２２の接続点Ｋの電圧ＶＫは、ＶＫ＝Ｒ２２／（Ｒ２１＋Ｒ２２）×ＶＤＤ （式２１）と表せる。接続点Ｍの電圧ＶＭは、オペアンプ２３の仮想接地により、接続点Ｋの電圧ＶＫと等しくなる。
【００３１】
ＶＫ＝ＶＭ （式２２）
従って、抵抗２６には、抵抗２６の抵抗値をＲ２６として、
Ｉ２６＝ＶＭ／Ｒ２６ （式２３）
で表される電流Ｉ２６が流れる。（式２１）〜（式２３）から、抵抗２６には次式で表される電流が流れる。
【００３２】
Ｉ２６＝Ｒ２２／（Ｒ２１＋Ｒ２２）／Ｒ２６×ＶＤＤ （式２４）
従って、Ｉ２６は電源電圧に比例した電流となり、電流源回路２は電源電圧に比例した電流を発生する。
【００３３】
図２において、充放電回路４は、ＰＭＯＳトランジスタ４１〜４２、ＮＭＯＳトランジスタ４３〜４５とで構成される。ここに、ＰＭＯＳトランジスタ４１と４２は同じサイズであり、また、ＮＭＯＳトランジスタ４３〜４５は同じサイズである。ＰＭＯＳトランジスタ４１と４２のゲートは共通結線され、配線Ａを介して電流源回路２のＰＭＯＳトランジスタ２４のゲートに接続される。ＰＭＯＳトランジスタ４１と４２のソースはそれぞれ電源電圧端子１０に接続される。ＮＭＯＳトランジスタ４３、４４、４５のゲートは共通結線され、ＮＭＯＳトランジスタ４３のドレインに接続される。ＮＭＯＳトランジスタ４３、４４、４５のソースはそれぞれ接地電圧端子１１に接続される。ＰＭＯＳトランジスタ４１のドレインはＮＭＯＳトランジスタ４３のドレインに接続され、ＰＭＯＳトランジスタ４２のドレインはＮＭＯＳトランジスタ４４と４５のドレインに接続される。
【００３４】
また図２において、第１のスイッチ回路８はＮＭＯＳトランジスタ８１で構成されており、ＮＭＯＳトランジスタ８１のドレインは配線Ｂを介して充放電回路４のＮＭＯＳトランジスタ４３のドレインに接続される。ＮＭＯＳトランジスタ８１のソースは接地電圧端子１１、ゲートには配線Ｆからの信号φＦが入力される。
【００３５】
また図２において、容量３は容量３１で構成されており、容量３１の一方の端子はＰＭＯＳトランジスタ４２のドレインに接続され、容量３１のもう一方の端子は接地電圧端子１１に接続される。上記のＰＭＯＳトランジスタ４２のドレインに接続された容量３１の一方の端子をＯＵＴとする。
【００３６】
電流源回路２と充放電回路４と第１のスイッチ回路８と容量３からなる回路は以上のように構成されており、次のように動作する。ＰＭＯＳトランジスタ４１と４２は同じサイズのトランジスタであり、またゲートが共通結線されているので、同じ大きさの電流が流れる。この電流の大きさをＩ４とする。また、ＰＭＯＳトランジスタ２４と４１、ＰＭＯＳトランジスタ２４と４２はカレントミラー回路構成であるから、ＰＭＯＳトランジスタ２４に流れる電流をＩ２、カレントミラー比をαとすると、上記の各ＰＭＯＳに流れる電流の関係は次式で表される。
【００３７】
Ｉ４＝α×Ｉ２ （式２５）
ここに、カレントミラー比αは、トランジスタのサイズ比によって決まる値である。カレントミラー比αの詳細な説明については、公知であるため省略する。またカレントミラー比αは第１の実施例における比例定数αに対応する。ＰＭＯＳトランジスタ２４に流れる電流Ｉ２は、抵抗２６に流れる電流に等しく、
Ｉ２＝Ｉ２６ （式２６）
であるから、（式２５）と（式２６）から
Ｉ４＝α×Ｒ２２／（Ｒ２１＋Ｒ２２）／Ｒ２６×ＶＤＤ（式２７）
となり、ＰＭＯＳトランジスタ４１と４２には電流源回路２で発生した電流によって規定された電流が流れる。
【００３８】
上記の電流Ｉ４は容量３１の充電と放電を行う充放電電流となる。まず、信号ΦＧがハイレベルである場合には、ＮＭＯＳトランジスタ８１のゲートにハイレベルが入力され、ＮＭＯＳトランジスタ８１はオンとなり、第１のスイッチ回路８はオンする。よって、ＮＭＯＳトランジスタ４３のドレインとソースは短絡され、ＮＭＯＳトランジスタ４３〜４５のゲートはローレベルになり、ＮＭＯＳトランジスタ４３〜４５には電流は流れない。従って、ＰＭＯＳトランジスタ４２からの電流Ｉ４は全て容量３１に流れ、容量３１の充電を行う。また一方で、信号ΦＧがローレベルである場合には、ＮＭＯＳトランジスタ８１のゲートにローレベルが入力され、ＮＭＯＳトランジスタ８１はオフとなり、第１のスイッチ回路８はオフする。よって、ＰＭＯＳトランジスタ４１からの電流Ｉ４は全てＮＭＯＳトランジスタ４３に流れる。ここで、ＮＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４および４５は、ゲートが共通結線されたカレントミラー構成であり、同じサイズのトランジスタであるので、ＮＭＯＳトランジスタ４４と４５にはそれぞれＮＭＯＳトランジスタ４３に流れる電流と同じ大きさの電流Ｉ４が流れる。ＮＭＯＳトランジスタ４４と４５に流れる電流の和は２×Ｉ４であり、容量３１の放電電流となる。またこのとき、ＰＭＯＳトランジスタ４２からの電流Ｉ４により容量３１には充電電流Ｉ４が流れており、結果として容量３１には大きさＩ４の放電電流が流れる。
【００３９】
以上から、電流Ｉ４は容量３１の充電と放電を行う充放電電流となり、信号ΦＧがハイレベルである場合には容量３１は充電され、ローレベルである場合には容量３１は放電される。
【００４０】
図２において、比較回路６は比較回路６１で構成される。比較回路６１の反転入力端子は配線Ｅに接続され、非反転入力端子は容量３１の一方の端子ＯＵＴに接続される。比較回路６１は、反転入力端子に入力される電圧ＶＥと非反転入力端子に入力される電圧ＶＯＵＴとを比較して配線Ｆに信号ΦＦを出力する。比較回路６の出力信号ΦＦは、ＶＯＵＴ＜ＶＥであるときにローレベル、ＶＯＵＴ＞ＶＥであるときにハイレベルである信号となる。比較回路６が出力した信号ΦＦは配線Ｆによりスイッチ制御回路７に入力される。
【００４１】
図２において、スイッチ制御回路７は、定電流源７１、ＮＭＯＳトランジスタ７２、インバータ７３〜７５で構成される。定電流源７１の一方の端子は電源電圧端子１０に接続され、もう一方の端子はＮＭＯＳトランジスタ７２のドレインに接続される。ＮＭＯＳトランジスタ７２のゲートには配線Ｆが接続され、ソースは接地電圧端子１１に接続される。ＮＭＯＳトランジスタ７２のドレインはインバータ７３の入力に接続され、インバータ７３の出力はインバータ７４の入力に、インバータ７４の出力はインバータ７５の入力に、それぞれ接続される。またインバータ７４の出力は配線Ｇに接続され、またインバータ７５の出力は配線Ｊに接続される。
【００４２】
スイッチ制御回路７は以上のように構成されており、次のように動作する。信号φＦがハイレベルの場合には、ＮＭＯＳトランジスタ７２はオンとなり、ＮＭＯＳトランジスタ７２のドレインはローレベルとなる。また、信号φＦがローレベルの場合には、ＮＭＯＳトランジスタ７２はオフとなり、ＮＭＯＳトランジスタ７２のドレインはハイレベルとなる。従って、定電流源７１とＮＭＯＳトランジスタ７２はインバータを形成し、反転電圧はＮＭＯＳトランジスタ７２の閾い値電圧となる。ＮＭＯＳトランジスタ７２のドレインがローレベルの場合には、インバータ７３の出力はハイレベル、インバータ７４の出力はローレベル、インバータ７５の出力はハイレベルとなる。また、ＮＭＯＳトランジスタ７２のドレインがハイレベルの場合には、インバータ７３の出力はローレベル、インバータ７４の出力はハイレベル、インバータ７５の出力はローレベルとなる。以上から、スイッチ制御回路７は、信号φＦがハイレベルの場合には、信号φＧにローレベル、信号φＪにハイレベルを出力し、信号φＦがローレベルの場合には、信号φＧにハイレベル、信号φＪにローレベルを出力する。
【００４３】
図２において、基準電圧回路５は、抵抗５１〜５３で構成される。抵抗５１〜５３は直列接続され、抵抗５１の一方の端子は電源電圧端子１０に接続され、もう一方の端子は抵抗５２の一方の端子に接続される。抵抗５３の一方の端子は接地電圧端子１１に接続され、もう一方の端子は抵抗５２のもう一方の端子に接続される。抵抗５１と抵抗５２の接続点は配線Ｈに接続され、抵抗５２と抵抗５３の接続点は配線Ｌに接続される。
【００４４】
基準電圧回路５は以上のように構成されており、次のように動作する。抵抗５１〜５３の抵抗値をそれぞれＲ５１〜Ｒ５３とすると、配線Ｈの電位ＶＨおよび配線Ｌの電位ＶＬは、それぞれ次のように表される。
【００４５】
ＶＨ＝（Ｒ５２＋Ｒ５３）／（Ｒ５１＋Ｒ５２＋Ｒ５３）×ＶＤＤ（式２８）
ＶＬ＝Ｒ５３／（Ｒ５１＋Ｒ５２＋Ｒ５３）×ＶＤＤ（式２９）
従って、ＶＨおよびＶＬは電源電圧に比例して変化する基準電圧となり、基準電圧回路５は電源電圧に比例して変化する第１の基準電圧ＶＨおよび第２の基準電圧ＶＬを発生する。ここに、第１の基準電圧ＶＨおよび第２の基準電圧ＶＬはＲ５１〜Ｒ５３の値によって任意に設定できる。
【００４６】
図２において、第２のスイッチ回路９は、ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２とで構成される。ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２のゲートは共通結線され、配線Ｊに接続される。またＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２のソースは共通結線され、配線Ｅに接続される。またＰＭＯＳトランジスタ９１のドレインは配線Ｈに、ＮＭＯＳトランジスタ９２のドレインは配線Ｌに接続される。
【００４７】
第２のスイッチ回路９は以上のように構成されており、次のように動作する。信号φＪがハイレベルの場合には、ＰＭＯＳトランジスタ９１はオフとなり、ＮＭＯＳトランジスタ９２はオンとなるため、配線Ｅの電位は配線Ｌの電位と等しくなる。また、信号φＪがローレベルの場合には、ＰＭＯＳトランジスタ９１はオンとなり、ＮＭＯＳトランジスタ９２はオフとなるため、配線Ｅの電位は配線Ｈの電位と等しくなる（ＶＥ＝ＶＨ）。
【００４８】
従って、第２のスイッチ回路９は、信号φＪによって、配線Ｅの電圧を第１の基準電圧ＶＨまたは第２の基準電圧ＶＬに切り替えるスイッチとして動作し、信号φＪがローレベルの場合には、配線Ｅの電圧は第１の基準電圧ＶＨとなり、信号φＪがハイレベルの場合には、配線Ｅの電圧は第２の基準電圧ＶＬとなる。
【００４９】
以上に説明したように図２の１〜９は構成され、２〜９の各回路はそれぞれ、第１の実施例で示した図１の２〜９の各回路の動作と同じように動作する。よって、図２の１は、図１の三角波発生回路１と同様に三角波発生回路として動作する。
【００５０】
また、図２の三角波発生回路１の発振周波数ｆと発振振幅ΔＶは次のように表される。発振周波数ｆは、（式１０）、（式２７）、（式２８）〜（式２９）から、
ｆ＝Ｉ４／｛２Ｃ×（ＶＨ−ＶＬ）｝
＝｛α×Ｒ２２／（Ｒ２１＋Ｒ２２）／Ｒ２６×ＶＤＤ｝／［２Ｃ×｛（Ｒ ５２＋Ｒ５３）／（Ｒ５１＋Ｒ５２＋Ｒ５３）×ＶＤＤ｝〜｛Ｒ５３／（Ｒ５１＋Ｒ５２＋Ｒ５３）×ＶＤＤ｝］
＝｛α／（２Ｃ×Ｒ２６）｝×｛Ｒ２２／（Ｒ２１＋Ｒ２２）｝×｛（Ｒ５１＋Ｒ５２＋Ｒ５３）／Ｒ５２｝ （式３０）
と表され、抵抗Ｒ２１、Ｒ２２、Ｒ２６、Ｒ５１〜Ｒ５３、カレントミラー比αおよび容量３の容量Ｃによって決まり、電源電圧に依存しない周波数となる。次に三角波の振幅ΔＶは、（式８）、（式２８）〜（式２９）から、
ΔＶ＝ＶＨ−ＶＬ
＝｛（Ｒ５２＋Ｒ５３）／（Ｒ５１＋Ｒ５２＋Ｒ５３）×ＶＤＤ｝×｛Ｒ５３／（Ｒ５１＋Ｒ５２＋Ｒ５３）×ＶＤＤ｝
＝｛Ｒ５２／（Ｒ５１＋Ｒ５２＋Ｒ５３）｝×ＶＤＤ
となり、振幅ΔＶは抵抗Ｒ５１〜Ｒ５３に依存し、電源電圧に比例して変化する振幅となる。また、三角波の出力電圧の最大値はＶＨであり、最大値はＶＬとなる。
【００５１】
以上から、図２のような構成にすることにより、発振周波数が電源電圧に依存せず、かつ発振振幅が電源電圧に依存した三角波を得ることができる。
【００５２】
本実施例では便宜上、スイッチ制御回路７において、定電流源とＮＭＯＳトランジスタからなるインバータと、他の３つのインバータによる回路構成としたが、本実施例のスイッチ制御回路７と同様の信号を出力する回路であれば、インバータはいくつでも良い。また、定電流源とＮＭＯＳトランジスタからなるインバータはＣＭＯＳインバータ等でも良い。
【００５３】
また、本実施例では便宜上、第２のスイッチ回路８、第２のスイッチ回路９において、ＰＭＯＳトランジスタによるＰＭＯＳスイッチおよびＮＭＯＳトランジスタによるＮＭＯＳスイッチを示したが、制御信号によってＯＮ／ＯＦＦ可能な素子であれば、例えばトランスミッションゲート等を用いても良い。
【００５４】
第１の実施例と第２の実施例では、便宜上、ＶＳＳを接地電圧としたが、正の電源電圧でも負の電源電圧でもよい。
【００５５】
第１の実施例と第２の実施例の説明においては、便宜上、回路の動作を説明するために各信号のハイレベルおよびローレベルを指定したが、容量３を充電する時にＶＥ＝ＶＨであり、かつ容量３を放電する時にＶＥ＝ＶＬとなる組み合わせであれば、各信号のハイレベルおよびローレベルはそれぞれ逆でもよく、またいかなる組み合わせでも良い。
【００５６】
また、第１の実施例と第２の実施例においては、基準電圧回路において、一つの基準電圧回路から複数の基準電圧を発生する構成としたが、基準電圧回路を複数設けてもよい。
【００５７】
なお、第２の実施例では、便宜上、ＭＯＳトランジスタ構成による三角波発振回路について説明したが、ＭＯＳトランジスタの代わりにバイポーラトランジスタやＦＥＴ等を用いた三角波発振回路についても、同様に適用することができる。
【００５８】
また、抵抗および容量は、半導体集積回路に内蔵しても、また外付けとしても構わないことはもちろんである。
【００５９】
【発明の効果】
以上説明したように、本発明の三角波発振回路は、電源電圧に依存した電流を発生する電流源回路と、電源電圧に依存した複数の基準電圧を発生する基準電圧回路とを設けることにより、発振周波数が電源電圧に依存せず、かつ発振振幅が電源電圧に依存した三角波を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態における三角波発振回路の第１の実施例の回路図である。
【図２】本発明の実施形態における三角波発振回路の第２の実施例の回路図である。
【符号の説明】
１ 三角波発生回路
２ 電流源回路
３ 容量
４ 充放電回路
５ 基準電圧回路
６ 比較回路
７ スイッチ制御回路
８ 第１のスイッチ回路
９ 第２のスイッチ回路
１０ 電源電圧端子
１１ 接地電圧端子
２１、２２、２６ 抵抗
２３ オペアンプ
２４ ＰＭＯＳトランジスタ
２５ ＮＭＯＳトランジスタ
３１ 容量
４１、４２ ＰＭＯＳトランジスタ
４３〜４５ ＮＭＯＳトランジスタ
５１〜５３ 抵抗
６１ コンパレータ
７１ 定電流源
７２ ＮＭＯＳトランジスタ
７３〜７５ インバータ
８１ ＮＭＯＳトランジスタ
９１ ＰＭＯＳトランジスタ
９２ ＮＭＯＳトランジスタ
Claims (3)
- 電源電圧に依存した電流を発生する電流源回路と、
容量と、
前記電流源回路により規定された電流を、前記容量に充電または前記容量から放電する充放電回路と、
前記電源電圧に依存した複数の基準電圧を発生する基準電圧回路と、
前記容量の電圧と前記基準電圧とを比較する比較回路と、
前記比較回路の出力電圧に応じて前記充放電回路の充電と放電とを切り替えるスイッチ回路と、
前記比較回路の出力電圧に応じて前記複数の基準電圧を切り替えるスイッチ回路と、を有することを特徴とする三角波発振回路。 - 前記電流源回路は、電源の電圧を分割する複数の抵抗と、前記抵抗による分割電圧を入力とするバッファ回路と、を有することを特徴とする請求項１に記載された三角波発振回路。
- 前記基準電圧回路は、電源の電圧を分割する複数の抵抗の直列接続で構成されることを特徴とする請求項１に記載された三角波発振回路。
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|---|---|---|---|
| JP2003039519A JP2004253868A (ja) | 2003-02-18 | 2003-02-18 | 三角波発振回路 |
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| JP2003039519A JP2004253868A (ja) | 2003-02-18 | 2003-02-18 | 三角波発振回路 |
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| Publication Number | Publication Date |
|---|---|
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| JP2003039519A Pending JP2004253868A (ja) | 2003-02-18 | 2003-02-18 | 三角波発振回路 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7898349B2 (en) | 2007-02-21 | 2011-03-01 | Seiko Instruments Inc. | Triangular wave generating circuit, and charging and discharging control circuit |
| JP2012019595A (ja) * | 2010-07-07 | 2012-01-26 | Shindengen Electric Mfg Co Ltd | ドライブ信号生成回路、制御装置、スイッチング電源装置、および、制御方法 |
| WO2020244226A1 (zh) * | 2019-06-04 | 2020-12-10 | 中国电子科技集团公司第二十四研究所 | 一种振荡电路及电子设备 |
-
2003
- 2003-02-18 JP JP2003039519A patent/JP2004253868A/ja active Pending
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| WO2020244226A1 (zh) * | 2019-06-04 | 2020-12-10 | 中国电子科技集团公司第二十四研究所 | 一种振荡电路及电子设备 |
| US11476803B2 (en) | 2019-06-04 | 2022-10-18 | No.24 Research Institute Of China Electronics Technology Group Corporation | Oscillating circuit and electronic device |
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