JP3594631B2 - 電源に対して補償されたｍｏｓ発振回路 - Google Patents
電源に対して補償されたｍｏｓ発振回路 Download PDFInfo
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- H03B5/02—Details
- H03B5/04—Modifications of generator to compensate for variations in physical values, e.g. power supply, load, temperature
Description
【０００１】
【産業上の利用分野】
本発明は、第１電源と第２電源との間に接続されたＭＯＳ発振回路に係る。
【０００２】
【従来の技術】
集積回路においては、内部電圧基準の発生、電荷ポンピング及びその他の機能のような種々の作業を行うために発振回路が広く使用されている。非常に一般的に使用されているＭＯＳ発振回路は、図１に示すように、奇数のインバータ段が正のフィードバックループに接続されたリング発振器である。この回路は、各インバータをある論理状態から別の論理状態に切り換えることにより動作する。最初に論理１にあった出力端子が論理０に切り換わると仮定すると、フィードバックループにより、第１インバータの出力ノードは０から１に切り換わる。
【０００３】
その出力ノードにおける０から１への切り換えは、ＲＣ時定数の後に生じ、Ｒは出力ノードにおける抵抗負荷でありそしてＣはそのノードにおけるキャパシタンスである。同様に、第２のインバータの出力ノードは、指定のＲＣ時定数の後に論理状態が１から０に切り換わる。それ故、典型的に５０ないし１００個の段の全ＲＣ時定数の和の後に、出力端子の状態が再び０から１に変化する。これは第１インバータを再び切り換え、この回路が前後に切り換わり、いずれのノードにおいても、論理状態が１と０との間で発振する。
【０００４】
【発明が解決しようとする課題】
この形式の回路の主たる欠点は、発振回路に対する電源の安定性と、発振回路の集積回路エレメントを形成するのに用いられる最小のプロセス変更とに大きく依存していることである。例えば、正の電圧源ＶＣＣが＋５．５Ｖから＋５．５Ｖに変動すると、発振周期がほぼ１００％変化することになる。これでは、ほとんどの用途に受け入れられない。
【０００５】
【課題を解決するための手段】
本発明は、電源の変動に実質的に係わりないＭＯＳ発振回路を提供する。この発振回路は、更に、典型的なＭＯＳプロセスデバイスエレメントを使用し、発振回路を製造するのにＭＯＳ半導体プロセスを変更する必要がない。
【０００６】
本発明は、第１電源と第２電源との間に接続されたＭＯＳ発振回路を提供するものである。この発振回路は、２つの基準電流を発生するために第１及び第２の電源に接続された電流ミラーブロックを有している。制御端子を有するスイッチがキャパシタをこの電流ミラーブロックに接続し、キャパシタが制御端子の信号に応答して２つの基準電流により各々交互に充電及び放電されるようになっている。シュミットトリガーは、その入力端子が上記キャパシタに接続されそしてその出力端子がフィードバック形態で制御端子に接続され、これにより、電源の変動には実質的に係わりなく出力端子に発振信号が発生される。
【０００７】
又、基準電圧ブロックも、上記基準電流を発生する電流ミラーブロックのための電源の変動とは実質的に係わりなく基準電圧を発生する。
【０００８】
【実施例】
図２は本発明によるＭＯＳ発振回路の一般的な構成を示すブロック図である。ブロック２０は、電源電圧の変動を補償するために一定電圧を発生する。ブロック２０からの一定電圧は、電流ミラーブロック３０に一定電流を発生するのに使用される。ブロック３０からのこの一定電流は、キャパシタエレメント５０を充電又は放電するのに使用される。この充電及び放電動作は、シュミットトリガー回路４０の出力に応答して動作するスイッチ６０によってフィードバック制御される。キャパシタエレメント５０は、シュミットトリガーブロック４０の入力に接続される。
【０００９】
動作に際し、キャパシタエレメント５０は、ブロック３０からスイッチ６０を経て送られる一定電流によって充電される。同様に、キャパシタエレメント５０は、ブロック３０からの一定電流で放電される。キャパシタエレメント５０の充電及び放電は、シュミットトリガー回路４０の出力に応答して動作するスイッチ６０の制御のもとで行われる。スイッチ６０は、電流ミラーブロック３０を介してキャパシタエレメント５０を交互に充電及び放電するように動作する。このように、シュミトトリガー自体の出力は、電源の変動に実質的に関わりのない周期をもつ正確な発振信号を発生する。更に、以下に述べるように、標準的なＭＯＳデバイスが使用され、特定のＭＯＳ半導体プロセスを変更する必要はない。
【００１０】
図３は、本発明の一実施例の詳細な回路図である。この発振回路は、該回路を各々動作できるようにすると共に、該回路がいったんイネーブルされると該回路の発振周波数を増加するために２つの制御端子１３及び１８を有している。これについては、以下で説明する。
【００１１】
基準電圧発生ブロック２０は２つの電圧分割回路網を有している。第１の回路網はＮＭＯＳトランジスタ２１によって形成され、該トランジスタのソースは、イネーブリングトランジスタ１５のドレインに接続されている。又、第１の回路網にはＰＭＯＳトランジスタ２２もあり、そのドレインはＮＭＯＳトランジスタ２１のドレインに接続されている。ＰＭＯＳトランジスタ２２のソースは、２つの電圧源のうちの正の電圧源ＶＣＣに接続されている。トランジスタ２１及び２２のゲートは、これらトランジスタのドレインから見た共通のノードに接続されており、従って、これらトランジスタは各々ダイオード形態で接続されている。
【００１２】
第２の回路網は、正の電圧源とイネーブリングトランジスタ１５のドレインとの間の３つの直列接続抵抗２４ないし２６によって形成される。抵抗２４ないし２５と抵抗２６との間にはノード２８があり、これは、ＮＭＯＳトランジスタであるシャントトランジスタ２３のドレインに接続され、そして該トランジスタは抵抗２４及び２５と並列に接続されている。又、このトランジスタ２３のソースは、ＮＭＯＳトランジスタ１５のドレイン、即ちノード２９に接続されている。第１回路網のトランジスタ２１及び２２のゲートに共通接続されたシャントトランジスタ２３のゲートは、トランジスタ２１及び２２のドレイン間に形成されたノードに接続される。
【００１３】
ＭＯＳ発振回路は、制御端子１３の論理低信号、即ち論理０信号によってイネーブルされる。この信号は反転されて、ＭＯＳトランジスタ１５をオンにする。従って、該トランジスタ１５のドレイン、即ちノード２９は、実質的に、２つの電源のうちの低い方の第２電源の電圧、即ちグランド電圧となる。分割回路網の各々からノード２７及び２８に各々電圧が発生される。これらノード電圧はどちらも正の電源ＶＣＣの増加と共に上昇する。電源電圧の増加に伴い、シャントトランジスタ２３のゲート（ノード２７）の電圧及びドレイン（ノード２８）の電圧が上昇する。それ故、トランジスタ２３に流れる電流も増加する。ＭＯＳトランジスタ２３は、ＶＣＣが上昇するときに該トランジスタ２３の電流増加が抵抗２６の電流増加に等しくなるように設計されている。ＮＭＯＳトランジスタ２３は、抵抗２６の増加する電流をシャントするので、抵抗２４及び２５には一定の電流が流れる。従って、２つの抵抗２４及び２５に流れる電流は電源の変動に係わりなく一定であるから、ノード２８の電圧は、実質的にグランド電圧であるノード２９に対して一定である。従って、ノード２８には一定の電圧が発生される。
【００１４】
又、抵抗及びトランジスタの電流は負の温度係数を有するので、この電圧は実質的に温度補償されることに注意されたい。従って、両回路網の電流は、温度の変動に対して同様に追従する。
【００１５】
ブロック２０からの一定電圧は、電流ミラーブロック３０に一定電流を発生するのに使用される。ブロック３０は入力トランジスタ３１を有し、そのソースはノード２９に接続されそしてそのゲートはブロック２０のノード２８に接続される。このＮＭＯＳトランジスタ３１のドレインは、ＰＭＯＳトランジスタ３２に接続され、該トランジスタはダイオードの形態で接続されている。このＰＭＯＳトランジスタ３２は、そのソースが正の電源に接続され、そしてそのゲート及びドレインがＰＭＯＳトランジスタ３３のドレイン及びＰＭＯＳトランジスタ３４及び３５のゲートに共通接続されている。ＰＭＯＳトランジスタ３３ないし３５のソースは、正の電源に接続されている。ＰＭＯＳトランジスタ３４及び３５のドレインは、ＰＭＯＳトランジスタ６２及びＮＭＯＳトランジスタ６１の２つのトランジスタの形態のスイッチ６０に接続され、このスイッチは、容量性エレメント５０の充電及び放電動作を制御する。
【００１６】
又、電流ミラーブロック３０にはＮＭＯＳトランジスタ３６及び３７もあり、それらのゲートは入力トランジスタ３１のゲートに接続されている。ＮＭＯＳトランジスタ３６及び３７は、それらのソースがグランドレベルの第２電源に接続されそしてそれらのドレインが、トランジスタ６１及び６２によって形成されたスイッチ６０に接続される。
【００１７】
入力トランジスタ３１は、そのゲートがノード２８に接続されそしてそのソースがノード２９に接続され、トランジスタ３１のＶＧＳが一定になっている。トランジスタ３１及び直列接続のトランジスタ３２を介して一定電流Ｉｒｅｆ が発生される。ＰＭＯＳトランジスタ３４（及びＰＭＯＳトランジスタ３５）は、ＰＭＯＳトランジスタ３２に対し電流ミラー形態で接続される。従って、ＰＭＯＳトランジスタ３４及び３５にも基準電流が発生される。同様に、ノード２９は実質的にグランドレベルであるから、ＮＭＯＳトランジスタ３７（及びＮＭＯＳトランジスタ３６）は、トランジスタ３１の電流ミラーである。従って、ＮＭＯＳトランジスタ３７及び３６に基準電流が発生される。これらの基準電流ＩＣ 及びＩＤ は、２つのスイッチングトランジスタ６１及び６２の動作により容量性エレメント５０を各々充電及び放電する。
【００１８】
２つのトランジスタ６１及び６２はキャパシタエレメント５０のゲートに共通接続され、該エレメント５０は、ソース及びドレインが接地されたキャパシタ構成トランジスタの形態である。ＰＭＯＳトランジスタ６２のソースは、ＰＭＯＳトランジスタ３４のドレインに接続されると共に、ＰＭＯＳトランジスタ３８を経てＰＭＯＳトランジスタ３５のドレインに接続される。ＮＭＯＳトランジスタ６１のソースは、ＮＭＯＳトランジスタ３７のドレインに接続されると共に、ＮＭＯＳトランジスタ３９を経てＮＭＯＳトランジスタ３６のドレインに接続される。
【００１９】
キャパシタ構成のトランジスタ５０のゲートは、シュミットトリガー回路４０の入力ノード５１にも接続される。シュミットトリガー回路４０のトランジスタ４１ないし４６は、このような回路の典型的な構成である。トランジスタ４１ないし４４は、正の電源とグランドとの間に直列に接続されている。ＮＭＯＳトランジスタ４１はそのソースが接地されそしてそのドレインがＮＭＯＳトランジスタ４２のソースに接続され、該トランジスタ４２はそのドレインがＰＭＯＳトランジスタ４３のドレインに接続されている。ＰＭＯＳトランジスタ４３はそのソースがＰＭＯＳトランジスタ４４のドレインに接続され、該トランジスタのソースは正の電源ＶＣＣに接続されている。４つのトランジスタ４１ないし４４の全てのゲートはシュミットトリガー回路４０の入力ノード５１及びキャパシタエレメント５０のゲートに接続されている。ＮＭＯＳトランジスタ４５はそのソースがＮＭＯＳトランジスタ４１のドレインとＮＭＯＳトランジスタ４２のソースとに接続され、一方、そのドレインが電源電圧ＶＣＣに接続されている。ＰＭＯＳトランジスタ４６はそのソースがＰＭＯＳトランジスタ４４及び４３のドレイン及びソースに各々接続されている。ＰＭＯＳトランジスタ４６のドレインは接地されている。ＮＭＯＳトランジスタ４５及びＰＭＯＳトランジスタ４６のゲートは、ＮＭＯＳトランジスタ４２及びＰＭＯＳトランジスタ４３のドレインによって形成されたシュミットトリガーの出力ノードに共通接続される。
【００２０】
回路４０の残り部分は、トランジスタ４２及び４３の共通のドレインからのスイッチング信号の極性を効果的に反転するための適当なサイズのトランジスタを伴うインバータ４７である。回路４０の出力ノード４８から、２つの直列接続されたインバータ５１及び５２が端子１９の出力信号に対して更に別のバッファを構成する。
【００２１】
シュミットトリガー回路について予想されるように、この回路は、入力信号が論理０から論理１へ上昇するときは入力トリップ電圧Ｖ１に、そして入力電圧が論理１から論理０に下降するときはＶ２に正確に切り換わる。このトリップ電圧Ｖ１とＶ２の関係は、次の式で与えられる。
Ｖ１＝（１／Ｃ５０）＊ＩＣ ＊Ｔ１
Ｖ２＝（１／Ｃ５０）＊ＩＤ ＊Ｔ２
但し、Ｔ２は、キャパシタエレメント５０をＶ１からＶ２まで充電するに要する時間であり、そしてＴ１はキャパシタＣ５０をＶ２からＶ１まで放電するに要する時間である。基準電流ＩＣ 及びＩＤ はエレメント５０のキャパシタンスと共に固定であるから、Ｔ１及びＴ２も固定である。シュミットトリガー回路４０は正確な周期でスイッチする。
【００２２】
図４は、発振回路の種々のノードに現れる信号のタイミングを示す図である。Ｔ２時間の後に、キャパシタ５０が充電されて、シュミットトリガー回路４０がその出力を論理０から論理１へ切り換えるようにさせる。これは、トランジスタ６１をオンにしそしてトランジスタ６２をオフにする。ノード５１はＶ１に向かって下降し、そこで、ノード４８はＴ２時間の後に論理１から論理０へスイッチする。キャパシタンスエレメントは電流ＩＤ によって放電される。これはスイッチングトランジスタ６２をオンにし、キャパシタ５０がＴ１時間の後に電流ＩＣ により充電されるようにする。シュミットトリガーの出力ノード４８は論理１から論理０へ変化し、発振サイクルが続く。ＩＣ 及びＩＤ は異なる大きさをもつものとして示されたが、一般に電流の大きさは同じであることに注意されたい。
【００２３】
上記回路には少数のインバータしか含まれないことにより、発振の周期は電源の変動を比較的免れるものである。更に、この発振回路は、５０ないし１００段の従来のリング発振器よりも集積回路上の占有空間が著しく少ない。
【００２４】
前記で指摘したように、制御端子１３は、発振回路の機能をイネーブル及びディスエイブルする。端子１３の信号が論理１即ち高レベルの場合は、発振回路がディスエイブルされる。ブロック２０のノード２９はグランドから減結合され、シュミットトリガーの入力ノード５１が接地される。論理０信号は発振回路をイネーブルする。
【００２５】
制御端子１８は、発振回路の発振周波数を増加させるものである。この端子１８は、ＰＭＯＳトランジスタ３８のゲート（インバータ１７を経て）に接続されると共に、ＮＭＯＳトランジスタ３９のゲートに接続される。端子１８の信号が論理１のときは、両トランジスタ３８及び３９がオンにされる。これは、基準電流ＩＣ に対しＰＭＯＳトランジスタ３５によって追加の電流ソースを与えると共に、基準電流ＩＤ に対しＮＭＯＳトランジスタ３６によって追加の電流シンクを与える。トランジスタ３５及び３６（そして３８及び３９）のサイズに基づいてこれら基準電流ＩＣ 及びＩＤ は選択された量だけ増加される。Ｔ１及びＴ２は、これらの量だけ短くなる。
【００２６】
以上、本発明の好ましい実施例を詳細に説明したが、本発明の範囲内で種々の変更、修正及び等効物が明らかであろう。又、上記実施例に適当な変更を行うことにより本発明を等しく適用できることも明らかであろう。従って、上記説明は本発明を限定するものではなく、本発明は特許請求の範囲のみによって限定されるものとする。
【図面の簡単な説明】
【図１】公知のリング発振器を示す図である。
【図２】本発明によるＭＯＳ発振回路のブロック図である。
【図３】本発明の一実施例による発振回路の詳細な回路図である。
【図４】図３に示す回路の種々のノードに現れる信号を示したタイミング図である。
【符号の説明】
１３、１８ 制御端子
１９ 出力端子
２０ 一定電圧発生ブロック
３０ 電流ミラーブロック
４０ シュミットトリガーブロック
５０ キャパシタエレメント
６０ スイッチ
【産業上の利用分野】
本発明は、第１電源と第２電源との間に接続されたＭＯＳ発振回路に係る。
【０００２】
【従来の技術】
集積回路においては、内部電圧基準の発生、電荷ポンピング及びその他の機能のような種々の作業を行うために発振回路が広く使用されている。非常に一般的に使用されているＭＯＳ発振回路は、図１に示すように、奇数のインバータ段が正のフィードバックループに接続されたリング発振器である。この回路は、各インバータをある論理状態から別の論理状態に切り換えることにより動作する。最初に論理１にあった出力端子が論理０に切り換わると仮定すると、フィードバックループにより、第１インバータの出力ノードは０から１に切り換わる。
【０００３】
その出力ノードにおける０から１への切り換えは、ＲＣ時定数の後に生じ、Ｒは出力ノードにおける抵抗負荷でありそしてＣはそのノードにおけるキャパシタンスである。同様に、第２のインバータの出力ノードは、指定のＲＣ時定数の後に論理状態が１から０に切り換わる。それ故、典型的に５０ないし１００個の段の全ＲＣ時定数の和の後に、出力端子の状態が再び０から１に変化する。これは第１インバータを再び切り換え、この回路が前後に切り換わり、いずれのノードにおいても、論理状態が１と０との間で発振する。
【０００４】
【発明が解決しようとする課題】
この形式の回路の主たる欠点は、発振回路に対する電源の安定性と、発振回路の集積回路エレメントを形成するのに用いられる最小のプロセス変更とに大きく依存していることである。例えば、正の電圧源ＶＣＣが＋５．５Ｖから＋５．５Ｖに変動すると、発振周期がほぼ１００％変化することになる。これでは、ほとんどの用途に受け入れられない。
【０００５】
【課題を解決するための手段】
本発明は、電源の変動に実質的に係わりないＭＯＳ発振回路を提供する。この発振回路は、更に、典型的なＭＯＳプロセスデバイスエレメントを使用し、発振回路を製造するのにＭＯＳ半導体プロセスを変更する必要がない。
【０００６】
本発明は、第１電源と第２電源との間に接続されたＭＯＳ発振回路を提供するものである。この発振回路は、２つの基準電流を発生するために第１及び第２の電源に接続された電流ミラーブロックを有している。制御端子を有するスイッチがキャパシタをこの電流ミラーブロックに接続し、キャパシタが制御端子の信号に応答して２つの基準電流により各々交互に充電及び放電されるようになっている。シュミットトリガーは、その入力端子が上記キャパシタに接続されそしてその出力端子がフィードバック形態で制御端子に接続され、これにより、電源の変動には実質的に係わりなく出力端子に発振信号が発生される。
【０００７】
又、基準電圧ブロックも、上記基準電流を発生する電流ミラーブロックのための電源の変動とは実質的に係わりなく基準電圧を発生する。
【０００８】
【実施例】
図２は本発明によるＭＯＳ発振回路の一般的な構成を示すブロック図である。ブロック２０は、電源電圧の変動を補償するために一定電圧を発生する。ブロック２０からの一定電圧は、電流ミラーブロック３０に一定電流を発生するのに使用される。ブロック３０からのこの一定電流は、キャパシタエレメント５０を充電又は放電するのに使用される。この充電及び放電動作は、シュミットトリガー回路４０の出力に応答して動作するスイッチ６０によってフィードバック制御される。キャパシタエレメント５０は、シュミットトリガーブロック４０の入力に接続される。
【０００９】
動作に際し、キャパシタエレメント５０は、ブロック３０からスイッチ６０を経て送られる一定電流によって充電される。同様に、キャパシタエレメント５０は、ブロック３０からの一定電流で放電される。キャパシタエレメント５０の充電及び放電は、シュミットトリガー回路４０の出力に応答して動作するスイッチ６０の制御のもとで行われる。スイッチ６０は、電流ミラーブロック３０を介してキャパシタエレメント５０を交互に充電及び放電するように動作する。このように、シュミトトリガー自体の出力は、電源の変動に実質的に関わりのない周期をもつ正確な発振信号を発生する。更に、以下に述べるように、標準的なＭＯＳデバイスが使用され、特定のＭＯＳ半導体プロセスを変更する必要はない。
【００１０】
図３は、本発明の一実施例の詳細な回路図である。この発振回路は、該回路を各々動作できるようにすると共に、該回路がいったんイネーブルされると該回路の発振周波数を増加するために２つの制御端子１３及び１８を有している。これについては、以下で説明する。
【００１１】
基準電圧発生ブロック２０は２つの電圧分割回路網を有している。第１の回路網はＮＭＯＳトランジスタ２１によって形成され、該トランジスタのソースは、イネーブリングトランジスタ１５のドレインに接続されている。又、第１の回路網にはＰＭＯＳトランジスタ２２もあり、そのドレインはＮＭＯＳトランジスタ２１のドレインに接続されている。ＰＭＯＳトランジスタ２２のソースは、２つの電圧源のうちの正の電圧源ＶＣＣに接続されている。トランジスタ２１及び２２のゲートは、これらトランジスタのドレインから見た共通のノードに接続されており、従って、これらトランジスタは各々ダイオード形態で接続されている。
【００１２】
第２の回路網は、正の電圧源とイネーブリングトランジスタ１５のドレインとの間の３つの直列接続抵抗２４ないし２６によって形成される。抵抗２４ないし２５と抵抗２６との間にはノード２８があり、これは、ＮＭＯＳトランジスタであるシャントトランジスタ２３のドレインに接続され、そして該トランジスタは抵抗２４及び２５と並列に接続されている。又、このトランジスタ２３のソースは、ＮＭＯＳトランジスタ１５のドレイン、即ちノード２９に接続されている。第１回路網のトランジスタ２１及び２２のゲートに共通接続されたシャントトランジスタ２３のゲートは、トランジスタ２１及び２２のドレイン間に形成されたノードに接続される。
【００１３】
ＭＯＳ発振回路は、制御端子１３の論理低信号、即ち論理０信号によってイネーブルされる。この信号は反転されて、ＭＯＳトランジスタ１５をオンにする。従って、該トランジスタ１５のドレイン、即ちノード２９は、実質的に、２つの電源のうちの低い方の第２電源の電圧、即ちグランド電圧となる。分割回路網の各々からノード２７及び２８に各々電圧が発生される。これらノード電圧はどちらも正の電源ＶＣＣの増加と共に上昇する。電源電圧の増加に伴い、シャントトランジスタ２３のゲート（ノード２７）の電圧及びドレイン（ノード２８）の電圧が上昇する。それ故、トランジスタ２３に流れる電流も増加する。ＭＯＳトランジスタ２３は、ＶＣＣが上昇するときに該トランジスタ２３の電流増加が抵抗２６の電流増加に等しくなるように設計されている。ＮＭＯＳトランジスタ２３は、抵抗２６の増加する電流をシャントするので、抵抗２４及び２５には一定の電流が流れる。従って、２つの抵抗２４及び２５に流れる電流は電源の変動に係わりなく一定であるから、ノード２８の電圧は、実質的にグランド電圧であるノード２９に対して一定である。従って、ノード２８には一定の電圧が発生される。
【００１４】
又、抵抗及びトランジスタの電流は負の温度係数を有するので、この電圧は実質的に温度補償されることに注意されたい。従って、両回路網の電流は、温度の変動に対して同様に追従する。
【００１５】
ブロック２０からの一定電圧は、電流ミラーブロック３０に一定電流を発生するのに使用される。ブロック３０は入力トランジスタ３１を有し、そのソースはノード２９に接続されそしてそのゲートはブロック２０のノード２８に接続される。このＮＭＯＳトランジスタ３１のドレインは、ＰＭＯＳトランジスタ３２に接続され、該トランジスタはダイオードの形態で接続されている。このＰＭＯＳトランジスタ３２は、そのソースが正の電源に接続され、そしてそのゲート及びドレインがＰＭＯＳトランジスタ３３のドレイン及びＰＭＯＳトランジスタ３４及び３５のゲートに共通接続されている。ＰＭＯＳトランジスタ３３ないし３５のソースは、正の電源に接続されている。ＰＭＯＳトランジスタ３４及び３５のドレインは、ＰＭＯＳトランジスタ６２及びＮＭＯＳトランジスタ６１の２つのトランジスタの形態のスイッチ６０に接続され、このスイッチは、容量性エレメント５０の充電及び放電動作を制御する。
【００１６】
又、電流ミラーブロック３０にはＮＭＯＳトランジスタ３６及び３７もあり、それらのゲートは入力トランジスタ３１のゲートに接続されている。ＮＭＯＳトランジスタ３６及び３７は、それらのソースがグランドレベルの第２電源に接続されそしてそれらのドレインが、トランジスタ６１及び６２によって形成されたスイッチ６０に接続される。
【００１７】
入力トランジスタ３１は、そのゲートがノード２８に接続されそしてそのソースがノード２９に接続され、トランジスタ３１のＶＧＳが一定になっている。トランジスタ３１及び直列接続のトランジスタ３２を介して一定電流Ｉｒｅｆ が発生される。ＰＭＯＳトランジスタ３４（及びＰＭＯＳトランジスタ３５）は、ＰＭＯＳトランジスタ３２に対し電流ミラー形態で接続される。従って、ＰＭＯＳトランジスタ３４及び３５にも基準電流が発生される。同様に、ノード２９は実質的にグランドレベルであるから、ＮＭＯＳトランジスタ３７（及びＮＭＯＳトランジスタ３６）は、トランジスタ３１の電流ミラーである。従って、ＮＭＯＳトランジスタ３７及び３６に基準電流が発生される。これらの基準電流ＩＣ 及びＩＤ は、２つのスイッチングトランジスタ６１及び６２の動作により容量性エレメント５０を各々充電及び放電する。
【００１８】
２つのトランジスタ６１及び６２はキャパシタエレメント５０のゲートに共通接続され、該エレメント５０は、ソース及びドレインが接地されたキャパシタ構成トランジスタの形態である。ＰＭＯＳトランジスタ６２のソースは、ＰＭＯＳトランジスタ３４のドレインに接続されると共に、ＰＭＯＳトランジスタ３８を経てＰＭＯＳトランジスタ３５のドレインに接続される。ＮＭＯＳトランジスタ６１のソースは、ＮＭＯＳトランジスタ３７のドレインに接続されると共に、ＮＭＯＳトランジスタ３９を経てＮＭＯＳトランジスタ３６のドレインに接続される。
【００１９】
キャパシタ構成のトランジスタ５０のゲートは、シュミットトリガー回路４０の入力ノード５１にも接続される。シュミットトリガー回路４０のトランジスタ４１ないし４６は、このような回路の典型的な構成である。トランジスタ４１ないし４４は、正の電源とグランドとの間に直列に接続されている。ＮＭＯＳトランジスタ４１はそのソースが接地されそしてそのドレインがＮＭＯＳトランジスタ４２のソースに接続され、該トランジスタ４２はそのドレインがＰＭＯＳトランジスタ４３のドレインに接続されている。ＰＭＯＳトランジスタ４３はそのソースがＰＭＯＳトランジスタ４４のドレインに接続され、該トランジスタのソースは正の電源ＶＣＣに接続されている。４つのトランジスタ４１ないし４４の全てのゲートはシュミットトリガー回路４０の入力ノード５１及びキャパシタエレメント５０のゲートに接続されている。ＮＭＯＳトランジスタ４５はそのソースがＮＭＯＳトランジスタ４１のドレインとＮＭＯＳトランジスタ４２のソースとに接続され、一方、そのドレインが電源電圧ＶＣＣに接続されている。ＰＭＯＳトランジスタ４６はそのソースがＰＭＯＳトランジスタ４４及び４３のドレイン及びソースに各々接続されている。ＰＭＯＳトランジスタ４６のドレインは接地されている。ＮＭＯＳトランジスタ４５及びＰＭＯＳトランジスタ４６のゲートは、ＮＭＯＳトランジスタ４２及びＰＭＯＳトランジスタ４３のドレインによって形成されたシュミットトリガーの出力ノードに共通接続される。
【００２０】
回路４０の残り部分は、トランジスタ４２及び４３の共通のドレインからのスイッチング信号の極性を効果的に反転するための適当なサイズのトランジスタを伴うインバータ４７である。回路４０の出力ノード４８から、２つの直列接続されたインバータ５１及び５２が端子１９の出力信号に対して更に別のバッファを構成する。
【００２１】
シュミットトリガー回路について予想されるように、この回路は、入力信号が論理０から論理１へ上昇するときは入力トリップ電圧Ｖ１に、そして入力電圧が論理１から論理０に下降するときはＶ２に正確に切り換わる。このトリップ電圧Ｖ１とＶ２の関係は、次の式で与えられる。
Ｖ１＝（１／Ｃ５０）＊ＩＣ ＊Ｔ１
Ｖ２＝（１／Ｃ５０）＊ＩＤ ＊Ｔ２
但し、Ｔ２は、キャパシタエレメント５０をＶ１からＶ２まで充電するに要する時間であり、そしてＴ１はキャパシタＣ５０をＶ２からＶ１まで放電するに要する時間である。基準電流ＩＣ 及びＩＤ はエレメント５０のキャパシタンスと共に固定であるから、Ｔ１及びＴ２も固定である。シュミットトリガー回路４０は正確な周期でスイッチする。
【００２２】
図４は、発振回路の種々のノードに現れる信号のタイミングを示す図である。Ｔ２時間の後に、キャパシタ５０が充電されて、シュミットトリガー回路４０がその出力を論理０から論理１へ切り換えるようにさせる。これは、トランジスタ６１をオンにしそしてトランジスタ６２をオフにする。ノード５１はＶ１に向かって下降し、そこで、ノード４８はＴ２時間の後に論理１から論理０へスイッチする。キャパシタンスエレメントは電流ＩＤ によって放電される。これはスイッチングトランジスタ６２をオンにし、キャパシタ５０がＴ１時間の後に電流ＩＣ により充電されるようにする。シュミットトリガーの出力ノード４８は論理１から論理０へ変化し、発振サイクルが続く。ＩＣ 及びＩＤ は異なる大きさをもつものとして示されたが、一般に電流の大きさは同じであることに注意されたい。
【００２３】
上記回路には少数のインバータしか含まれないことにより、発振の周期は電源の変動を比較的免れるものである。更に、この発振回路は、５０ないし１００段の従来のリング発振器よりも集積回路上の占有空間が著しく少ない。
【００２４】
前記で指摘したように、制御端子１３は、発振回路の機能をイネーブル及びディスエイブルする。端子１３の信号が論理１即ち高レベルの場合は、発振回路がディスエイブルされる。ブロック２０のノード２９はグランドから減結合され、シュミットトリガーの入力ノード５１が接地される。論理０信号は発振回路をイネーブルする。
【００２５】
制御端子１８は、発振回路の発振周波数を増加させるものである。この端子１８は、ＰＭＯＳトランジスタ３８のゲート（インバータ１７を経て）に接続されると共に、ＮＭＯＳトランジスタ３９のゲートに接続される。端子１８の信号が論理１のときは、両トランジスタ３８及び３９がオンにされる。これは、基準電流ＩＣ に対しＰＭＯＳトランジスタ３５によって追加の電流ソースを与えると共に、基準電流ＩＤ に対しＮＭＯＳトランジスタ３６によって追加の電流シンクを与える。トランジスタ３５及び３６（そして３８及び３９）のサイズに基づいてこれら基準電流ＩＣ 及びＩＤ は選択された量だけ増加される。Ｔ１及びＴ２は、これらの量だけ短くなる。
【００２６】
以上、本発明の好ましい実施例を詳細に説明したが、本発明の範囲内で種々の変更、修正及び等効物が明らかであろう。又、上記実施例に適当な変更を行うことにより本発明を等しく適用できることも明らかであろう。従って、上記説明は本発明を限定するものではなく、本発明は特許請求の範囲のみによって限定されるものとする。
【図面の簡単な説明】
【図１】公知のリング発振器を示す図である。
【図２】本発明によるＭＯＳ発振回路のブロック図である。
【図３】本発明の一実施例による発振回路の詳細な回路図である。
【図４】図３に示す回路の種々のノードに現れる信号を示したタイミング図である。
【符号の説明】
１３、１８ 制御端子
１９ 出力端子
２０ 一定電圧発生ブロック
３０ 電流ミラーブロック
４０ シュミットトリガーブロック
５０ キャパシタエレメント
６０ スイッチ
Claims (2)
- 第１電源と第２電源との間に接続されたＭＯＳ発振回路において、
上記第１及び第２電源に接続されていて１つの基準電圧を発生する手段を備え、
第１及び第２のＭＯＳトランジスタを備え、各トランジスタは、第１及び第２のソース／ドレイン端子と、ゲートとを有しており、上記第１ＭＯＳトランジスタの第１ソース／ドレイン端子は上記第１電源に接続され、上記第２ＭＯＳトランジスタの第１ソース／ドレイン端子は上記第２電源に接続されそして上記第２ＭＯＳトランジスタの第２ソース／ドレイン端子は上記第１ＭＯＳトランジスタの第２ソース／ドレイン端子に接続され、一方の上記ＭＯＳトランジスタのゲートは、上記基準電圧発生手段に接続され、他方の上記ＭＯＳトランジスタのゲートはそのドレインに接続され、
第３のＭＯＳトランジスタを備え、その第１ソース／ドレイン端子は上記第１電源に接続され、そのゲートは、上記第１ＭＯＳトランジスタの上記ゲートに接続され、そしてその第２ソース／ドレイン端子は、第１基準電流ソースを構成する第１出力ノードを形成し、
第４のＭＯＳトランジスタを備え、その第１ソース／ドレイン端子は上記第２電源に接続され、そのゲートは、上記第２ＭＯＳトランジスタの上記ゲートに接続され、そしてその第２ソース／ドレイン端子は、第２基準電流シンクを構成する第２出力ノードを形成し、
更に、第５のＭＯＳトランジスタを備え、その第１ソース／ドレイン端子は上記第１電源に接続され、そのゲートは上記第１ＭＯＳトランジスタの上記ゲートに接続され、そしてその第２ソース／ドレイン端子は、第１結合トランジスタを介して上記第１出力ノードに接続され、該第１結合トランジスタは制御端子の信号に応答し、これにより、上記第５のＭＯＳトランジスタは、上記制御端子の信号に応答して増加された第１基準電流ソースを構成し、上記発振信号の周波数を高め、
更に、第６のＭＯＳトランジスタを備え、その第１ソース／ドレイン端子は上記第２電源に接続され、そのゲートは上記第２ＭＯＳトランジスタの上記ゲートに接続されそしてその第２ソース／ドレイン端子は、第２結合トランジスタを介して上記第２出力ノードに接続され、該第２結合トランジスタは制御端子の信号に応答し、これにより、上記第６のＭＯＳトランジスタは、上記制御端子の信号に応答して増加された第２基準電流シンクを構成し、上記発振信号の周波数を高め、
容量性手段を備え、
制御ノードを有していて、上記容量性手段を上記第１基準電流ソース及び第２基準電流シンクに接続し、上記容量性手段が上記制御ノード上の信号に応答して上記２つの基準電流により各々交互に充電及び放電されるようにするスイッチング手段を備え、
入力端子が上記容量性手段に接続されそして出力端子が上記制御端子に接続されたシュミットトリガーを備え、
上記電源の変動には実質的に係わりなく上記出力端子に発振信号が発生されることを特徴とするＭＯＳ発振回路。 - 上記第１及び第３ＭＯＳトランジスタは、ＰＭＯＳトランジスタより成り、そして上記第２及び第４ＭＯＳトランジスタは、ＮＭＯＳトランジスタより成る請求項１に記載のＭＯＳ発振回路。
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