KR101986799B1

KR101986799B1 - 저전력과 작은 면적으로 구현한 단일 비교기 구조의 릴렉세이션 발진기

Info

Publication number: KR101986799B1
Application number: KR1020170181575A
Authority: KR
Inventors: 이봉준; 부영건; 정성규
Original assignee: 주식회사 하이빅스
Priority date: 2017-12-27
Filing date: 2017-12-27
Publication date: 2019-06-07

Abstract

본 발명은 저전력과 작은 면적으로 구현한 단일 비교기 구조의 릴렉세이션 발진기에 관한 것으로서, 본 발명의 릴렉세이션 발진기는, 발진 주기의 불안정성, 동작 수명, 플리커 잡음 등이 없는 안정한 동작이 가능하며, 저전력과 작은 면적으로 구현 가능한 단일 비교기 구조를 갖는다.

Description

저전력과 작은 면적으로 구현한 단일 비교기 구조의 릴렉세이션 발진기{Relaxation oscillator of single comparator having low power consumption and small die area}

본 발명은 릴렉세이션 발진기에 관한 것으로서, 특히, 저전력과 작은 면적으로 구현한 단일 비교기 구조의 릴렉세이션 발진기에 관한 것이다.

일반적으로 발진기(oscillator)는 집적회로 분야에서 기준 클럭 생성 회로로 널리 사용된다. 기준 클럭 생성 방법으로는 집적회로 외부에 수정(crystal) 발진기를 두어 이용하는 방법과 집적회로 내부에 트랜지스터 소자 등을 이용해 발진기를 구현하는 방법이 있다. 외부의 수정 발진기를 사용하면 클럭 신호의 잡음이 적다는 장점이 있으나 인쇄 회로 기판(PCB)상에 추가 부품이 소요되어 비용이 증가하는 단점이 있다. 따라서 잡음 요구 조건이 높지 않은 응용 분야에서는 집적회로 내부에 발진기를 구현하는 방법이 선호된다.

집적회로 내부에서 발진기를 구현하는 방법으로는 공진 회로를 이용하는 발진기와 커패시터 충방전 발진기라 불리는 릴렉세이션 발진기(relaxation oscillator), 그리고 논리회로의 지연시간(Time delay)을 이용하는 링 발진기(Ring oscillator)가 있다. 링 발진기의 경우 온도 및 공급전압 조건에 따른 주파수 변화량이 커, 일반적으로 기준 클럭 생성 회로로는 적합하지 않다. 공진 회로를 이용한 발진기는 일반적으로 인덕터와 커패시터의 공진을 이용하여 클럭을 생성하는데, 집적회로 상에서 인덕터를 구현하는데 큰 면적과 추가 공정 등이 필요해 비용이 크다는 단점이 있다. 릴렉세이션 발진기는 회로 내부에 정해진 문턱 전압(Threshold Voltage) 사이에서 커패시터를 충방전시킴으로써 발진 신호를 생성한다. 발진기는 충전과 방전의 두 상태(state)를 가지며, 문턱전압과 커패시터 전압을 비교하여 그 결과에 따라 두 상태를 번갈아 가며 일정한 주기를 가지는 클럭 신호를 생성해 내게 된다.

도 1은 종래의 일반적인 릴렉세이션 발진기의 예의 블록도이다. 일정한 전류 (I1, I2)가 흐르는 전류원(101, 102)이 있고, 각 전류원은 스위치(107, 108)를 통해 커패시터에 연결되어 있다. 스위치는 발진기의 내부 상태에 따라 번갈아 닫히게 되며, 그 연결에 의해 커패시터(103)는 충전 혹은 방전되게 된다. 커패시터에 연결된 두 개의 비교기(104, 105)는 커패시터의 전압(VOSC)값과 각각의 문턱전압(VHIGH, VLOW)을 비교하여 그 결과로 RS-플립플롭 (106)을 구동하여 발진기의 내부 상태를 제어하게 된다. 즉, 커패시터 전압이 VHIGH보다 높으면 발진기는 방전 상태가 되어 접지쪽 스위치(108)와 전류원(102)를 통해 커패시터 전압을 낮춘다. 반면 방전 상태가 지속되어 커패시터 전압이 VLOW보다 낮아지면, 발진기는 충전 상태가 되고 전원쪽 스위치(107)와 전류원(101)을 통해 커패시터 전압을 높이게 된다.

도 2는 종래 기술에 따른 릴렉세이션 발진기의 예의 시간에 따른 출력 동작을 도시한다. 도 1의 커패시터 전압(VOSC)은 도 2에 도시한 바와 같이 각각 I1/C, -I2/C 의 기울기로 충전 및 방전된다. 1회 충방전에 걸리는 시간이 발진기의 주기에 해당하며, 그 값은 I1, I2, VHIGH, VLOW, 커패시터의 커패시턴스(C), 그리고 비교기의 지연시간 (Td) 의해 정해진다. 이러한 종래의 릴렉세이션 발전기는 구현상에 몇 가지 문제점이 있는데, 이는 다음과 같다. 1) 비교기의 지연 시간은 온도와 공급 전압의 영향을 많이 받으며, 이는 발진 주기의 불안정성을 초래한다. 2) 전류원의 전류값은 반도체의 동작 수명(aging)에 따라 변화하며 이는 발진 주기의 변화를 초래한다. 3) 전류원은 또한 저주파 대역에서의 플리커(flicker) 잡음을 유발하여 발진기의 잡음 특성을 열화시킨다.

종래의 릴렉세이션 발진기의 문제를 해결하기 위하여 도 3과 같은 발진기가 개발되었다. 충방전 경로에서 전류원을 제거하고, 저항(305, 306)및 트랜지스터(309, 310)로 대체하였다. 하나의 커패시터에 충전과 방전을 번갈아 하는 방식에서, 두 개의 커패시터(303, 304)에 충전을 번갈아 하는 방식으로 발진기 내부 상태를 제어하는 방법을 바꾸었다. 커패시터의 방전 동작은 반대쪽 커패시터를 충전하는 상태에서 MOS 트랜지스터(309, 310)에 의해 순간적으로 이루어지면서 발진 주기를 결정하는 것과 무관하게 되었다. 종래의 독립적으로 생성되던 비교기의 문턱 전압은, 문턱전압 생성 블록(314)에서 발진기 내부 커패시터 전압(VOSC)의 평균값을 이용하여 생성하게 하였다.

도 4는 도 3의 회로에서 비교기의 지연시간(Td)에 따른 문턱전압 (VREF)의 조절을 설명하기 위한 파형도이다. 도 4에 도시된 바와 같이, 비교기의 지연시간(Td)가 길수록, 즉, VOSC의 평균값이 클수록, 낮은 문턱전압 (VREF)을 생성하여, 비교기 지연시간에 의한 발진 주기의 변화를 상쇄하였다. 이로 인하여 종래의 릴렉세이션 발진기가 가졌던, 비교기 지연시간에 의한 발진주기 불안정성의 문제를 해결하였다. 또한 기존의 전류원에 의한 충전을 저항에 의한 충전으로 바꿈으로써, 전류원에 의한 에이징(aging) 문제와 플리커 잡음 문제를 해결하였다. 하지만 이러한 종래의 발명에는 다음과 같은 문제가 있다. 1) 커패시터와 저항 및 비교기가 각 2개씩 사용되어 면적이 커지고 전력 소모가 늘어난다. 2) 양단의 커패시터와 저항 및 비교기는 반도체 공정의 과정에서 미세한 특성 차이가 생길 수 있으며, 이는 곧 발진 주기의 불안정성으로 나타난다. 3) 양단의 커패시터를 교차로 충전하는데 있어 전원 공급(power-on) 시점에서 초기화의 문제가 있으며, 이를 해결하기 위해 외부의 리셋(reset) 입력이 필수적이다.

본 발명에서는 종래의 기술이 가진 장점은 유지하면서 상기의 문제점들을 해결한 릴렉세이션 발진기를 제안한다.

따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은, 발진 주기의 불안정성, 동작 수명, 플리커 잡음 등이 없는 안정한 릴렉세이션 발진기를 제공하되, 저전력과 작은 면적으로 구현 가능한 단일 비교기 구조의 릴렉세이션 발진기를 제공하는 데 있다.

먼저, 본 발명의 특징을 요약하면, 상기의 목적을 달성하기 위한 본 발명의일면에 따른 릴렉세이션 발진기는, 문턱전압을 생성하는 문턱전압 생성블록; 상기 문턱전압과 발진전압을 비교하여 로우레벨 또는 하이레벨의 비교결과 전압을 생성하는 비교기; 상기 비교결과 전압을 지연시키기 위한 지연버퍼; 게이트 단자가 상기 지연버퍼의 출력단과 연결된 PMOS 트랜지스터와 NMOS 트랜지스터; 및 소스단자가 제1전원단자에 연결된 상기 PMOS 트랜지스터와 제2전원단자 사이에 직렬연결된 하나의 저항과 하나의 커패시터를 포함하고, 상기 NMOS 트랜지스터의 드레인 단자가 상기 저항과 상기 커패시터의 접점에 연결되고, 상기 NMOS 트랜지스터의 소스 단자가 상기 제2전원단자에 연결되며, 상기 저항과 상기 커패시터의 접점에서 상기 발진전압을 출력한다.

상기 문턱전압 생성블록은, 상기 발진전압의 평균값에 상응하는 전압크기를 갖도록 상기 문턱전압을 생성한다.

상기 발진전압의 발진주기가, 상기 커패시터의 충전 시간과 방전 시간의 합에 상응하도록 출력되며, 상기 방전 시간이 상기 충전 시간 보다 상대적으로 짧아 상기 커패시터의 방전 동안에 상기 발진주기에 영향 없이 안정적인 상기 발진전압을 출력한다.

상기 비교기는, 상기 발진전압의 상승시간 대비 하강시간이 짧도록 비대칭적인 구조를 갖는다.

상기 지연버퍼는, 상기 발진전압의 상승시간 대비 하강시간이 짧도록 비대칭적인 구조를 갖는다.

본 발명에 따른 단일 비교기 구조의 릴렉세이션 발진기는, 발진 주기의 불안정성, 동작 수명, 플리커 잡음 등이 없는 안정한 발진 동작을 수행하며 저전력과 작은 면적으로 구현 가능하다.

즉, 종래의 기술에서 각 2개씩 사용되었던 저항, 커패시터 및 비교기를 하나로 줄임으로써, 반도체 공정 과정에서 생기는 특성의 오차로 인한 발진 주기의 불안정성 문제를 해결할 수 있다.

또한, 저항, 커패시터, 비교기의 개수를 절반으로 줄임으로써, 면적 및 비용의 감소와 소모 전력의 감소를 기대할 수 있다.

또한, 교차 충전 방식에서 단일 커패시터 충방전 방식으로 전환함으로써, 종래 기술에서 초기화를 위해 요구되었던 외부 강제 리셋(reset) 신호 입력을 제거할 수 있다.

그리고, 일반적인 전류원 방식의 발진기를 RC 시정수 방식의 발진기로 교체함으로써, 복잡한 전류 바이어스 회로의 필요성을 없애며 보다 안정적인 발진 주기를 기대할 수 있다.

본 발명에 관한 이해를 돕기 위해 상세한 설명의 일부로 포함되는 첨부도면은, 본 발명에 대한 실시예를 제공하고 상세한 설명과 함께 본 발명의 기술적 사상을 설명한다.
도 1은 종래의 일반적인 릴렉세이션 발진기의 예의 블록도이다.
도 2는 종래 기술에 따른 릴렉세이션 발진기의 예의 시간에 따른 출력 동작을 도시한다.
도 3은 종래의 일반적인 릴렉세이션 발진기의 다른 예의 블록도이다.
도 4는 도 3의 회로에서 비교기의 지연시간(Td)에 따른 문턱전압 (VREF)의 조절을 설명하기 위한 파형도이다.
도 5는 본 발명의 일 실시예에 따른 릴렉세이션 발진기의 블록도이다.
도 6은 도 5의 회로에서 비교기의 지연시간(Td)에 따른 문턱전압 (VREF)의 조절을 설명하기 위한 파형도이다.

이하에서는 첨부된 도면들을 참조하여 본 발명에 대해서 자세히 설명한다. 이때, 각각의 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타낸다. 또한, 이미 공지된 기능 및/또는 구성에 대한 상세한 설명은 생략한다. 이하에 개시된 내용은, 다양한 실시 예에 따른 동작을 이해하는데 필요한 부분을 중점적으로 설명하며, 그 설명의 요지를 흐릴 수 있는 요소들에 대한 설명은 생략한다. 또한 도면의 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시될 수 있다. 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니며, 따라서 각각의 도면에 그려진 구성요소들의 상대적인 크기나 간격에 의해 여기에 기재되는 내용들이 제한되는 것은 아니다.

본 발명의 실시예들을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 상세한 설명에서 사용되는 용어는 단지 본 발명의 실시 예들을 기술하기 위한 것이며, 결코 제한적이어서는 안 된다. 명확하게 달리 사용되지 않는 한, 단수 형태의 표현은 복수 형태의 의미를 포함한다. 본 설명에서, "포함" 또는 "구비"와 같은 표현은 어떤 특성들, 숫자들, 단계들, 동작들, 요소들, 이들의 일부 또는 조합을 가리키기 위한 것이며, 기술된 것 이외에 하나 또는 그 이상의 다른 특성, 숫자, 단계, 동작, 요소, 이들의 일부 또는 조합의 존재 또는 가능성을 배제하도록 해석되어서는 안 된다.

또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

도 5는 본 발명의 일 실시예에 따른 릴렉세이션 발진기(600)의 블록도이다.

도 5를 참조하면, 집적회로(IC) 칩의 외부 형태가 아닌 집적회로(IC) 칩의 내부에서 동작하는 발진기로서 제안하는, 본 발명의 일 실시예에 따른 릴렉세이션 발진기(600)는, 문턱전압 생성블록(607), 비교기(601), 지연버퍼(602), PMOS 트랜지스터(603), 저항(저항값R1)(604), NMOS 트랜지스터(605), 커패시터(커패시턴스C1)(606)를 포함한다.

문턱전압 생성블록(607)은 비교기(601)로 출력하여 발진전압(VOSC)와 비교하기 위한 기준 전압으로서의 문턱전압(VREF)를 생성한다.

비교기(601)는 문턱전압 생성블록(607)이 생성하는 문턱전압(VREF)과, 발진전압(VOSC)을 비교하여 로우레벨(low level) 또는 하이레벨(high level)의 비교결과 전압을 생성한다. 비교기(601)는 연산증폭기(OPAMP) 등을 이용하여 구현될 수 있으며, 예를 들어, 발진전압(VOSC)이 문턱전압(VREF) 보다 작으면 (로직) 하이레벨(high level)의 비교결과 전압을 생성할 수 있고, 발진전압(VOSC)이 문턱전압(VREF) 보다 크면 (로직) 로우레벨(low level)의 비교결과 전압을 생성할 수 있다.

지연버퍼(602)는 비교기(601)로부터 출력되는 비교결과 전압을 소정의 시간동안 지연시킨다. 지연버퍼(602)는 설계 목적에 따라 필요한 주기를 갖는 발진전압(VOSC)의 발생을 위하여 비교기(601)의 비교결과 전압을 지연시킨다. 예를 들어, 지연버퍼(602)는 CMOS(Complementary Metal Oxide Semiconductor) 인버터를 1단 이상 연결(앞단의 출력을 뒷단의 입력으로 연결)한 버퍼 구조일 수 있다.

지연버퍼(602)의 출력단(VOUT)은 PMOS 트랜지스터(603)와 NMOS 트랜지스터(605)의 게이트 단자에 연결된다. PMOS 트랜지스터(603)의 소스단자는 제1전원단자(610)(예, DC전압=VDD)에 연결되며, PMOS 트랜지스터(603)의 드레인 단자측과 제2전원단자(611)(예, 접지) 사이에, 저항(604)과 커패시터(606)가 연결된다. NMOS 트랜지스터(605)의 소스 단자는 제2전원단자(611)(예, 접지)에 연결되며, NMOS 트랜지스터(605)의 드레인 단자가 저항(604)과 커패시터(606)의 접점에 연결된다. 저항(604)과 커패시터(606)의 접점은 발진전압(VOSC)을 출력하는 노드이다. 여기서, PMOS는 p-type Metal Oxide Semiconductor이고, NMOS는 n-type Metal Oxide Semiconductor이다.

특히, 문턱전압 생성블록(607)은 발진전압(VOSC)의 평균값에 상응하는 전압크기를 갖도록 문턱전압(VREF)을 생성한다. 발진전압(VOSC)의 발진주기가, 커패시터(606)의 충전 시간과 방전 시간의 합에 상응하도록 출력되며, 이때의 방전 시간이 충전 시간 보다 상대적으로 짧아 커패시터(606)의 방전 동안에 발진전압(VOSC)의 발진주기에 영향 없이 안정적인 발진전압(VOSC)을 출력할 수 있도록 하였다.

이와 같이 커패시터(606)의 방전 시간이 충전 시간 보다 상대적으로 짧도록하기 위하여, 비교기(601)와 지연버퍼(602)를 그에 맞게 설계하는 것이 바람직하다. 예를 들어, 이를 위하여, 비교기(601)는 최종 출력단 또는 버퍼단을 비대칭적으로 구성할 수 있다. 예를 들어, 비교기(601)의 최종 출력단 또는 버퍼단의 소자들 중, 제1전원단자(610)(예, DC전압=VDD)에 연결된 소자들은 큰 사이즈로 형성될 수 있고, 그들 중 제2전원단자(611)(예, 접지)에 연결된 소자들은 상대적으로 작은 사이즈로 형성될 수 있다. 이에 따라 발진전압(VOSC)의 상승시간 대비 하강시간이 짧도록 비대칭적인 구동이 이루어져, 커패시터(606)의 방전 시간이 충전 시간 보다 상대적으로 짧게 된다.

마찬가지로, 지연버퍼(602)에서도 CMOS 인버터 구조의 각 단의 NMOS 트랜지스터와 PMOS 트랜지스터를 적절히 비대칭적으로 구성할 수 있다. 예를 들어, CMOS 인버터단들의 홀수번째 단은 제2전원단자(611)(예, 접지)에 연결된 NMOS 트랜지스터를 큰 사이즈로 형성할 수 있고, 그들중 짝수번째 단은 제1전원단자(610)(예, DC전압=VDD)에 연결된 PMOS 트랜지스터를 큰 사이즈로 형성할 수 있다. 이에 따라 발진전압(VOSC)의 상승시간 대비 하강시간이 짧도록 비대칭적인 구동이 이루어져, 커패시터(606)의 방전 시간이 충전 시간 보다 상대적으로 짧게 된다.

이에 따라, 커패시터(606)의 방전 시간이 충전 시간 보다 상대적으로 짧아 커패시터(606)의 방전 동안에 발진전압(VOSC)의 발진주기에 영향 없이 안정적인 발진전압(VOSC)을 출력할 수 있게 된다.

이와 같이 본 발명의 릴렉세이션 발진기(600)는, 종래의 두 개의 커패시터를 번갈아 충전하는 방식과는 다르게, 한 개의 커패시터(606)를 충전 및 방전하는 방식으로 동작한다. 본 발명의 릴렉세이션 발진기(600)는 한 개의 비교기(601), 한 개의 저항(604) 및 한 개의 커패시터(606)만으로 구성되어 있으며, 추가로 지연시간 삽입을 위한 버퍼(602)가 사용되었다. 본 발명의 릴렉세이션 발진기(600)는 발진 주기의 대부분을 커패시터(606) 충전 상태에 머무르며, 충전이 끝난 후, 즉 비교기(601)의 결과가 하이 레벨로 바뀌면 순간적으로 커패시터(606)를 방전한 다음 다시 충전 상태로 진입하게 된다.

비교기(601)에 입력되는 문턱 전압(VREF)은, 문턱전압 생성블록(607)에 의해 커패시터(606) 전압, 즉 발진전압(VOSC)의 평균값을 이용하여 생성됨으로써, 비교기(601)의 지연시간(Td)의 영향이 상쇄된다. 발진기의 발진 주기는 커패시터(606)의 충전 시간과 방전 시간(Td2)의 합으로 결정된다. 이때 충전 시간은 저항(603)과 커패시터(604)의 시정수(time constant)(R1C1) 및 비교기(601) 지연시간(Td)에 의해 결정되며 문턱전압 생성블록(607)에 의해 안정적으로 유지된다. 반면 방전 시간은 커패시터(606) 및 NMOS 트랜지스터(605)의 크기, 그리고 비교기(601) 및 버퍼(602)의 지연시간에 의해 결정되며 온도 및 전압 조건의 영향을 받을 수 있다. NMOS 트랜지스터(605)가 충분히 큰 경우, 방전 시간은 대부분 비교기(601) 및 버퍼(602)의 지연시간에 의해 정해지며, 충전시의 지연시간에 비해 매우 짧은 값을 가진다. 이는 저항(604)에 의한 느린 충전과는 달리, 큰 MOS 트랜지스터에 의해 일어나는 빠른 방전으로 인해 비교기(601)의 이득값(gain)이 상대적으로 큰 데서 기인한다. 하지만 방전 시간의 불안정성은 곧바로 발진 주기의 불안정성을 초래할 수 있기에, 방전 시간을 최대한 줄여 전체 발진 주기에 미치는 영향을 최소화할 필요가 있다. 이를 위해 NMOS 트랜지스터(605)를 충분히 크게 구현하는 것 외에도, 비교기(601) 및 버퍼(602)의 지연 시간을 방전 과정에서 최소화 할 수 있도록, 상승시간(rise time)대비 하강시간(fall time)을 짧게 가져가는 비대칭적(asymmetric) 구조로 구현하였다.

도 6은 도 5의 회로에서 비교기(601)의 지연시간(Td)에 따른 문턱전압 (VREF)의 조절을 설명하기 위한 파형도이다.

도 6과 같이, 시정수(R1C1)에 의해 전압이 상승하는 충전 구간과는 달리 방전 구간에는 MOS 트랜지스터 동작에 의해 발진전압(VOSC)이 신속하게 하락함을 알 수 있다. 비교기(601)와 버퍼(602)의 비대칭적 구조로 방전 시간을 짧게 하여 전체 발진 주기에 미치는 영향을 최소화하였다. 도시된 예에서 발진 주기는 16ns, 충전 구간의 비교기 지연시간(Td)은 4.5ns, 방전 구간의 지연시간(Td2)은 0.5n로, 전체 발진 주기에서 방전 구간의 지연시간이 차지하는 비중은 3% 내외로 매우 제한적임을 알 수 있다.

상술한 바와 같이, 본 발명에 따른 단일 비교기 구조의 릴렉세이션 발진기(600)는, 발진 주기의 불안정성, 동작 수명, 플리커 잡음 등이 없는 안정한 발진 동작을 수행하며 저전력과 작은 면적으로 구현 가능하다. 즉, 종래의 기술에서 각 2개씩 사용되었던 저항, 커패시터 및 비교기를 하나로 줄임으로써, 반도체 공정 과정에서 생기는 특성의 오차로 인한 발진 주기의 불안정성 문제를 해결할 수 있다. 또한, 저항, 커패시터, 비교기의 개수를 절반으로 줄임으로써, 면적 및 비용의 감소와 소모 전력의 감소를 기대할 수 있다.

또한, 본 발명에 따른 단일 비교기 구조의 릴렉세이션 발진기(600)는, 교차 충전 방식에서 단일 커패시터 충방전 방식으로 전환함으로써, 종래 기술에서 초기화를 위해 요구되었던 외부 강제 리셋(reset) 신호 입력을 제거할 수 있다. 그리고, 일반적인 전류원 방식의 발진기를 RC 시정수 방식의 발진기로 교체함으로써, 복잡한 전류 바이어스 회로의 필요성을 없애며 보다 안정적인 발진 주기를 기대할 수 있다.

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

비교기(601)
지연버퍼(602)
PMOS 트랜지스터(603)
저항(604)
NMOS 트랜지스터(605)
커패시터(606)
문턱전압 생성블록(607)

Claims

문턱전압을 생성하는 문턱전압 생성블록;
상기 문턱전압과 발진전압을 비교하여 로우레벨 또는 하이레벨의 비교결과 전압을 생성하는 비교기;
상기 비교결과 전압을 지연시키기 위한 지연버퍼;
게이트 단자가 상기 지연버퍼의 출력단과 연결된 PMOS 트랜지스터와 NMOS 트랜지스터; 및
소스단자가 제1전원단자에 연결된 상기 PMOS 트랜지스터의 드레인 단자 및 제2전원단자 사이에, 직렬연결된 하나의 저항과 하나의 커패시터를 포함하고,
상기 NMOS 트랜지스터의 드레인 단자가 상기 저항과 상기 커패시터의 접점에 연결되고, 상기 NMOS 트랜지스터의 소스 단자가 상기 제2전원단자에 연결되며,
상기 저항과 상기 커패시터의 접점에서 상기 발진전압을 출력하는 것을 특징으로 하는 릴렉세이션 발진기.
제1항에 있어서,
상기 문턱전압 생성블록은, 상기 발진전압의 평균값에 상응하는 전압크기를 갖도록 상기 문턱전압을 생성하는 것을 특징으로 하는 릴렉세이션 발진기.
제1항에 있어서,
상기 발진전압의 발진주기가, 상기 커패시터의 충전 시간과 방전 시간의 합에 상응하도록 출력되며, 상기 방전 시간이 상기 충전 시간 보다 상대적으로 짧아 상기 커패시터의 방전 동안에 상기 발진주기에 영향 없이 안정적인 상기 발진전압을 출력하는 것을 특징으로 하는 릴렉세이션 발진기.
제1항에 있어서,
상기 비교기는, 상기 발진전압의 상승시간 대비 하강시간이 짧도록 비대칭적인 구동을 위한 출력단을 포함하는 것을 특징으로 하는 릴렉세이션 발진기.
제1항에 있어서,
상기 지연버퍼는, 상기 발진전압의 상승시간 대비 하강시간이 짧도록 비대칭적인 구동을 위한 CMOS 인버터를 하나 이상 포함하는 것을 특징으로 하는 릴렉세이션 발진기.