JP2008066930A - 発振回路 - Google Patents

Abstract

【課題】高い周波数安定性を持ちながら、設計が容易な発振回路を提供する。
【解決手段】第１の容量素子の端子に、電源電圧に比例した電流Iを供給して充電する第１の電流源と、グランド配線の電位にまで放電する放電手段とを有する第１の充放電回路と、第２の容量素子の端子に、−Iの電流を供給して放電する第２の電流源と、電源配線の電位にまで充電する充電手段とを有する第２の充放電回路とを設ける。そして、第１の容量素子の端子の電圧がしきい値電圧に到達した時点で、第１の電流源による充電を停止させて放電手段による放電を開始させるとともに、第２の電流源による第２の容量素子の放電を開始させ、第２の容量素子の端子の電圧がしきい値電圧に到達した時点で、第２の電流源による放電を停止させて充電手段による充電を開始させるとともに、第１の電流源による第１の容量素子の充電を開始させる。
【選択図】図１

Description

本発明は、半導体集積回路内においてクロック生成等に利用できる発振回路に関し、特に、電源電圧が変動しても発振周波数が変動しない発振回路に関する。

従来から、半導体集積回路において、容量を所定の電流で充電する時間を利用して、所定の周期（周波数）で発振する発振回路が利用されていた。このような発振回路においては、従来から、電源電圧の変動による発振周期（周波数）変動の抑制、すなわち、周波数安定性の向上が、課題として認識されていた。例えば、特許文献１には、電源電圧に依存しない定電流および定電圧を生成し、この定電流および定電圧を利用して、安定性を高めた発振回路が開示される。

図４に示すのは、特許文献１に記された発振回路である。図４に示された発振回路１４０においては、ＭＯＳトランジスタＴ３，Ｔ４により、電源電圧に依存しない一定電流が生成される。この一定電流が、カレントミラー回路を構成するＭＯＳトランジスタＴ１，Ｔ２を介して、ＭＯＳトランジスタＴ７，Ｔ８にも流れる。この結果、コンデンサＣ１，Ｃ２が一定電流で充電される。また、同じ一定電流を抵抗Ｒに流すことにより、一定電圧Ｖ_ＲＳＹＳが生成され、コンパレータＣＰ１，ＣＰ２に供給される。そして、コンパレータＣＰ１，ＣＰ２で、交互に一定電流で充電されるコンデンサＣ１，Ｃ２のノードＡ，Ｂの電圧と、一定電圧Ｖ_ＲＳＹＳとを比較することにより、一定の周期での発振を行うことができる。
特開平１１−１２０７８２号公報

特許文献１に記された回路では、一定電流および一定電圧を生成する回路が必要になり、トランジスタ寸法の設定等に困難性がある。さらに、コンパレータの動作速度の限界のため、発振可能な周波数に限界があることも、用途によっては課題となる。

本発明は、上記のような従来の課題を解決し、高い周波数安定性を持ちながら、設計が容易な発振回路を提供することを目的とする。さらに、付加的な目的として、高い周波数でも発振可能な発振回路を提供することがあげられる。

上記の課題を解決するため、本発明の第１の実施形態の発振回路は、グランド配線と、該グランド配線の電位を基準として電源電圧が供給される電源配線と、第１の容量を有し、一方の端子が前記グランド配線もしくは電源配線の一方に接続された第１の容量素子の、他方の端子に、前記電源電圧に比例した第１の電流を供給して該第１の容量素子を充電する第１の電流源を有するとともに、前記第１の容量素子の他方の端子を前記グランド配線もしくは電源配線の一方の電位にまで放電する放電手段を有する第１の充放電回路と、前記第１の容量のｋ倍の容量を有し、一方の端子が前記グランド配線もしくは電源配線の一方に接続された第２の容量素子の、他方の端子に、前記第１の電流の−ｋ倍の第２の電流を供給して該第２の容量素子を放電する第２の電流源を有するとともに、前記第２の容量素子の他方の端子を前記グランド配線もしくは電源配線の他方の電位にまで充電する充電手段を有する第２の充放電回路とを有する。そしてさらに、前記第１の容量素子の他方の端子の電圧をモニタする第１のモニタ素子と、前記第２の容量素子の他方の端子の電圧をモニタする第２のモニタ素子とを有し、前記第１の容量素子の他方の端子の電圧が、前記第１の電流源による充電によって、前記グランド配線の電位を基準として前記電源電圧と符号が同一で絶対値が小さいしきい値電圧に到達したことを、前記第１のモニタ素子がモニタした時点で、前記第１の電流源による充電を停止させて前記放電手段による放電を開始させるとともに、前記第２の電流源による前記第２の容量素子の放電を開始させ、前記第２の容量素子の他方の端子の電圧が、前記第２の電流源による放電によって、前記しきい値電圧に到達したことを前記第２のモニタ素子がモニタした時点で、前記第２の電流源による放電を停止させて前記充電手段による充電を開始させるとともに、前記第１の電流源による前記第１の容量素子の充電を開始させる、制御信号を生成する制御回路とを有することを特徴とする。

ここで、ｋ＝１とするのが好適である。

また、前記第１および第２のモニタ素子は、前記しきい値電圧に等しい入力しきい値電圧を有し、入力端子が前記第１および第２の容量素子の他方の端子に接続された第１および第２のバッファであるか、もしくは、第１および第２のインバータであり、前記制御回路は、さらに、前記第１および第２のモニタ素子の出力に接続され、前記第１の容量素子の他方の端子の電圧が前記第１の電流源による充電によって前記しきい値電圧に到達したことを前記第１のモニタ素子がモニタした時点の、該第１のモニタ素子の出力と、前記第２の容量素子の他方の端子の電圧が前記第２の電流源による放電によって前記しきい値電圧に到達したことを前記第２のモニタ素子がモニタした時点の、該第２のモニタ素子の出力とをラッチするとともに、前記制御信号を生成する、ラッチ素子を有することが好ましい。

さらに、外部電源から、ノイズ成分を除去し、前記電源配線に前記電源電圧を供給する、フィルタをさらに備えることが好ましい。

本発明の発振回路は、高い周波数安定性を得ながら、容易に設計することができる。また、高速動作が可能な素子をモニタ素子とすることにより、高い周波数での発振も可能である。

図１は、本発明の発振回路の実施形態の一例を示す回路図である。

図１の半導体集積回路１０は、電流発生回路１２と、充電・放電回路１４と、制御回路１６とからなる。これらの回路は、グランド配線（図中、▽の符号で示される）にグランド電位の供給を受けるとともに、電源配線（図中、Ｔ字の符号で示される）に、グランド電位を基準として電源電圧ｏｓｃｖｄｄが供給されて動作する。

電流発生回路１２は、抵抗素子ｒ０，ｒ１，ｒ２と、増幅器Ａｍｐと、ＰＭＯＳトランジスタｍｐ０とを有する。抵抗素子ｒ１，ｒ２は、電源配線とグランド配線との間に直列に接続され、抵抗分割により、電源電圧ｏｓｃｖｄｄに比例した電圧Ｖ０を発生し、増幅器Ａｍｐの反転入力端子に供給する。ＰＭＯＳトランジスタｍｐ０のソースは電源配線に接続され、ゲートには増幅器Ａｍｐの出力が供給され、ソースは、増幅器Ａｍｐの正相入力端子に接続されるとともに、抵抗素子ｒ０を介してグランド配線に接続されている。これにより、ＰＭＯＳトランジスタｍｐ０には、電圧Ｖ０に比例する、すなわち、電源電圧ｏｓｃｖｄに比例する電流ｉが流れる。

電流発生回路１２はまた、ＰＭＯＳトランジスタｍｐ０とゲートが共通に接続され、ソースが電源配線に接続されたＰＭＯＳトランジスタｍｐ１と、このＰＭＯＳトランジスタｍｐ１と直列に接続され、ソースがグランド配線に接続された、ダイオード接続ＮＭＯＳトランジスタｍｎ０を有する。ｍｐ１はｍｐ０と同一の寸法（ゲート長、ゲート幅）を有しており、ｍｐ１およびｍｎ０にも、ｍｐ０と同一の電流ｉが流れる。

充電・放電回路１４は、第１の容量素子ｃ＿ｂと、ＰＭＯＳトランジスタｍｐ＿ｂと、ＮＭＯＳトランジスタｍｎ２からなる第１の充放電回路と、第２の容量素子ｃ＿ｕと、ＮＭＯＳトランジスタｍｎ＿ｕと、ＰＭＯＳトランジスタｍｐ２とからなる第２の充放電回路とを有する。

第１の容量素子ｃ＿ｂと第２の容量素子ｃ＿ｕのそれぞれの一方の端子は、グランド配線に接続されている。第１の容量素子ｃ＿ｂと第２の容量素子ｃ＿ｕとは同一の容量Ｃを有する。

ＰＭＯＳトランジスタｍｐ＿ｂのゲートはＰＭＯＳトランジスタｍｐ０のゲートと共通に接続され、ソースは電源配線に接続され、ドレインは第１の容量素子ｃ＿ｂの他方の端子（第１のノードｎ＿ｂｅｌｏｗ）に接続される。ＰＭＯＳトランジスタｍｐ＿ｂには、電流ｉと、ＰＭＯＳトランジスタｍｐ＿ｂとｍｐ０との寸法の比で決まる電流Ｉ（例えば、両者のゲート長が同一で、ｍｐ＿ｂのゲート幅がｍｐ０のゲート幅のα倍である場合、Ｉ＝α・ｉ）が流れる。これにより、ＰＭＯＳトランジスタｍｐ＿ｂは、第１の容量素子ｃ＿ｂの他方の端子に電流Ｉを供給する第１の電流源として機能する。ＮＭＯＳトランジスタｍｎ２のドレインは第１の容量素子ｃ＿ｂの他方の端子に接続され、ソースはグランド配線に接続され、ゲートに信号Ｑが入力される。ＮＭＯＳトランジスタｍｎ２は、信号Ｑのレベルに応じてＯＮ，ＯＦＦするスイッチを構成する。

信号Ｑが“Ｌ”レベルの時、ＮＭＯＳトランジスタｍｎ２はＯＦＦし、第１の容量素子ｃ＿ｂは、第１の電流源（ＰＭＯＳトランジスタｍｐ＿ｂ）から供給される電流Ｉで充電される。信号Ｑが“Ｈ”レベルになると、ＮＭＯＳトランジスタｍｎ２がＯＮし、第１の容量素子ｃ＿ｂの他方の端子をグランド配線に接続する。これによって、第１の電流源による第１の容量素子ｃ＿ｂの充電は停止され、第１の容量素子ｃ＿ｂは、第１のノードｎ＿ｂｅｌｏｗがグランド配線の電位になるまで放電される。すなわち、ＮＭＯＳトランジスタｍｎ２からなるスイッチは、第１の容量素子ｃ＿ｂの他方の端子をグランド配線の電位にまで放電する、放電手段として機能する。

なお、ＮＭＯＳトランジスタｍｎ２がＯＮである期間にも、第１の電流源からの電流Ｉの供給は継続される。しかし、この電流ＩはＮＭＯＳトランジスタｍｎ２からなるスイッチを介してグランド配線に流れるため、第１の電流源による第１の容量素子ｃ＿ｂの充電は停止される。

ＮＭＯＳトランジスタｍｎ＿ｕのゲートはＮＭＯＳトランジスタｍｎ０のゲートと共通に接続され、ソースはグランド配線に接続され、ドレインは第２の容量素子ｃ＿ｕの他方の端子（第２のノードｎ＿ｕｐｐｅｒ）に接続される。ＮＭＯＳトランジスタｍｎ＿ｕには、電流ｉと、ＮＭＯＳトランジスタｍｎ＿ｕとｍｎ０との寸法の比で決まる電流Ｉ（例えば、両者のゲート長が同一で、ｍｎ＿ｕのゲート幅がｍｎ０のゲート幅のα倍である場合、Ｉ＝α・ｉ）が流れる。これにより、ＮＭＯＳトランジスタｍｎ＿ｕは、第２の容量素子ｃ＿ｕの他方の端子に電流−Ｉを供給する第２の電流源として機能する。ＰＭＯＳトランジスタｍｐ２のドレインは第２の容量素子ｃ＿ｕの他方の端子に接続され、ソースは電源配線に接続され、ゲートに信号Ｑが入力される。ＰＭＯＳトランジスタｍｐ２は、信号Ｑのレベルに応じてＯＮ，ＯＦＦするスイッチを構成する。

信号Ｑが“Ｈ”レベルの時、ＰＭＯＳトランジスタｍｐ２がＯＦＦし、第２の容量素子ｃ＿ｕは、第２の電流源（ＮＭＯＳトランジスタｍｎ＿ｕ）から供給される電流−Ｉで放電される。信号Ｑが“Ｌ”レベルになると、ＰＭＯＳトランジスタｍｐｎ２がＯＮし、第２の容量素子ｃ＿ｕの他方の端子を電源配線に接続する。これによって、第２の電流源による第２の容量素子ｃ＿ｕの放電は停止され、第２の容量素子ｃ＿ｕは、第２のノードｎ＿ｕｐｐｅｒが電源配線の電位になるまで充電される。すなわち、ＰＭＯＳトランジスタｍｐ２からなるスイッチは、第２の容量素子ｃ＿ｕの他方の端子を電源配線の電位にまで充電する、充電手段として機能する。

なお、ＰＭＯＳトランジスタｍｐ２がＯＮである期間にも、第２の電流源からの電流−Ｉの供給は継続される。しかし、この電流−ＩはＰＭＯＳトランジスタｍｐ２からなるスイッチを介して電源配線に流れるため、第２の電流源による第２の容量素子ｃ＿ｕの放電は停止される。

制御回路１６は、入力端子が第１の容量素子ｃ＿ｂの他方の端子に接続された第１のバッファＢｕｆｆ＿ｂと、入力端子が第２の容量素子ｃ＿ｕの他方の端子に接続された第２のバッファＢｕｆｆ＿ｕとを有する。これらのバッファは、対応する容量素子の他方の端子の電圧をモニタするモニタ素子として動作する。図示は省略するが、これらのバッファＢｕｆｆ＿ｂ、Ｂｕｆｆ＿ｕも、電源配線およびグランド配線に接続され、電源電圧ｏｓｃｖｄｄの供給を受けて動作する。そして、入力端子の電圧が“Ｌ”レベルであるか“Ｈ”レベルであるかを判断する入力しきい値電圧として、電源電圧ｏｓｃｖｄｄよりも低い（厳密には、グランド配線の電位を基準として、電源電圧ｏｓｃｖｄｄと符号が同一で絶対値が小さい）しきい値電圧Ｖｔｈを有する。

従って、第１の容量素子ｃ＿ｂが第１の電流源（ＰＭＯＳトランジスタｍｐ＿ｂ）から供給される電流Ｉによって充電され、第１のノードｎ＿ｂｅｌｏｗの電圧が第１のバッファＢｕｆｆ＿ｂのしきい値電圧に到達したことをモニタした時点で、（電源電圧ｏｓｃｖｄｄが正である場合）第１のバッファＢｕｆｆ＿ｂの出力は“Ｌ”レベルから“Ｈ”レベルに変化する。また、第２の容量素子ｃ＿ｕが第２の電流源（ＮＭＯＳトランジスタｍｎ＿ｕ）から供給される電流で放電され、第２のノードｎ＿ｕｐｐｅｒの電圧が第２のバッファＢｕｆｆ＿ｕのしきい値電圧に到達したことをモニタした時点で、（同じく、電源電圧ｏｓｃｖｄｄが正である場合）第２のバッファＢｕｆｆ＿ｕの出力は“Ｈ”レベルから“Ｌ”レベルに変化する。

なお、第１および第２のバッファは、デジタル論理回路を構成するために一般的に用いられるものであり、高速な動作が可能である。このような高速動作が可能な素子をモニタ素子として利用することにより、高い発振周波数で発振する発振回路を得ることができる。また、モニタ素子の応答特性を考慮する必要がないので、発振回路の設計が容易である。

制御回路１６は、また、２つの２入力ＮＡＮＤゲート１７，１８によって構成されるラッチ１９を有する。第１および第２のバッファの出力は、このラッチに入力される。すなわち、第１のバッファＢｕｆｆ＿ｂの出力は第１のＮＡＮＤゲート１７の第１の入力端子に供給され、第２のバッファＢｕｆｆ＿ｕの出力は第２のＮＡＮＤゲート１８の第１の入力端子に供給され、第１および第２のＮＡＮＤゲートの出力は、それぞれ他方のＮＡＮＤゲートの第２の入力端子に接続される。ただし、第１のＮＡＮＤゲート１７の第１の入力端子のみは負論理である。そして、第１のＮＡＮＤゲートの出力が、ラッチ１９の出力となり、信号Ｑが出力される。

第１の容量素子ｃ＿ｂの第１のノードｎ＿ｂｅｌｏｗの電圧が、第１の電流源による充電によってしきい値電圧に到達したことを第１のバッファＢｕｆｆ＿ｂがモニタし、第１のバッファＢｕｆｆ＿ｂの出力が“Ｈ”レベルに変化した時点で、ラッチ１９は、この出力（“Ｈ”レベル）をラッチする。また、第２の容量素子ｃ＿ｕの第２のノードｎ＿ｕｐｐｅｒの電圧が、第２の電流源による放電によってしきい値電圧に到達したことを第２のバッファＢｕｆｆ＿ｕがモニタし、第２のバッファＢｕｆｆ＿ｕの出力が“Ｌ”レベルに変化した時点で、ラッチ１９は、この出力（“Ｌ”レベル）をラッチする。

ラッチ１９の出力Ｑは、充電・放電回路１４に供給される制御信号となるとともに、発振回路１０の出力となる。

次に、発振回路１０の動作について、図２を参照してさらに説明する。

図２は、第２のノードｎ＿ｕｐｐｅｒ、第１のノードｎ＿ｂｅｌｏｗ、および、出力Ｑの波形を示す波形図である。ここで、第１のバッファＢｕｆｆ＿ｂのしきい値電圧と第２のバッファＢｕｆｆ＿ｕのしきい値電圧とは、互いに同一であるとする。

最初に、信号Ｑが“Ｌ”レベルであり、ＰＭＯＳトランジスタｍｐ２がＯＮし、第２のノードｎ＿ｕｐｐｅｒが電源電圧ｏｓｃｖｄｄになっていると仮定する。そして、この状態で、ＰＭＯＳトランジスタｍｐ＿ｂから供給される電流Ｉによって第１の容量素子ｃ＿ｂが充電され、第１のノードｎ＿ｂｅｌｏｗの電圧がしきい値電圧に到達したことを第１のバッファＢｕｆｆ＿ｂがモニタし、信号Ｑが“Ｈ”レベルに変化したとする。すると、第２の充放電回路では、ＰＭＯＳトランジスタｍｐ２がＯＦＦし、ＮＭＯＳトランジスタｍｎ＿ｕから供給される電流−Ｉによる第２の容量素子ｃ＿ｕの放電が開始される。

一方、第１の充電回路では、信号Ｑの“Ｈ”レベルへの変化により、ＮＭＯＳトランジスタｍｎ２がＯＮする。このため、ＰＭＯＳトランジスタｍｐ＿ｂから供給される電流Ｉによる第１の容量素子ｃ＿ｂの充電は停止する。その後、ＮＭＯＳトランジスタｍｎ２による第１の容量素子ｃ＿ｂの放電が行われ、第１の容量素子ｃ＿ｂの容量およびＮＭＯＳトランジスタｍｎ２のＯＮ抵抗によって決まる所定の時間の後に、第１のノードｎ＿ｂｅｌｏｗは、実効的に、グランド配線の電位（０Ｖ）に到達する。

そして、今度は、ＮＭＯＳトランジスタｍｎ＿ｕから供給される電流−Ｉによって第２の容量素子ｃ＿ｕが放電され、第２のノードｎ＿ｕｐｐｅｒの電圧がしきい値電圧に到達したことを第２のバッファＢｕｆｆ＿ｕがモニタした時点で、信号Ｑが“Ｌ”レベルに変化する。すると、第１の充放電回路では、ＮＭＯＳトランジスタｍｎ２がＯＦＦになり、ＰＭＯＳトランジスタｍｐ＿ｂから供給される電流Ｉによる第１の容量素子ｃ＿ｂの充電が開始される。

一方、第２の充放電回路では、信号Ｑの“Ｌ”レベルへの変化により、ＰＭＯＳトランジスタｍｐ２がＯＮする。このため、ＮＭＯＳトランジスタｍｎ＿ｕから供給される電流−Ｉによる第２の容量素子ｃ＿ｕの放電は停止する。その後、ＰＭＯＳトランジスタｍｐ２による第２の容量素子ｃ＿ｕの充電が行われ、第２の容量素子ｃ＿ｕの容量およびＰＭＯＳトランジスタｍｐ２のＯＮ抵抗によって決まる所定の時間の後に、第２のノードｎ＿ｕｐｐｅｒは、実効的に、電源配線の電位（電源電圧ｏｓｓｖｄｄ）に到達する。

以下、同様に、第１の容量素子ｃ＿ｂの充電と第２の容量素子ｃ＿ｕの放電とが繰り返されることにより、発振が継続される。

ここで、発振回路１０の発振周期は、以下の要因によって決定される。ただし、第１の容量素子ｃ＿ｂの容量およびＮＭＯＳトランジスタｍｎ２のＯＮ抵抗によって決まる所定の時間、および、第２の容量素子ｃ＿ｕの容量およびＰＭＯＳトランジスタｍｐ２のＯＮ抵抗によって決まる所定の時間は、それぞれ、ＮＭＯＳトランジスタｍｎ＿ｕによる第２の容量素子ｃ＿ｕの放電が行われている時間、および、ＰＭＯＳトランジスタｍｐ＿ｂによる第１の容量素子ｃ＿ｂの充電が行われている時間以下であるとする。すなわち、信号Ｑが“Ｌ”レベルになってＰＭＯＳトランジスタｍｐ＿ｂによる第１の容量素子ｃ＿ｂの充電が開始される時点では、第１のノードｎ＿ｂｅｌｏｗの電位は実効的にグランド配線の電位であり、また、信号Ｑが“Ｈ”レベルになってＮＭＯＳトランジスタｍｎ＿ｕによる放電が開始される時点では、第２のノードｎ＿ｕｐｐｅｒの電位は実効的に電源配線の電位であるとする。
電流：Ｉ＝（ｏｓｃｖｄｄ×（Ｒｒ１／（Ｒｒ１＋Ｒｒ２））／Ｒｒ０）×α
＝ｏｓｃｖｄｄ／（β×Ｒｒ０）
容量：Ｃ
しきい値電圧：Ｖｔｈ
第１の容量素子の充電時間：Ｔｂ＝Ｃ×Ｖｔｈ／Ｉ
第２の容量素子の放電時間：Ｔｕ＝Ｃ×（ｏｓｃｖｄｄ−Ｖｔｈ）／Ｉ
発振周期：Ｔｃ＝Ｔｂ＋Ｔｕ＝Ｃ×ｏｓｃｖｄｄ／Ｉ＝β×Ｃ×Ｒｒ０ …（１）
上記の式（１）により、本実施形態の発振回路１０の発振周期は、電源電圧ｏｓｃｖｄｄやしきい値電圧Ｖｔｈに依存しないことがわかる。すなわち、本実施形態の発振回路１０は、電源電圧ｏｓｃｖｄｄが変動した場合でも発振周波数（周期）が変動しない、高い安定性を有する。なお、上記の式（１）とその導出過程の式において、Ｒｒ０は抵抗素子ｒ０の抵抗値、Ｒｒ１は抵抗素子ｒ１の抵抗値、Ｒｒ２は抵抗素子ｒ２の抵抗値を示す。また、β＝（１＋ｒ２／ｒ１）／αである。

上記式（１）導出の過程から示されるように、電流Ｉは電源電圧ｏｓｃｖｄｄに比例して変化する。一方、充電時間と放電時間との合計である発振周期は、電荷量Ｃ×ｏｓｃｖｄｄと電流Ｉとの比によって決定されるが、電荷量も電源電圧ｏｓｃｖｄｄに比例して変化する。このため、結果的には、発振周波数（周期）は、電源電圧ｏｓｃｖｄｄには依存しない。従って、本発明の発振回路は、特許文献１に示された従来の発振回路とは異なり、電源電圧に依存しない一定電流や一定電圧を生成する回路を必要とすることなく、高い安定性を得ることができる。

しきい値電圧Ｖｔｈは、第１および第２のバッファを構成するトランジスタのしきい値電圧等の特性に依存して変化し、また、電源電圧ｏｓｃｖｄｄの変動によっても変化する。しかし、第１および第２のバッファを、同一の半導体集積回路内に形成される、同一の特性のトランジスタを用いて構成することにより、互いに実効的に等しいしきい値電圧を持たせることは容易である。式（１）から示されるように、第１のバッファのしきい値電圧と第２のバッファのしきい値電圧とが互いに等しければ、その値がｏｓｃｖｄｄの変動によって変動したとしても、発振回路１０の発振周波数（発振周期）は一定に保たれる。

このように、本実施形態の発振回路１０は、高い周波数安定性を得ながら、容易に設計することができる。また、高速動作が可能な素子をモニタ素子とすることにより、高い周波数での発振も可能である。

次に、図１に示した本発明の実施形態の発振回路１０において、電源供給のための使用されるフィルタの一例を示す。

図３には、ソースフォロワ接続されたＮＭＯＳトランジスタを利用したフィルタの一例を示す。このフィルタ２０は、ドレインに外部電源ＶＤＤが供給され、ゲートが、ＶＤＤとグランド配線との間に直列に接続された抵抗素子ｒ＿ｆと容量素子ｃ＿ｆとの間の中点に接続されたＮＭＯＳトランジスタｍｎ＿ｆからなる。そして、ＮＭＯＳトランジスタｍｎ＿ｆのソースから、電源配線に供給する電源電圧ｏｓｃｖｄｄを出力する。

前述のように、図１の発振回路１０の発振周波数（周期）は、電源電圧ｏｓｃｖｄｄに依存しない。しかし、電源電圧ｏｓｃｖｄｄのノイズが大きく、発振回路１０の発振周期と同程度の周期で電源電圧ｏｓｃｖｄｄのゆれが発生する場合には、発振回路１０の発振周期にもゆれが発生する。このようなノイズの影響を抑制するためには、例えば図３に示されるようなフィルタ２０を設けることが好ましい。これにより、フィルタ２０を含めた全体としての、発振回路１０のノイズ耐性を高めることができる。

図３に示されたフィルタ２０は、簡単な構成を有し、かつ、大きなノイズ除去効果を有する。しかし、供給できる電源電圧ｏｓｃｖｄｄが外部電源ＶＤＤの電圧よりも低くなる。しかも、この電圧低下の量が、ＮＭＯＳトランジスタｍｎ＿ｆのしきい値電圧のバラツキによって変化する。しかしながら、図１に示した本実施形態の発振回路１０は、電源電圧ｏｓｃｖｄｄに依存しない発振周波数（周期）を有するため、このようなフィルタ２０を利用して、ノイズ耐性を高めることが可能である。

以上、本発明の実施形態について詳細に説明した。本発明が上記の具体例には限定されず、さまざまな変形、改良が可能であることは言うまでもない。

例えば、上記の実施形態では、第１および第２の容量素子の一方の端子をグランド配線に接続した。しかし、第１および第２の容量素子の一方の端子は、例えば、電源配線に接続することも可能である。この場合、第１の容量素子ｃ＿ｂは、信号Ｑが“Ｈ”レベルの時に他方の端子がグランド配線に接続されて充電され、信号Ｑが“Ｌ”レベルの時にＰＭＯＳトランジスタｍｐ＿ｂから供給される電流Ｉで放電される。第２の容量素子ｃ＿ｕは、信号Ｑが“Ｌ”レベルの時に、他方の端子が電源配線に接続されて放電され、信号Ｑが“Ｈ”レベルの時にＮＭＯＳトランジスタｍｎ＿ｕから供給される電流−Ｉで充電される。

また、上記の実施形態では、第１および第２の容量素子の容量を互いに同一にし、絶対値が同一の電流を供給することによって充電もしくは放電した。しかし、一方の容量素子の容量を他方の容量素子の容量よりも大きく（例えばｋ倍に）することも可能である。この場合、ｋ倍の容量を有する容量素子を充電もしくは放電する電流の絶対値を、他方の容量素子を放電もしくは充電する電流の絶対値のｋ倍とする。これにより、発振周期は式（１）で決定される。すなわち、上記の実施形態の場合と同様に、電源電圧ｏｓｃｖｄｄおよびしきい値電圧Ｖｔｈには依存しない。

ただし、設計の容易性の観点では、第１の容量素子と第２の容量素子との寸法や形状をそろえ、寄生容量の成分も含めた容量を同一にすることが好ましい。これにより、第１の電流源の電流と第２の電流源の電流とを同一にすることができ、容易に、発振周期が電源電圧ｏｓｃｖｄｄに依存しない高い安定性を持つ発振回路を設計することができる。

上記の実施形態では、モニタ素子としてバッファを利用した。同様に、インバータをモニタ素子として利用することも可能である。その他、様々な素子をモニタ素子として利用することが可能であるが、少なくとも、発振可能周波数を高くするためには、高速動作が可能な、バッファやインバータ等の素子をモニタ素子として利用することが好ましい。

本発明の発振回路の第１の実施形態の一例を示す回路図である。 本発明の発振回路における電圧波形の一例を示す波形図である。 本発明の発振回路において電源供給のための使用されるフィルタの一例を示す回路図である。 従来の発振回路の一例を示す回路図である。

符号の説明

１０，１４０ 発振回路
１２ 電流発生回路
１４ 充電・放電回路
１６ 制御回路
１７、１８ ２入力ＮＡＮＤゲート
１９ ラッチ
２０ フィルタ

Claims (4)

1. グランド配線と、該グランド配線の電位を基準として電源電圧が供給される電源配線と、
   第１の容量を有し、一方の端子が前記グランド配線もしくは電源配線の一方に接続された第１の容量素子の、他方の端子に、前記電源電圧に比例した第１の電流を供給して該第１の容量素子を充電する第１の電流源を有するとともに、前記第１の容量素子の他方の端子を前記グランド配線もしくは電源配線の一方の電位にまで放電する放電手段を有する第１の充放電回路と、
   前記第１の容量のｋ倍の容量を有し、一方の端子が前記グランド配線もしくは電源配線の一方に接続された第２の容量素子の、他方の端子に、前記第１の電流の−ｋ倍の第２の電流を供給して該第２の容量素子を放電する第２の電流源を有するとともに、前記第２の容量素子の他方の端子を前記グランド配線もしくは電源配線の他方の電位にまで充電する充電手段を有する第２の充放電回路と、
   前記第１の容量素子の他方の端子の電圧をモニタする第１のモニタ素子と、前記第２の容量素子の他方の端子の電圧をモニタする第２のモニタ素子とを有し、前記第１の容量素子の他方の端子の電圧が、前記第１の電流源による充電によって、前記グランド配線の電位を基準として前記電源電圧と符号が同一で絶対値が小さいしきい値電圧に到達したことを、前記第１のモニタ素子がモニタした時点で、前記第１の電流源による充電を停止させて前記放電手段による放電を開始させるとともに、前記第２の電流源による前記第２の容量素子の放電を開始させ、前記第２の容量素子の他方の端子の電圧が、前記第２の電流源による放電によって、前記しきい値電圧に到達したことを前記第２のモニタ素子がモニタした時点で、前記第２の電流源による放電を停止させて前記充電手段による充電を開始させるとともに、前記第１の電流源による前記第１の容量素子の充電を開始させる、制御信号を生成する制御回路とを有することを特徴とする発振回路。
2. ｋ＝１であることを特徴とする請求項１に記載の発振回路。
3. 前記第１および第２のモニタ素子は、前記しきい値電圧に等しい入力しきい値電圧を有し、入力端子が前記第１および第２の容量素子の他方の端子に接続された第１および第２のバッファであるか、もしくは、第１および第２のインバータであり、
   前記制御回路は、さらに、前記第１および第２のモニタ素子の出力に接続され、前記第１の容量素子の他方の端子の電圧が前記第１の電流源による充電によって前記しきい値電圧に到達したことを前記第１のモニタ素子がモニタした時点の、該第１のモニタ素子の出力と、前記第２の容量素子の他方の端子の電圧が前記第２の電流源による放電によって前記しきい値電圧に到達したことを前記第２のモニタ素子がモニタした時点の、該第２のモニタ素子の出力とをラッチするとともに、前記制御信号を生成する、ラッチ素子を有することを特徴とする請求項１または２に記載の発振回路。
4. 外部電源から、ノイズ成分を除去し、前記電源配線に前記電源電圧を供給する、フィルタをさらに備えることを特徴とする請求項１ないし３のいずれかに記載の発振回路。

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