JPH09245478A - 基板バイアス発生回路 - Google Patents
基板バイアス発生回路Info
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- JPH09245478A JPH09245478A JP9016629A JP1662997A JPH09245478A JP H09245478 A JPH09245478 A JP H09245478A JP 9016629 A JP9016629 A JP 9016629A JP 1662997 A JP1662997 A JP 1662997A JP H09245478 A JPH09245478 A JP H09245478A
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Abstract
(57)【要約】
【課題】 電源電圧等が変動しても、安定したポンピン
グ動作を行う。 【解決手段】 基板バイアスレベル検出回路５０から出
力される制御信号Ｓ５０が“Ｌ”の時、発振回路６０は
停止状態となる。制御信号Ｓ５０が“Ｈ”になると、発
振回路６０は発振して出力パルスＳ６０を出力する。こ
の出力パルスＳ６０により、チャージポンプ回路７０で
ポンピング動作が行われ、基板バイアス電圧Ｖｂｂが基
板４０に供給される。回路５０内の検出信号Ｓ５２に対
し、回路７０のポンピング動作に必要な最小時間以上、
遅延回路５４で遅延時間をもたせ、制御信号Ｓ５０を前
記最小時間以上の時間、“Ｈ”状態にし、ポンピング動
作を安定化させる。
グ動作を行う。 【解決手段】 基板バイアスレベル検出回路５０から出
力される制御信号Ｓ５０が“Ｌ”の時、発振回路６０は
停止状態となる。制御信号Ｓ５０が“Ｈ”になると、発
振回路６０は発振して出力パルスＳ６０を出力する。こ
の出力パルスＳ６０により、チャージポンプ回路７０で
ポンピング動作が行われ、基板バイアス電圧Ｖｂｂが基
板４０に供給される。回路５０内の検出信号Ｓ５２に対
し、回路７０のポンピング動作に必要な最小時間以上、
遅延回路５４で遅延時間をもたせ、制御信号Ｓ５０を前
記最小時間以上の時間、“Ｈ”状態にし、ポンピング動
作を安定化させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（以下、半導体ＩＣという）等が形成された基板の電位
を所定の値に保持するための基板バイアス発生回路に関
するものである。
（以下、半導体ＩＣという）等が形成された基板の電位
を所定の値に保持するための基板バイアス発生回路に関
するものである。
【０００２】
【従来の技術】一般に、メモリ等の半導体ＩＣにおいて
は、半導体基板が所定の電位（例えば、正電位）となっ
て順方向にバイアスされることを防止するため、あるい
は接合容量を減らして高速化を図るため等の目的で、半
導体基板に基板バイアス発生回路を設け、その基板バイ
アス発生回路で生成した基板バイアス電圧（通常、負の
電圧）を半導体基板に印加してその半導体基板を逆バイ
アスすることが行われている。従来、この種の基板バイ
アス発生回路としては、特開昭５７−１２１２６９号公
報、特開昭６２−１９０７４６号公報等に記載されるも
のがあり、その一構成例を図２に示す。
は、半導体基板が所定の電位（例えば、正電位）となっ
て順方向にバイアスされることを防止するため、あるい
は接合容量を減らして高速化を図るため等の目的で、半
導体基板に基板バイアス発生回路を設け、その基板バイ
アス発生回路で生成した基板バイアス電圧（通常、負の
電圧）を半導体基板に印加してその半導体基板を逆バイ
アスすることが行われている。従来、この種の基板バイ
アス発生回路としては、特開昭５７−１２１２６９号公
報、特開昭６２−１９０７４６号公報等に記載されるも
のがあり、その一構成例を図２に示す。
【０００３】図２の基板バイアス発生回路は、出力パル
スＳ１０を出力する発振回路１０と、基板１に供給され
る基板バイアス電圧Ｖｂｂのレベルを検出して制御信号
Ｓ２０を出力する基板バイアスレベル検出回路２０とを
備え、それらの回路１０，２０の出力側に、基板バイア
ス電圧Ｖｂｂ生成用のチャージポンプ回路３０が接続さ
れている。基板バイアスレベル検出回路２０は、電源電
圧Ｖｃｃと基板バイアス電圧Ｖｂｂとの間に直列に接続
されたＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓという）２１，２２，２３を備え、そのＮＭＯＳ２１
と２２間のノードＮ１に、インバータ２４，２５が縦続
接続されている。チャージポンプ回路３０は、発振回路
１０及び基板バイアスレベル検出回路２０の出力側に接
続されたナンドゲート（以下、ＮＡＮＤゲートという）
３１を有し、その出力側ノードＮ２にはキャパシタ３２
を介してノードＮ３が接続されている。ノードＮ３は、
ＮＭＯＳ３３を介して接地電位Ｖｓｓに接続されると共
に、ＮＭＯＳ３４及びノードＮ４を介して基板１に接続
されている。
スＳ１０を出力する発振回路１０と、基板１に供給され
る基板バイアス電圧Ｖｂｂのレベルを検出して制御信号
Ｓ２０を出力する基板バイアスレベル検出回路２０とを
備え、それらの回路１０，２０の出力側に、基板バイア
ス電圧Ｖｂｂ生成用のチャージポンプ回路３０が接続さ
れている。基板バイアスレベル検出回路２０は、電源電
圧Ｖｃｃと基板バイアス電圧Ｖｂｂとの間に直列に接続
されたＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓという）２１，２２，２３を備え、そのＮＭＯＳ２１
と２２間のノードＮ１に、インバータ２４，２５が縦続
接続されている。チャージポンプ回路３０は、発振回路
１０及び基板バイアスレベル検出回路２０の出力側に接
続されたナンドゲート（以下、ＮＡＮＤゲートという）
３１を有し、その出力側ノードＮ２にはキャパシタ３２
を介してノードＮ３が接続されている。ノードＮ３は、
ＮＭＯＳ３３を介して接地電位Ｖｓｓに接続されると共
に、ＮＭＯＳ３４及びノードＮ４を介して基板１に接続
されている。
【０００４】図３は図２の動作波形図であり、この図を
参照しつつ図２の動作を説明する。基板バイアスレベル
検出回路２０から出力される制御信号Ｓ２０が高レベル
（以下、“Ｈ”という）の時、発振回路１０の出力パル
スＳ１０がチャージポンプ回路３０に供給されると、チ
ャージポンプ回路３０はポンピング動作を行う。即ち、
出力パルスＳ１０が低レベル（以下、“Ｌ”という）で
ノードＮ２が“Ｈ”の時、ノードＮ３の電位がＮＭＯＳ
３３の閾値電圧Ｖｔであり、ＮＭＯＳ３３，３４は共に
オフ状態である。出力パルスＳ１０が“Ｈ”になってノ
ードＮ２が“Ｈ”から“Ｌ”に遷移する時、キャパシタ
３２によりノードＮ３の電位が（Ｖｔ−Ｖｃｃ）まで降
下し、ＮＭＯＳ３４はオン状態となり、ノードＮ４から
基板バイアス電圧Ｖｂｂが出力されて基板１に供給され
る。その後、ノードＮ３の電位が（Ｖｂｂ−Ｖｔ）へ上
昇すると、ＮＭＯＳ３４はオフする。基板バイアス電圧
Ｖｂｂの電位が低くなると、それを受けてノードＮ１の
電位も低くなり、そのノードＮ１の電位がインバータ２
４の回路閾値Ｖ0 以下になると、制御信号Ｓ２０が
“Ｈ”から“Ｌ”へ遷移する。制御信号Ｓ２０が“Ｌ”
に遷移する時、ノードＮ２が“Ｌ”から“Ｈ”へ遷移
し、その遷移時に、キャパシタ３２によってノードＮ３
の電位が（Ｖｂｂ−Ｖｔ＋Ｖｃｃ）へ上昇する。する
と、ＮＭＯＳ３３がオンするため、ノードＮ３の電位が
Ｖｔへと降下していく。その後、基板バイアス電圧Ｖｂ
ｂの電位が高くなると、それを受けてノードＮ１の電位
も高くなり、そのノードＮ１の電位がインバータ２４の
回路閾値Ｖ0 以上になると、制御信号Ｓ２０が“Ｈ”に
遷移し、前述したチャージポンプ回路３０のポンピング
動作が行われる。
参照しつつ図２の動作を説明する。基板バイアスレベル
検出回路２０から出力される制御信号Ｓ２０が高レベル
（以下、“Ｈ”という）の時、発振回路１０の出力パル
スＳ１０がチャージポンプ回路３０に供給されると、チ
ャージポンプ回路３０はポンピング動作を行う。即ち、
出力パルスＳ１０が低レベル（以下、“Ｌ”という）で
ノードＮ２が“Ｈ”の時、ノードＮ３の電位がＮＭＯＳ
３３の閾値電圧Ｖｔであり、ＮＭＯＳ３３，３４は共に
オフ状態である。出力パルスＳ１０が“Ｈ”になってノ
ードＮ２が“Ｈ”から“Ｌ”に遷移する時、キャパシタ
３２によりノードＮ３の電位が（Ｖｔ−Ｖｃｃ）まで降
下し、ＮＭＯＳ３４はオン状態となり、ノードＮ４から
基板バイアス電圧Ｖｂｂが出力されて基板１に供給され
る。その後、ノードＮ３の電位が（Ｖｂｂ−Ｖｔ）へ上
昇すると、ＮＭＯＳ３４はオフする。基板バイアス電圧
Ｖｂｂの電位が低くなると、それを受けてノードＮ１の
電位も低くなり、そのノードＮ１の電位がインバータ２
４の回路閾値Ｖ0 以下になると、制御信号Ｓ２０が
“Ｈ”から“Ｌ”へ遷移する。制御信号Ｓ２０が“Ｌ”
に遷移する時、ノードＮ２が“Ｌ”から“Ｈ”へ遷移
し、その遷移時に、キャパシタ３２によってノードＮ３
の電位が（Ｖｂｂ−Ｖｔ＋Ｖｃｃ）へ上昇する。する
と、ＮＭＯＳ３３がオンするため、ノードＮ３の電位が
Ｖｔへと降下していく。その後、基板バイアス電圧Ｖｂ
ｂの電位が高くなると、それを受けてノードＮ１の電位
も高くなり、そのノードＮ１の電位がインバータ２４の
回路閾値Ｖ0 以上になると、制御信号Ｓ２０が“Ｈ”に
遷移し、前述したチャージポンプ回路３０のポンピング
動作が行われる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記構
成の回路では、電圧Ｖｃｃ，Ｖｓｓ，Ｖｂｂの変動によ
り、ノードＮ１の電位がインバータ２４の回路閾値Ｖ0
の近傍で上下に移動すると、制御信号Ｓ２０の“Ｈ”期
間が変化してチャージポンプ回路３０のポンピング動作
に必要な最小の時間、“Ｈ”状態を保てなくなるため、
ノードＮ３の電位上昇が不十分になってチャージポンプ
回路３０のポンピング動作が的確に行われず、不安定に
なる。そのため、基板バイアス電圧Ｖｂｂの供給効率の
低下という問題を生じ、それらを解決することが困難で
あった。本発明は、前記従来技術が持っていた課題とし
て、電源電圧等の変動によってポンピング動作が不安定
になる点について解決した基板バイアス発生回路を提供
するものである。
成の回路では、電圧Ｖｃｃ，Ｖｓｓ，Ｖｂｂの変動によ
り、ノードＮ１の電位がインバータ２４の回路閾値Ｖ0
の近傍で上下に移動すると、制御信号Ｓ２０の“Ｈ”期
間が変化してチャージポンプ回路３０のポンピング動作
に必要な最小の時間、“Ｈ”状態を保てなくなるため、
ノードＮ３の電位上昇が不十分になってチャージポンプ
回路３０のポンピング動作が的確に行われず、不安定に
なる。そのため、基板バイアス電圧Ｖｂｂの供給効率の
低下という問題を生じ、それらを解決することが困難で
あった。本発明は、前記従来技術が持っていた課題とし
て、電源電圧等の変動によってポンピング動作が不安定
になる点について解決した基板バイアス発生回路を提供
するものである。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明では、基本バイアス発生
回路において、基板バイアス電圧のレベルを検出しその
検出結果に応じて第１の論理レベルまたは第２の論理レ
ベルの制御信号を出力する基板バイアスレベル検出回路
と、前記制御信号が前記第１の論理レベルの場合、所定
周波数の出力パルスを発振して出力し、前記制御信号が
前記第１の論理レベルから前記第２の論理レベルに遷移
した場合、発振を停止する発振回路と、前記出力パルス
に応答して基板に供給するための前記基板バイアス電圧
を生成するチャージポンプ回路とを備えている。第２の
発明では、第１の発明において、前記チャージポンプ回
路が前記基板バイアス電圧を生成するに要する期間以
上、前記制御信号を遅延させる遅延回路を設け、前記遅
延回路によって遅延された制御信号を前記発振回路に与
える構成にしている。第１の発明によれば、以上のよう
に基板バイアス発生回路を構成したので、基板バイアス
レベル検出回路から出力される制御信号が発振回路に与
えられ、該制御信号が第１の論理レベルのときには、発
振回路が発振して所定周波数の出力パルスがチャージポ
ンプ回路に与えられる。制御信号が第２の論理レベルに
なると、発振回路が発振を停止する。第２の発明では、
制御信号が遅延回路で所定期間遅延され、発振回路に与
えられる。
に、本発明のうちの第１の発明では、基本バイアス発生
回路において、基板バイアス電圧のレベルを検出しその
検出結果に応じて第１の論理レベルまたは第２の論理レ
ベルの制御信号を出力する基板バイアスレベル検出回路
と、前記制御信号が前記第１の論理レベルの場合、所定
周波数の出力パルスを発振して出力し、前記制御信号が
前記第１の論理レベルから前記第２の論理レベルに遷移
した場合、発振を停止する発振回路と、前記出力パルス
に応答して基板に供給するための前記基板バイアス電圧
を生成するチャージポンプ回路とを備えている。第２の
発明では、第１の発明において、前記チャージポンプ回
路が前記基板バイアス電圧を生成するに要する期間以
上、前記制御信号を遅延させる遅延回路を設け、前記遅
延回路によって遅延された制御信号を前記発振回路に与
える構成にしている。第１の発明によれば、以上のよう
に基板バイアス発生回路を構成したので、基板バイアス
レベル検出回路から出力される制御信号が発振回路に与
えられ、該制御信号が第１の論理レベルのときには、発
振回路が発振して所定周波数の出力パルスがチャージポ
ンプ回路に与えられる。制御信号が第２の論理レベルに
なると、発振回路が発振を停止する。第２の発明では、
制御信号が遅延回路で所定期間遅延され、発振回路に与
えられる。
【０００７】
【発明の実施の形態】図１は、本発明の実施形態を示す
基板バイアス発生回路の構成図である。この基板バイア
ス発生回路は、基板４０の電位を例えば−３Ｖ程度に保
持するためのものであり、制御信号Ｓ５０を出力する基
板バイアスレベル検出回路５０と、制御信号Ｓ５０によ
り動作が制御される発振回路６０と、該発振回路６０の
出力パルスＳ６０によってポンピング動作するチャージ
ポンプ回路７０とで、構成されている。基板バイアスレ
ベル検出回路５０は、基板４０に印加される基板バイア
ス電圧Ｖｂｂのレベル変動を感知し、制御信号Ｓ５０を
所定時間出力して発振回路６０の発振動作を制御し、待
機時の消費電流をおさえる機能を有している。この基板
バイアスレベル検出回路５０は、基板バイアス電圧Ｖｂ
ｂの変動を検出してそれに応じた信号Ｓ５２を出力する
検出回路５０−１と、信号Ｓ５２が“Ｈ”になると少な
くともチャージポンプ回路７０のポンピング動作に必要
な時間は制御信号Ｓ５０を“Ｈ”状態に保持するレベル
保持回路５０−２とで、構成されている。検出回路５０
−１は、ＮＭＯＳ５１ａ，５１ｂ，５１ｃ及びインバー
タ５２ａ，５２ｂを有し、そのＮＭＯＳ５１ａ〜５１ｃ
が電源電圧Ｖｃｃと基板バイアス電圧Ｖｂｂとの間に直
列に接続され、さらにＮＭＯＳ５１ａと５１ｂ間のノー
ドＮ１１に、インバータ５２ａ，５２ｂが縦続接続され
ている。なお、各ＮＭＯＳ５１ａ，５１ｂ，５１ｃのド
レインとゲートは、それぞれ共通接続されている。レベ
ル保持回路５０−２は、２個のノアゲート（以下、ＮＯ
Ｒゲートという）５３ａ，５３ｂ、遅延回路５４、イン
バータ５５、及びラッチ動作制御用のＮＯＲゲート５６
より構成されている。ここで、信号Ｓ５２とＮＯＲゲー
ト５３ｂの出力側とはＮＯＲゲート５３ａの入力側に接
続され、そのＮＯＲゲート５３ａの出力側がＮＯＲゲー
ト５３ｂの入力側に接続されている。ＮＯＲゲート５３
ａの出力側は、遅延回路５４の入力側に接続されると共
に、インバータ５５を介して発振回路６０の入力側に接
続されている。さらに、ＮＯＲゲート５３ａの出力側と
遅延回路５４の出力側とは、ＮＯＲゲート５６の入力側
に接続され、そのＮＯＲゲート５６の出力側が、ＮＯＲ
ゲート５３ｂの入力側に接続されている。このように、
ＮＯＲゲート５３ａと５３ｂをたすき接続することによ
り、信号Ｓ５２の“Ｈ”状態をラッチすることが可能と
なる。
基板バイアス発生回路の構成図である。この基板バイア
ス発生回路は、基板４０の電位を例えば−３Ｖ程度に保
持するためのものであり、制御信号Ｓ５０を出力する基
板バイアスレベル検出回路５０と、制御信号Ｓ５０によ
り動作が制御される発振回路６０と、該発振回路６０の
出力パルスＳ６０によってポンピング動作するチャージ
ポンプ回路７０とで、構成されている。基板バイアスレ
ベル検出回路５０は、基板４０に印加される基板バイア
ス電圧Ｖｂｂのレベル変動を感知し、制御信号Ｓ５０を
所定時間出力して発振回路６０の発振動作を制御し、待
機時の消費電流をおさえる機能を有している。この基板
バイアスレベル検出回路５０は、基板バイアス電圧Ｖｂ
ｂの変動を検出してそれに応じた信号Ｓ５２を出力する
検出回路５０−１と、信号Ｓ５２が“Ｈ”になると少な
くともチャージポンプ回路７０のポンピング動作に必要
な時間は制御信号Ｓ５０を“Ｈ”状態に保持するレベル
保持回路５０−２とで、構成されている。検出回路５０
−１は、ＮＭＯＳ５１ａ，５１ｂ，５１ｃ及びインバー
タ５２ａ，５２ｂを有し、そのＮＭＯＳ５１ａ〜５１ｃ
が電源電圧Ｖｃｃと基板バイアス電圧Ｖｂｂとの間に直
列に接続され、さらにＮＭＯＳ５１ａと５１ｂ間のノー
ドＮ１１に、インバータ５２ａ，５２ｂが縦続接続され
ている。なお、各ＮＭＯＳ５１ａ，５１ｂ，５１ｃのド
レインとゲートは、それぞれ共通接続されている。レベ
ル保持回路５０−２は、２個のノアゲート（以下、ＮＯ
Ｒゲートという）５３ａ，５３ｂ、遅延回路５４、イン
バータ５５、及びラッチ動作制御用のＮＯＲゲート５６
より構成されている。ここで、信号Ｓ５２とＮＯＲゲー
ト５３ｂの出力側とはＮＯＲゲート５３ａの入力側に接
続され、そのＮＯＲゲート５３ａの出力側がＮＯＲゲー
ト５３ｂの入力側に接続されている。ＮＯＲゲート５３
ａの出力側は、遅延回路５４の入力側に接続されると共
に、インバータ５５を介して発振回路６０の入力側に接
続されている。さらに、ＮＯＲゲート５３ａの出力側と
遅延回路５４の出力側とは、ＮＯＲゲート５６の入力側
に接続され、そのＮＯＲゲート５６の出力側が、ＮＯＲ
ゲート５３ｂの入力側に接続されている。このように、
ＮＯＲゲート５３ａと５３ｂをたすき接続することによ
り、信号Ｓ５２の“Ｈ”状態をラッチすることが可能と
なる。
【０００８】遅延回路５４は、例えば発振回路６０の出
力パルスＳ６０の１周期２Ｔ2 以上の遅延時間Ｔ1 を有
する偶数段のインバータ５４ａ〜５４ｄより構成されて
いる。発振回路６０は、制御信号Ｓ５０により開、閉制
御されるＮＡＮＤゲート６１，６３，６５と、インバー
タ６２，６４とをリング状に接続した構成になってい
る。チャージポンプ回路７０は、発振回路６０の出力パ
ルスＳ６０により充放電を行って基板バイアス電圧Ｖｂ
ｂを生成する機能を有している。このチャージポンプ回
路７０は、出力パルスＳ６０を反転するためのインバー
タ７１を有し、このインバータ７１の出力側ノードＮ１
２には、キャパシタ７２が接続されている。このキャパ
シタ７２に直列接続されたノードＮ１３には、ＮＭＯＳ
７３のドレイン及びゲートとＮＭＯＳ７４のソースとが
接続され、そのＮＭＯＳ７３のソースが接地電位Ｖｓｓ
に接続され、さらにＮＭＯＳ７４のゲート及びドレイン
がノードＮ１４を介して基板４０に接続されている。Ｎ
ＭＯＳ７３，７４は、整流回路を構成している。
力パルスＳ６０の１周期２Ｔ2 以上の遅延時間Ｔ1 を有
する偶数段のインバータ５４ａ〜５４ｄより構成されて
いる。発振回路６０は、制御信号Ｓ５０により開、閉制
御されるＮＡＮＤゲート６１，６３，６５と、インバー
タ６２，６４とをリング状に接続した構成になってい
る。チャージポンプ回路７０は、発振回路６０の出力パ
ルスＳ６０により充放電を行って基板バイアス電圧Ｖｂ
ｂを生成する機能を有している。このチャージポンプ回
路７０は、出力パルスＳ６０を反転するためのインバー
タ７１を有し、このインバータ７１の出力側ノードＮ１
２には、キャパシタ７２が接続されている。このキャパ
シタ７２に直列接続されたノードＮ１３には、ＮＭＯＳ
７３のドレイン及びゲートとＮＭＯＳ７４のソースとが
接続され、そのＮＭＯＳ７３のソースが接地電位Ｖｓｓ
に接続され、さらにＮＭＯＳ７４のゲート及びドレイン
がノードＮ１４を介して基板４０に接続されている。Ｎ
ＭＯＳ７３，７４は、整流回路を構成している。
【０００９】図４は図１の動作波形図であり、この図を
参照しつつ図１の動作を説明する。なお、図４中のＴ2
は、出力パルスＳ６０の半周期を表わしている。基板バ
イアス電圧Ｖｂｂの電位が上昇して浅くなると、それに
対応してノードＮ１１の電位も高くなり、その電位がイ
ンバータ５２ａの回路閾値Ｖ0 を越えると、インバータ
５２ａ，５２ｂを通して信号Ｓ５２が“Ｌ”から“Ｈ”
に遷移する。信号Ｓ５２が“Ｈ”になると、ＮＯＲゲー
ト５３ａの出力が“Ｈ”から“Ｌ”に遷移し、それを受
けてインバータ５５により、制御信号Ｓ５０は“Ｌ”か
ら“Ｈ”に遷移する。ＮＯＲゲート５３ａの出力が
“Ｌ”となると、ＮＯＲゲート５３ｂの出力が“Ｈ”に
なるため、ＮＯＲゲート５３ａがディスエーブル状態
（禁止状態）となり、少なくとも再びＮＯＲゲート５３
ｂの出力が“Ｌ”になるまで（即ち、遅延回路５４の遅
延時間Ｔ1 の間）、制御信号Ｓ５０は“Ｈ”状態を保持
する。制御信号Ｓ５０が“Ｈ”になると、ＮＡＮＤゲー
ト６１，６３，６５がイネーブル状態（動作可能状態）
となり、ＮＡＮＤゲート６３の出力がインバータ６４、
ＮＡＮＤゲート６５，６１及びインバータ６２を通して
出力パルスＳ６０の形で出力され、チャージポンプ回路
７０へ供給される。このように、発振回路６０は、制御
信号Ｓ５０が“Ｈ”の間、周期２Ｔ2 をもった出力パル
スＳ６０を出力する。
参照しつつ図１の動作を説明する。なお、図４中のＴ2
は、出力パルスＳ６０の半周期を表わしている。基板バ
イアス電圧Ｖｂｂの電位が上昇して浅くなると、それに
対応してノードＮ１１の電位も高くなり、その電位がイ
ンバータ５２ａの回路閾値Ｖ0 を越えると、インバータ
５２ａ，５２ｂを通して信号Ｓ５２が“Ｌ”から“Ｈ”
に遷移する。信号Ｓ５２が“Ｈ”になると、ＮＯＲゲー
ト５３ａの出力が“Ｈ”から“Ｌ”に遷移し、それを受
けてインバータ５５により、制御信号Ｓ５０は“Ｌ”か
ら“Ｈ”に遷移する。ＮＯＲゲート５３ａの出力が
“Ｌ”となると、ＮＯＲゲート５３ｂの出力が“Ｈ”に
なるため、ＮＯＲゲート５３ａがディスエーブル状態
（禁止状態）となり、少なくとも再びＮＯＲゲート５３
ｂの出力が“Ｌ”になるまで（即ち、遅延回路５４の遅
延時間Ｔ1 の間）、制御信号Ｓ５０は“Ｈ”状態を保持
する。制御信号Ｓ５０が“Ｈ”になると、ＮＡＮＤゲー
ト６１，６３，６５がイネーブル状態（動作可能状態）
となり、ＮＡＮＤゲート６３の出力がインバータ６４、
ＮＡＮＤゲート６５，６１及びインバータ６２を通して
出力パルスＳ６０の形で出力され、チャージポンプ回路
７０へ供給される。このように、発振回路６０は、制御
信号Ｓ５０が“Ｈ”の間、周期２Ｔ2 をもった出力パル
スＳ６０を出力する。
【００１０】発振回路６０の出力パルスＳ６０が“Ｌ”
から“Ｈ”に遷移する時、ノードＮ１２が“Ｈ”から
“Ｌ”へ遷移し、キャパシタ７２により、ノードＮ１３
の電位が（Ｖｔ−Ｖｃｃ）まで降下し（但し、ＶｔはＮ
ＭＯＳ７３の閾値電圧）、ＮＭＯＳ７４はオン状態とな
り、ノードＮ１４から基板バイアス電圧Ｖｂｂが出力さ
れて基板４０に供給される。その後、ノードＮ１３の電
位が（Ｖｂｂ−Ｖｔ）へ上昇すると、ＮＭＯＳ７４はオ
フする。基板バイアス電圧Ｖｂｂの電位が降下して深く
なると、それに対応してノードＮ１１の電位も低くな
り、その電位がインバータ５２ａの回路閾値Ｖ0 以下に
なると、信号Ｓ５２が“Ｈ”から“Ｌ”へ遷移する。と
ころが、ＮＯＲゲート５３ｂの出力が“Ｈ”状態に保持
されているため、ＮＯＲゲート５３ａの出力が変化せ
ず、従って制御信号Ｓ５０も“Ｈ”状態のままである。
出力パルスＳ６０が“Ｈ”から“Ｌ”に遷移すると、ノ
ードＮ１２が“Ｌ”から“Ｈ”に遷移し、その遷移時に
キャパシタ７２によってノードＮ１３の電位が（Ｖｂｂ
−Ｖｔ＋Ｖｃｃ）へ上昇する。すると、ＮＭＯＳ７３が
オンするため、ノードＮ１３の電位がＶｔへと降下して
いく。
から“Ｈ”に遷移する時、ノードＮ１２が“Ｈ”から
“Ｌ”へ遷移し、キャパシタ７２により、ノードＮ１３
の電位が（Ｖｔ−Ｖｃｃ）まで降下し（但し、ＶｔはＮ
ＭＯＳ７３の閾値電圧）、ＮＭＯＳ７４はオン状態とな
り、ノードＮ１４から基板バイアス電圧Ｖｂｂが出力さ
れて基板４０に供給される。その後、ノードＮ１３の電
位が（Ｖｂｂ−Ｖｔ）へ上昇すると、ＮＭＯＳ７４はオ
フする。基板バイアス電圧Ｖｂｂの電位が降下して深く
なると、それに対応してノードＮ１１の電位も低くな
り、その電位がインバータ５２ａの回路閾値Ｖ0 以下に
なると、信号Ｓ５２が“Ｈ”から“Ｌ”へ遷移する。と
ころが、ＮＯＲゲート５３ｂの出力が“Ｈ”状態に保持
されているため、ＮＯＲゲート５３ａの出力が変化せ
ず、従って制御信号Ｓ５０も“Ｈ”状態のままである。
出力パルスＳ６０が“Ｈ”から“Ｌ”に遷移すると、ノ
ードＮ１２が“Ｌ”から“Ｈ”に遷移し、その遷移時に
キャパシタ７２によってノードＮ１３の電位が（Ｖｂｂ
−Ｖｔ＋Ｖｃｃ）へ上昇する。すると、ＮＭＯＳ７３が
オンするため、ノードＮ１３の電位がＶｔへと降下して
いく。
【００１１】遅延回路５４の遅延時間Ｔ1 が経過する
と、ＮＯＲゲート５６，５３ｂを通してそのＮＯＲゲー
ト５３ｂの出力が“Ｌ”になるため、ＮＯＲゲート５３
ａの出力が“Ｈ”になり、制御信号Ｓ５０が“Ｈ”から
“Ｌ”へ遷移する。制御信号Ｓ５０が“Ｌ”になると、
発振回路６０内のＮＡＮＤゲート６１，６３，６５がデ
ィスエーブル状態となり、インバータ６２から出力され
る出力パルスＳ６０が“Ｌ”状態に固定されて発振が停
止する。これにより、チャージポンプ回路７０における
１回のポンピング動作が終了する。このようなポンピン
グ動作において、電圧Ｖｃｃ，Ｖｓｓ，Ｖｂｂの変動に
より、ノードＮ１１の電位がインバータ５２ａの回路閾
値Ｖ0 の近傍で上下に移動した場合について説明する。
と、ＮＯＲゲート５６，５３ｂを通してそのＮＯＲゲー
ト５３ｂの出力が“Ｌ”になるため、ＮＯＲゲート５３
ａの出力が“Ｈ”になり、制御信号Ｓ５０が“Ｈ”から
“Ｌ”へ遷移する。制御信号Ｓ５０が“Ｌ”になると、
発振回路６０内のＮＡＮＤゲート６１，６３，６５がデ
ィスエーブル状態となり、インバータ６２から出力され
る出力パルスＳ６０が“Ｌ”状態に固定されて発振が停
止する。これにより、チャージポンプ回路７０における
１回のポンピング動作が終了する。このようなポンピン
グ動作において、電圧Ｖｃｃ，Ｖｓｓ，Ｖｂｂの変動に
より、ノードＮ１１の電位がインバータ５２ａの回路閾
値Ｖ0 の近傍で上下に移動した場合について説明する。
【００１２】図４における出力パルスＳ６０の半周期Ｔ
2 は、チャージポンプ回路７０のポンピング動作に必要
な最小時間であり、遅延回路５４によってＴ2 以上の遅
延時間Ｔ1 をもたせることにより、制御信号Ｓ５０がＴ
2 以上の時間、“Ｈ”状態になる。そのため、前記の電
圧変動によって信号Ｓ５２の“Ｈ”期間がどのように変
化しても、少なくとも１回のポンピング動作に必要な時
間だけは確保される。この結果、ノードＮ１３の電位上
昇が十分に行われ、チャージポンプ回路７０のポンピン
グ動作が的確に行われてその動作が安定し、基板バイア
ス電圧Ｖｂｂの供給効率が向上する。その上、制御信号
Ｓ５０が“Ｌ”の間、発振回路６０は発振動作を停止す
るため、この発振回路６０での消費電力を低減できる。
2 は、チャージポンプ回路７０のポンピング動作に必要
な最小時間であり、遅延回路５４によってＴ2 以上の遅
延時間Ｔ1 をもたせることにより、制御信号Ｓ５０がＴ
2 以上の時間、“Ｈ”状態になる。そのため、前記の電
圧変動によって信号Ｓ５２の“Ｈ”期間がどのように変
化しても、少なくとも１回のポンピング動作に必要な時
間だけは確保される。この結果、ノードＮ１３の電位上
昇が十分に行われ、チャージポンプ回路７０のポンピン
グ動作が的確に行われてその動作が安定し、基板バイア
ス電圧Ｖｂｂの供給効率が向上する。その上、制御信号
Ｓ５０が“Ｌ”の間、発振回路６０は発振動作を停止す
るため、この発振回路６０での消費電力を低減できる。
【００１３】なお、本発明は図示の実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば次のようなものがある。 （ｉ） 発振回路６０は、他のゲート回路等を用いて構
成してもよい。 （ii） 検出回路５０−１は、Ｐチャネル型ＭＯＳトラ
ンジスタやバイポーラ型トランジスタ等の他のトランジ
スタを用いて構成してもよい。 (iii） レベル保持回路５０−２は、図示以外の回路で
構成してもよい。例えば、ＮＯＲゲート５３ａ，５３ｂ
以外のゲート回路を用いてラッチ回路を構成してもよ
い。遅延回路５４は、他の偶数段あるいは奇数段のイン
バータで構成したり、または他のゲート回路等を用いて
構成してもよい。また、遅延回路５４における最適な遅
延時間Ｔ1 は、回路構成により異なるので、その構成に
適した遅延時間Ｔ1 を適宜設定すればよい。 （iv） チャージポンプ回路７０は、２個以上設けるよ
うにしてもよい。
ず、種々の変形が可能である。この変形例としては、例
えば次のようなものがある。 （ｉ） 発振回路６０は、他のゲート回路等を用いて構
成してもよい。 （ii） 検出回路５０−１は、Ｐチャネル型ＭＯＳトラ
ンジスタやバイポーラ型トランジスタ等の他のトランジ
スタを用いて構成してもよい。 (iii） レベル保持回路５０−２は、図示以外の回路で
構成してもよい。例えば、ＮＯＲゲート５３ａ，５３ｂ
以外のゲート回路を用いてラッチ回路を構成してもよ
い。遅延回路５４は、他の偶数段あるいは奇数段のイン
バータで構成したり、または他のゲート回路等を用いて
構成してもよい。また、遅延回路５４における最適な遅
延時間Ｔ1 は、回路構成により異なるので、その構成に
適した遅延時間Ｔ1 を適宜設定すればよい。 （iv） チャージポンプ回路７０は、２個以上設けるよ
うにしてもよい。
【００１４】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、基板バイアスレベル検出回路から出力される
制御信号により、発振回路の発振と停止を制御し、該発
振回路の出力パルスによってチャージポンプ回路を動作
させる構成にしたので、従来のように、電源電圧等の変
動により、制御信号と発振回路の出力パルスとのタイミ
ングがずれるという問題もなくなる。この結果、安定で
効率的なチャージポンプ回路のポンピング動作が期待で
きる。その上、発振回路での消費電力も低減できる。第
２の発明によれば、遅延回路を設けたので、電源電圧等
の変動により、制御信号の第１の論理レベルの期間がど
のように変化しても、ポンピング動作に必要な最小時間
を確実に確保できる。この結果、安定で効率的なチャー
ジポンプ回路のポンピング動作が期待できる。
によれば、基板バイアスレベル検出回路から出力される
制御信号により、発振回路の発振と停止を制御し、該発
振回路の出力パルスによってチャージポンプ回路を動作
させる構成にしたので、従来のように、電源電圧等の変
動により、制御信号と発振回路の出力パルスとのタイミ
ングがずれるという問題もなくなる。この結果、安定で
効率的なチャージポンプ回路のポンピング動作が期待で
きる。その上、発振回路での消費電力も低減できる。第
２の発明によれば、遅延回路を設けたので、電源電圧等
の変動により、制御信号の第１の論理レベルの期間がど
のように変化しても、ポンピング動作に必要な最小時間
を確実に確保できる。この結果、安定で効率的なチャー
ジポンプ回路のポンピング動作が期待できる。
【図１】本発明の実施形態を示す基板バイアス発生回路
の構成図である。
の構成図である。
【図２】従来の基板バイアス発生回路の構成図である。
【図３】図２の動作波形図である。
【図４】図１の動作波形図である。
４０ 基板 ５０ 基板バイアスレベル検出回路 ５０−１ 検出回路 ５０−２ レベル保持回路 ５４ 遅延回路 ６０ 発振回路 ７０ チャージポンプ回路 Ｓ５０ 制御信号 Ｓ６０ 出力パルス Ｖｂｂ 基板バイアス電圧
Claims (2)
- 【請求項１】 基板バイアス電圧のレベルを検出しその
検出結果に応じて第１の論理レベルまたは第２の論理レ
ベルの制御信号を出力する基板バイアスレベル検出回路
と、 前記制御信号が前記第１の論理レベルの場合、所定周波
数の出力パルスを発振して出力し、前記制御信号が前記
第１の論理レベルから前記第２の論理レベルに遷移した
場合、発振を停止する発振回路と、 前記出力パルスに応答して基板に供給するための前記基
板バイアス電圧を生成するチャージポンプ回路とを備え
たことを特徴とする基板バイアス発生回路。 - 【請求項２】 請求項１記載の基板バイアス発生回路に
おいて、 前記チャージポンプ回路が前記基板バイアス電圧を生成
するに要する期間以上、前記制御信号を遅延させる遅延
回路を設け、 前記遅延回路によって遅延された制御信号を前記発振回
路に与える構成にしたことを特徴とする基板バイアス発
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9016629A JPH09245478A (ja) | 1997-01-30 | 1997-01-30 | 基板バイアス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9016629A JPH09245478A (ja) | 1997-01-30 | 1997-01-30 | 基板バイアス発生回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2025876A Division JP2927487B2 (ja) | 1990-02-05 | 1990-02-05 | 基板バイアス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09245478A true JPH09245478A (ja) | 1997-09-19 |
Family
ID=11921664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9016629A Pending JPH09245478A (ja) | 1997-01-30 | 1997-01-30 | 基板バイアス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09245478A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317197B1 (ko) * | 1999-12-27 | 2001-12-24 | 박종섭 | 기판 바이어스 회로 |
| WO2002013199A1 (fr) * | 2000-08-03 | 2002-02-14 | Fujitsu Limited | Memoire a semiconducteurs non volatile et procede de lecture des donnees |
| EP1492218A1 (en) * | 2003-06-24 | 2004-12-29 | STMicroelectronics S.r.l. | Low-consumption regulator for a charge pump voltage generator |
| JP2006100350A (ja) * | 2004-09-28 | 2006-04-13 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| CN116614115A (zh) * | 2023-07-17 | 2023-08-18 | 芯天下技术股份有限公司 | 延迟偏置电压建立的方法、偏置电路、比较器和集成电路 |
-
1997
- 1997-01-30 JP JP9016629A patent/JPH09245478A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317197B1 (ko) * | 1999-12-27 | 2001-12-24 | 박종섭 | 기판 바이어스 회로 |
| WO2002013199A1 (fr) * | 2000-08-03 | 2002-02-14 | Fujitsu Limited | Memoire a semiconducteurs non volatile et procede de lecture des donnees |
| US6765828B2 (en) | 2000-08-03 | 2004-07-20 | Fujitsu Limited | Non-volatile semiconductor storage device and method of reading out data |
| JP4579493B2 (ja) * | 2000-08-03 | 2010-11-10 | スパンション エルエルシー | 不揮発性半導体記憶装置及びデータ読出し方法 |
| EP1492218A1 (en) * | 2003-06-24 | 2004-12-29 | STMicroelectronics S.r.l. | Low-consumption regulator for a charge pump voltage generator |
| JP2006100350A (ja) * | 2004-09-28 | 2006-04-13 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| CN116614115A (zh) * | 2023-07-17 | 2023-08-18 | 芯天下技术股份有限公司 | 延迟偏置电压建立的方法、偏置电路、比较器和集成电路 |
| CN116614115B (zh) * | 2023-07-17 | 2024-01-26 | 芯天下技术股份有限公司 | 延迟偏置电压建立的方法、偏置电路、比较器和集成电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991019 |