JP2932433B2 - データ入出力感知形基板電圧発生回路 - Google Patents
データ入出力感知形基板電圧発生回路Info
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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- H02M3/00—Conversion of dc power input into dc power output
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- H02M3/073—Charge pumps of the Schenkel-type
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- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
Description
【０００１】
【発明の属する技術分野】本発明は、基板電圧発生回路
に係るもので、詳しくは、データ入出力の入力電位を感
知して基板電圧発生回路の駆動能力を可変させ、基板電
位の上昇を効果的に防止し得るデータ入出力感知形基板
電圧発生回路に関する。
に係るもので、詳しくは、データ入出力の入力電位を感
知して基板電圧発生回路の駆動能力を可変させ、基板電
位の上昇を効果的に防止し得るデータ入出力感知形基板
電圧発生回路に関する。
【０００２】
【従来の技術】従来の基板電圧発生回路においては、図
４に示すように、基板電圧を感知する基板電圧センサ１
０と、該基板電圧センサ１０からの出力信号及び外部か
らのＲＡＳ（Row Address Strobe）信号の反転信号（以
下「ＲＡＳＢ信号」と表記する）により駆動されて所定
周期のパルス信号を出力する発振器２０と、該発振器２
０の出力により電荷をポンピングするチャージポンプ３
０と、該チャージポンプでポンピングされた電荷を受け
る基板４０と、から構成されていた。
４に示すように、基板電圧を感知する基板電圧センサ１
０と、該基板電圧センサ１０からの出力信号及び外部か
らのＲＡＳ（Row Address Strobe）信号の反転信号（以
下「ＲＡＳＢ信号」と表記する）により駆動されて所定
周期のパルス信号を出力する発振器２０と、該発振器２
０の出力により電荷をポンピングするチャージポンプ３
０と、該チャージポンプでポンピングされた電荷を受け
る基板４０と、から構成されていた。
【０００３】そして、前記基板電圧センサ１０において
は、図５に示したように、電源電圧Ｖｃｃと基板電圧Ｖ
ＢＢの端子間に直列接続されたｐチャンネルのＰＭＯＳ
トランジスタ１１及びｎチャンネルのＮＭＯＳトランジ
スタ１２，１３と、それらの出力を反転するインバータ
ー１４とを備え、上記ＰＭＯＳトランジスタ１１及びＮ
ＭＯＳトランジスタ１２のゲートは接地電圧Ｖｓｓに共
通に接続されていた。
は、図５に示したように、電源電圧Ｖｃｃと基板電圧Ｖ
ＢＢの端子間に直列接続されたｐチャンネルのＰＭＯＳ
トランジスタ１１及びｎチャンネルのＮＭＯＳトランジ
スタ１２，１３と、それらの出力を反転するインバータ
ー１４とを備え、上記ＰＭＯＳトランジスタ１１及びＮ
ＭＯＳトランジスタ１２のゲートは接地電圧Ｖｓｓに共
通に接続されていた。
【０００４】前記発振器２０においては、外部からのＲ
ＡＳＢ信号と前記基板電圧センサ１０からの出力信号と
を否定論理積するＮＡＮＤゲート２１と、該ＮＡＮＤゲ
ート２１の出力を一方の入力端子に受けるように順次直
列接続された各ＮＡＮＤゲート２２，２３，２４と、こ
の最後のＮＡＮＤゲート２４の出力を反転させるインバ
ーター２５と、さらにこのインバーター２５の出力を反
転させるインバーター２６とを備え、前記ＮＡＮＤゲー
ト２４の出力はＮＡＮＤゲート２２の他方の入力端子に
入力されるようになっていた。
ＡＳＢ信号と前記基板電圧センサ１０からの出力信号と
を否定論理積するＮＡＮＤゲート２１と、該ＮＡＮＤゲ
ート２１の出力を一方の入力端子に受けるように順次直
列接続された各ＮＡＮＤゲート２２，２３，２４と、こ
の最後のＮＡＮＤゲート２４の出力を反転させるインバ
ーター２５と、さらにこのインバーター２５の出力を反
転させるインバーター２６とを備え、前記ＮＡＮＤゲー
ト２４の出力はＮＡＮＤゲート２２の他方の入力端子に
入力されるようになっていた。
【０００５】前記チャージポンプ３０においては、前記
発振器２０から出力されたクロック信号によりＶｃｃ又
は−Ｖｃｃにポンピングするポンピングキャパシタ３１
と、該ポンピングキャパシタ３１の出力を接地電圧Ｖｓ
ｓの端子に放電させてダイオードの役割を行うＮＭＯＳ
トランジスタ３２と、前記ポンピングキャパシタ３１で
ポンピングされた電荷を前記基板電圧センサ１０の基板
電圧ＶＢＢの端子に伝達するＮＭＯＳトランジスタ３３
とを備えていた。
発振器２０から出力されたクロック信号によりＶｃｃ又
は−Ｖｃｃにポンピングするポンピングキャパシタ３１
と、該ポンピングキャパシタ３１の出力を接地電圧Ｖｓ
ｓの端子に放電させてダイオードの役割を行うＮＭＯＳ
トランジスタ３２と、前記ポンピングキャパシタ３１で
ポンピングされた電荷を前記基板電圧センサ１０の基板
電圧ＶＢＢの端子に伝達するＮＭＯＳトランジスタ３３
とを備えていた。
【０００６】次に、このように構成された基板電圧発生
回路の動作を説明する。先ず、基板電圧ＶＢＢの変化に
従い基板電圧センサ１０の出力端子ａ（図５参照）の電
位は、次の式により決められる。即ち、 Ｖｓｓ＞ＶＢＢ＋２Ｖｔｈ （ここで、Ｖｓｓは接地電圧、ＶＢＢは基板電圧、Ｖｔ
ｈは各ＮＭＯＳトランジスタ１２，１３のしきい値電
圧）である場合は、ＮＭＯＳトランジスタ１２，１３が
ターンオンされて電流Ｉ1が流れ、出力端子ａの電位は
インバーター１４の論理変換点まで下がってインバータ
ー１４の出力がハイレベルになる。一方、 Ｖｓｓ＜ＶＢＢ＋２Ｖｔｈ である場合は、出力端子ａの電位はＶｃｃレベルにプー
ルアップされてインバーター１４の出力がローレベルに
なる。
回路の動作を説明する。先ず、基板電圧ＶＢＢの変化に
従い基板電圧センサ１０の出力端子ａ（図５参照）の電
位は、次の式により決められる。即ち、 Ｖｓｓ＞ＶＢＢ＋２Ｖｔｈ （ここで、Ｖｓｓは接地電圧、ＶＢＢは基板電圧、Ｖｔ
ｈは各ＮＭＯＳトランジスタ１２，１３のしきい値電
圧）である場合は、ＮＭＯＳトランジスタ１２，１３が
ターンオンされて電流Ｉ1が流れ、出力端子ａの電位は
インバーター１４の論理変換点まで下がってインバータ
ー１４の出力がハイレベルになる。一方、 Ｖｓｓ＜ＶＢＢ＋２Ｖｔｈ である場合は、出力端子ａの電位はＶｃｃレベルにプー
ルアップされてインバーター１４の出力がローレベルに
なる。
【０００７】ところが、図６（Ｃ）に示すように基板電
圧ＶＢＢは０であるので、前述のように、出力端子ａの
電位はＶｃｃレベルにプールアップされてインバーター
１４の出力がローレベルになる。よって、発振器２０
は、前記外部のＲＡＳＢ信号がローレベルで入力する
か、又は基板電圧ＶＢＢが上昇する場合の基板電圧セン
サ１０からローレベルが出力されるときに動作して、図
６（Ａ）に示すように、所定周期を有するパルス状のク
ロック信号ｂを出力する。
圧ＶＢＢは０であるので、前述のように、出力端子ａの
電位はＶｃｃレベルにプールアップされてインバーター
１４の出力がローレベルになる。よって、発振器２０
は、前記外部のＲＡＳＢ信号がローレベルで入力する
か、又は基板電圧ＶＢＢが上昇する場合の基板電圧セン
サ１０からローレベルが出力されるときに動作して、図
６（Ａ）に示すように、所定周期を有するパルス状のク
ロック信号ｂを出力する。
【０００８】次いで、前記チャージポンプ３０は、前記
発振器２０から出力されたクロック信号ｂ（図５参照）
により電荷をポンピングし、該ポンピングされた電荷を
基板電圧ＶＢＢの端子に出力して、上昇された基板電圧
ＶＢＢを降下させる。即ち、Ｖｃｃレベルのクロック信
号ｂが入力すると、図６（Ｂ）に示すように、チャージ
ポンプ３０のポンピングキャパシタ３１は端子ｃの電位
をＶｃｃにポンピングさせ、このとき、前記ＮＭＯＳト
ランジスタ３２のドレインとゲートは相互接続されてい
るため、前記ポンピングされたＶｃｃによりＮＭＯＳト
ランジスタ３２はターンオンされる。従って、前記Ｖｃ
ｃでポンピングされた端子ｃの電位はＮＭＯＳトランジ
スタ３２のしきい値電圧Ｖｔ１になるまで接地電圧Ｖｓ
ｓの端子に放電される。
発振器２０から出力されたクロック信号ｂ（図５参照）
により電荷をポンピングし、該ポンピングされた電荷を
基板電圧ＶＢＢの端子に出力して、上昇された基板電圧
ＶＢＢを降下させる。即ち、Ｖｃｃレベルのクロック信
号ｂが入力すると、図６（Ｂ）に示すように、チャージ
ポンプ３０のポンピングキャパシタ３１は端子ｃの電位
をＶｃｃにポンピングさせ、このとき、前記ＮＭＯＳト
ランジスタ３２のドレインとゲートは相互接続されてい
るため、前記ポンピングされたＶｃｃによりＮＭＯＳト
ランジスタ３２はターンオンされる。従って、前記Ｖｃ
ｃでポンピングされた端子ｃの電位はＮＭＯＳトランジ
スタ３２のしきい値電圧Ｖｔ１になるまで接地電圧Ｖｓ
ｓの端子に放電される。
【０００９】次いで、前記発振器２０から出力されたク
ロック信号ｂがローレベルになると、図６（Ｂ）に示す
ように、ポンピングキャパシタ３１は端子ｃの電位を−
Ｖｃｃにポンピングさせるが、初期はＮＭＯＳトランジ
スタ３２のしきい値電圧Ｖｔ１により端子ｃの電位は−
Ｖｃｃ＋Ｖｔ１だけ落ちた後、ＮＭＯＳトランジスタ３
３のしきい値電圧Ｖｔ２まで増加して−Ｖｔ２になる。
このとき、基板電圧ＶＢＢは０である。
ロック信号ｂがローレベルになると、図６（Ｂ）に示す
ように、ポンピングキャパシタ３１は端子ｃの電位を−
Ｖｃｃにポンピングさせるが、初期はＮＭＯＳトランジ
スタ３２のしきい値電圧Ｖｔ１により端子ｃの電位は−
Ｖｃｃ＋Ｖｔ１だけ落ちた後、ＮＭＯＳトランジスタ３
３のしきい値電圧Ｖｔ２まで増加して−Ｖｔ２になる。
このとき、基板電圧ＶＢＢは０である。
【００１０】その後、チャージポンプ３０は、前記発振
器２０から出力されたクロック信号ｂによりポンピング
動作を反復して、図６（Ｃ）に示すように端子ｃの電位
が−Ｖｃｃ＋Ｖｔ１＋Ｖｔ２になると、Ｖｓｓ＞ＶＢＢ
＋Ｖｔ１＋Ｖｔ２となって各ＮＭＯＳトランジスタ１
２，１３はターンオンされるため、基板電圧センサ１０
から出力されたハイレベルの信号により発振器２０が停
止し、ポンピング動作も停止する。
器２０から出力されたクロック信号ｂによりポンピング
動作を反復して、図６（Ｃ）に示すように端子ｃの電位
が−Ｖｃｃ＋Ｖｔ１＋Ｖｔ２になると、Ｖｓｓ＞ＶＢＢ
＋Ｖｔ１＋Ｖｔ２となって各ＮＭＯＳトランジスタ１
２，１３はターンオンされるため、基板電圧センサ１０
から出力されたハイレベルの信号により発振器２０が停
止し、ポンピング動作も停止する。
【００１１】一方、従来のデータ入出力回路において
は、図７に示すように、一方の入力端子にイネーブル信
号ＥＮを、他方の入力端子に出力データＤ０，Ｄ０Ｂを
それぞれ受けるＮＡＮＤゲート３４，３５と、それらＮ
ＡＮＤゲート３４，３５の出力をそれぞれ反転させる各
インバーター３６，３７と、電源電圧Ｖｃｃと接地電圧
Ｖｓｓ間に直列接続されてそれぞれのゲートに各インバ
ーター３６，３７の出力を受ける各ＮＭＯＳトランジス
タ３８，３９と、から構成されていた。この場合、各Ｎ
ＭＯＳトランジスタ３８，３９のゲートは基板電圧ＶＢ
Ｂの端子にそれぞれ接続されていた。
は、図７に示すように、一方の入力端子にイネーブル信
号ＥＮを、他方の入力端子に出力データＤ０，Ｄ０Ｂを
それぞれ受けるＮＡＮＤゲート３４，３５と、それらＮ
ＡＮＤゲート３４，３５の出力をそれぞれ反転させる各
インバーター３６，３７と、電源電圧Ｖｃｃと接地電圧
Ｖｓｓ間に直列接続されてそれぞれのゲートに各インバ
ーター３６，３７の出力を受ける各ＮＭＯＳトランジス
タ３８，３９と、から構成されていた。この場合、各Ｎ
ＭＯＳトランジスタ３８，３９のゲートは基板電圧ＶＢ
Ｂの端子にそれぞれ接続されていた。
【００１２】そこで、前記データ入出力回路のデータラ
イト動作を説明すると、データ入出力端Ｉ／Ｏに入力す
るローレベルの電圧がノイズにより−Ｖｔｈになると、
ＮＭＯＳトランジスタ３８はターンオンされて、Ｖｃｃ
から入出力端Ｉ／Ｏに電流Ｉｄｓが流れる。よって、前
記電流Ｉｄｓにより接合（Junction）を通して基板側に
流れる基板電流Ｉｓｕｂが発生して基板電圧ＶＢＢを上
昇させる。
イト動作を説明すると、データ入出力端Ｉ／Ｏに入力す
るローレベルの電圧がノイズにより−Ｖｔｈになると、
ＮＭＯＳトランジスタ３８はターンオンされて、Ｖｃｃ
から入出力端Ｉ／Ｏに電流Ｉｄｓが流れる。よって、前
記電流Ｉｄｓにより接合（Junction）を通して基板側に
流れる基板電流Ｉｓｕｂが発生して基板電圧ＶＢＢを上
昇させる。
【００１３】
【発明が解決しようとする課題】然るに、このような従
来の基板電圧発生回路においては、基板電圧センサ１０
からの出力信号又は外部からのＲＡＳＢ信号により図４
に示す基板電圧発生回路が動作して基板に電荷を供給す
るが、このとき、図７に示すデータ入出力回路に発生さ
れる電流Ｉｓｕｂを考慮して基板電圧発生回路の駆動能
力を強化する場合、正常領域で必要以上に駆動能力が強
化されて消費電流が増加し、データ入出力回路の電流変
化による基板電圧ＶＢＢの変動に対し速く対応し得ない
という問題点があった。
来の基板電圧発生回路においては、基板電圧センサ１０
からの出力信号又は外部からのＲＡＳＢ信号により図４
に示す基板電圧発生回路が動作して基板に電荷を供給す
るが、このとき、図７に示すデータ入出力回路に発生さ
れる電流Ｉｓｕｂを考慮して基板電圧発生回路の駆動能
力を強化する場合、正常領域で必要以上に駆動能力が強
化されて消費電流が増加し、データ入出力回路の電流変
化による基板電圧ＶＢＢの変動に対し速く対応し得ない
という問題点があった。
【００１４】そこで、このような問題点を解決するため
本発明の目的は、データ入出力の入力電位を感知して基
板電圧発生回路の駆動能力を可変させて、基板電位が上
昇することを効果的に防止し得るデータ入出力感知形基
板電圧発生回路を提供しようとするものである。
本発明の目的は、データ入出力の入力電位を感知して基
板電圧発生回路の駆動能力を可変させて、基板電位が上
昇することを効果的に防止し得るデータ入出力感知形基
板電圧発生回路を提供しようとするものである。
【００１５】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係るデータ入出力感知形基板電圧発生
回路は、第１、第２、第３信号を受けて周期を可変させ
る周期可変形発振器と、該周期可変形発振器から出力さ
れる駆動信号の周期により基板に電荷をポンピングする
チャージポンプと、を備えて構成されたものである。
るため、本発明に係るデータ入出力感知形基板電圧発生
回路は、第１、第２、第３信号を受けて周期を可変させ
る周期可変形発振器と、該周期可変形発振器から出力さ
れる駆動信号の周期により基板に電荷をポンピングする
チャージポンプと、を備えて構成されたものである。
【００１６】前記第１信号は外部からのＲＡＳ信号の反
転信号であり、第２信号は基板電圧感知信号であり、第
３信号はデータ入出力電圧感知部のデータ入出力電圧感
知信号である。
転信号であり、第２信号は基板電圧感知信号であり、第
３信号はデータ入出力電圧感知部のデータ入出力電圧感
知信号である。
【００１７】前記周期可変形発振器は、第１信号又は第
２信号がローレベルであるとき駆動されるように構成さ
れている。
２信号がローレベルであるとき駆動されるように構成さ
れている。
【００１８】前記周期可変形発振器は、第３信号により
駆動信号の周期を可変して出力するように構成されてい
る。
駆動信号の周期を可変して出力するように構成されてい
る。
【００１９】前記周期可変形発振器から出力される駆動
信号の周期は、第３信号がローレベルであるときより
も、ハイレベルであるときに短くなるようにされてい
る。
信号の周期は、第３信号がローレベルであるときより
も、ハイレベルであるときに短くなるようにされてい
る。
【００２０】前記駆動信号は、第３信号がローレベルで
ある場合に５個のインバーターが直列接続された５段の
周期決定経路から出力され、第３信号がハイレベルであ
る場合は３個のインバーターが直列接続された３段の周
期決定経路から出力されるようになっている。
ある場合に５個のインバーターが直列接続された５段の
周期決定経路から出力され、第３信号がハイレベルであ
る場合は３個のインバーターが直列接続された３段の周
期決定経路から出力されるようになっている。
【００２１】前記第３信号は、データ入出力電圧がデー
タ入出力電圧感知部のＰＭＯＳトランジスタのマイナス
しきい値電圧よりも低いとハイレベルの感知信号にな
り、データ入出力電圧が前記ＰＭＯＳトランジスタのマ
イナスしきい値電圧よりも高いとローレベルの感知信号
になるようにされている。
タ入出力電圧感知部のＰＭＯＳトランジスタのマイナス
しきい値電圧よりも低いとハイレベルの感知信号にな
り、データ入出力電圧が前記ＰＭＯＳトランジスタのマ
イナスしきい値電圧よりも高いとローレベルの感知信号
になるようにされている。
【００２２】前記第３信号は、ソースが接地電圧に、ゲ
ートはデータ入出力電圧に、ドレインは基板にそれぞれ
電気的に接続されたＰＭＯＳトランジスタと、該ＰＭＯ
Ｓトランジスタのドレインの電位を受ける第１インバー
ターと、該第１インバーターの出力を受ける第２インバ
ーターと、該第２インバーターの出力を受ける第３イン
バーターとを備えた主構成素子中の、第３インバーター
の出力である。
ートはデータ入出力電圧に、ドレインは基板にそれぞれ
電気的に接続されたＰＭＯＳトランジスタと、該ＰＭＯ
Ｓトランジスタのドレインの電位を受ける第１インバー
ターと、該第１インバーターの出力を受ける第２インバ
ーターと、該第２インバーターの出力を受ける第３イン
バーターとを備えた主構成素子中の、第３インバーター
の出力である。
【００２３】前記周期可変形発振器は、前記第１、第２
信号を受けるＮＡＮＤゲートと、前記第３信号及び該第
３信号がインバーターを介して反転された信号によりそ
れぞれ動作する第１、第２伝送ゲートと、それら第１、
第２伝送ゲートの出力を共通に受ける第４インバーター
と、前記ＮＡＮＤゲートの制御により第４インバーター
の出力を反転する第５インバーターと、前記ＮＡＮＤゲ
ートの制御により第５インバーターの出力を反転する第
６インバーターと、該第６インバーターの出力を受ける
第７インバーターと、該第７インバーターの出力を受け
る第８インバーターとを備え、前記第１、第２伝送ゲー
トはそれぞれ前記第６、第８インバーターの各出力を受
け、第６インバーターの出力が駆動信号とされたもので
ある。
信号を受けるＮＡＮＤゲートと、前記第３信号及び該第
３信号がインバーターを介して反転された信号によりそ
れぞれ動作する第１、第２伝送ゲートと、それら第１、
第２伝送ゲートの出力を共通に受ける第４インバーター
と、前記ＮＡＮＤゲートの制御により第４インバーター
の出力を反転する第５インバーターと、前記ＮＡＮＤゲ
ートの制御により第５インバーターの出力を反転する第
６インバーターと、該第６インバーターの出力を受ける
第７インバーターと、該第７インバーターの出力を受け
る第８インバーターとを備え、前記第１、第２伝送ゲー
トはそれぞれ前記第６、第８インバーターの各出力を受
け、第６インバーターの出力が駆動信号とされたもので
ある。
【００２４】また、具体的な実施の形態に即した本発明
に係るデータ入出力感知形基板電圧発生回路は、基板電
圧を感知する基板電圧センサと、データ入出力端の電圧
を感知するデータ入出力電圧感知部と、ＲＡＳ信号の反
転信号又は前記基板電圧センサの出力信号により駆動さ
れて前記データ入出力電圧感知部の出力信号により駆動
信号の周期を可変して出力する周期可変形発振器と、前
記調節された駆動信号の周期により基板に電荷をポンピ
ングするチャージポンプと、を備えて構成されたもので
ある。
に係るデータ入出力感知形基板電圧発生回路は、基板電
圧を感知する基板電圧センサと、データ入出力端の電圧
を感知するデータ入出力電圧感知部と、ＲＡＳ信号の反
転信号又は前記基板電圧センサの出力信号により駆動さ
れて前記データ入出力電圧感知部の出力信号により駆動
信号の周期を可変して出力する周期可変形発振器と、前
記調節された駆動信号の周期により基板に電荷をポンピ
ングするチャージポンプと、を備えて構成されたもので
ある。
【００２５】前記周期可変形発振器は、前記データ入出
力電圧感知部の感知信号がローレベルであるときよりも
ハイレベルであるときに短い周期の駆動信号として出力
するように構成されている。
力電圧感知部の感知信号がローレベルであるときよりも
ハイレベルであるときに短い周期の駆動信号として出力
するように構成されている。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて説明する。本発明に係るデータ入出力感
知形基板電圧発生回路においては、図１に示すように、
図４に示した従来の基板電圧発生回路に、データ入出力
端の電圧を感知するデータ入出力電圧感知部１００と、
外部からのＲＡＳ信号の反転信号（以下「ＲＡＳＢ信
号」と表記する）並びに前記データ入出力電圧感知部１
００及び基板電圧センサ１０からの各出力信号を受けて
クロック信号の周期を可変する周期可変形発振器２００
と、を追加して構成されている。
図面に基づいて説明する。本発明に係るデータ入出力感
知形基板電圧発生回路においては、図１に示すように、
図４に示した従来の基板電圧発生回路に、データ入出力
端の電圧を感知するデータ入出力電圧感知部１００と、
外部からのＲＡＳ信号の反転信号（以下「ＲＡＳＢ信
号」と表記する）並びに前記データ入出力電圧感知部１
００及び基板電圧センサ１０からの各出力信号を受けて
クロック信号の周期を可変する周期可変形発振器２００
と、を追加して構成されている。
【００２７】前記データ入出力電圧感知部１００におい
ては、図２に示すように、ソースは接地電圧Ｖｓｓに、
ゲートはデータ入出力電圧に、ドレインは基板にそれぞ
れ電気的に接続されたＰＭＯＳトランジスタ４９と、該
ＰＭＯＳトランジスタ４９のドレインの電位を受けるＰ
ＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２
から成る第１インバーターと、該第１インバーター（５
１，５２）の出力を受けるＰＭＯＳトランジスタ５４及
びＮＭＯＳトランジスタ５５から成る第２インバーター
と、該第２インバーター（５４，５５）の出力を受ける
ＰＭＯＳトランジスタ５６及びＮＭＯＳトランジスタ５
７から成る第３インバーターとからなる主構成素子と、
各ＮＭＯＳトランジスタ４２，４４，４８，５３及び各
ＰＭＯＳトランジスタ４１，４３，４５，４６，４７，
５０からなるバイアス素子と、を備えている。
ては、図２に示すように、ソースは接地電圧Ｖｓｓに、
ゲートはデータ入出力電圧に、ドレインは基板にそれぞ
れ電気的に接続されたＰＭＯＳトランジスタ４９と、該
ＰＭＯＳトランジスタ４９のドレインの電位を受けるＰ
ＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２
から成る第１インバーターと、該第１インバーター（５
１，５２）の出力を受けるＰＭＯＳトランジスタ５４及
びＮＭＯＳトランジスタ５５から成る第２インバーター
と、該第２インバーター（５４，５５）の出力を受ける
ＰＭＯＳトランジスタ５６及びＮＭＯＳトランジスタ５
７から成る第３インバーターとからなる主構成素子と、
各ＮＭＯＳトランジスタ４２，４４，４８，５３及び各
ＰＭＯＳトランジスタ４１，４３，４５，４６，４７，
５０からなるバイアス素子と、を備えている。
【００２８】前記周期可変形発振器２００においては、
図３に示すように、前記データ入出力電圧感知部１００
から出力される感知信号ＳＥ及び該感知信号ＳＥがイン
バーター６９を介して反転された信号の入力によりそれ
ぞれ動作される第１、第２伝送ゲート６１，６２と、前
記基板電圧センサ１０からの出力信号と外部からのＲＡ
ＳＢ信号とを否定論理積するＮＡＮＤゲート６３と、前
記第１伝送ゲート６１を通って入力した駆動信号ＤＲＶ
の信号レベルを反転させる第４インバーター６４と、前
記ＮＡＮＤゲート６３の出力により駆動されて該第４イ
ンバーター６４の出力を順次反転させて新しい駆動信号
を出力する第５インバーター６５及び第６インバーター
６６と、駆動信号ＤＲＶの信号レベルを反転させる第７
インバーター６７と、該第７インバーター６７の出力を
反転させて前記第２伝送ゲート６２を通って前記第４イ
ンバーター６４に出力する第８インバーター６８と、を
備えている。
図３に示すように、前記データ入出力電圧感知部１００
から出力される感知信号ＳＥ及び該感知信号ＳＥがイン
バーター６９を介して反転された信号の入力によりそれ
ぞれ動作される第１、第２伝送ゲート６１，６２と、前
記基板電圧センサ１０からの出力信号と外部からのＲＡ
ＳＢ信号とを否定論理積するＮＡＮＤゲート６３と、前
記第１伝送ゲート６１を通って入力した駆動信号ＤＲＶ
の信号レベルを反転させる第４インバーター６４と、前
記ＮＡＮＤゲート６３の出力により駆動されて該第４イ
ンバーター６４の出力を順次反転させて新しい駆動信号
を出力する第５インバーター６５及び第６インバーター
６６と、駆動信号ＤＲＶの信号レベルを反転させる第７
インバーター６７と、該第７インバーター６７の出力を
反転させて前記第２伝送ゲート６２を通って前記第４イ
ンバーター６４に出力する第８インバーター６８と、を
備えている。
【００２９】また、前記第４、第７、第８インバーター
６４，６７，６８は、電源電圧Ｖｃｃと接地電圧Ｖｓｓ
間に直列接続されてゲートが共通接続されたＰＭＯＳト
ランジスタ及びＮＭＯＳトランジスタを有し、第５及び
第６インバーター６５，６６は、それぞれのソースが電
源電圧Ｖｃｃに接続され、一方のゲートは前記ＮＡＮＤ
ゲート６３の出力に接続され他方のゲートは前段のイン
バーターの出力に接続され、それぞれのドレインは共通
接続された二つのＰＭＯＳトランジスタと、それら二つ
のＰＭＯＳトランジスタのドレインと接地電圧Ｖｓｓ間
に直列接続され、一方のゲートは前記ＮＡＮＤゲート６
３の出力に接続され他方のゲートは前段のインバーター
の出力に接続された二つのＮＭＯＳトランジスタとを有
している。
６４，６７，６８は、電源電圧Ｖｃｃと接地電圧Ｖｓｓ
間に直列接続されてゲートが共通接続されたＰＭＯＳト
ランジスタ及びＮＭＯＳトランジスタを有し、第５及び
第６インバーター６５，６６は、それぞれのソースが電
源電圧Ｖｃｃに接続され、一方のゲートは前記ＮＡＮＤ
ゲート６３の出力に接続され他方のゲートは前段のイン
バーターの出力に接続され、それぞれのドレインは共通
接続された二つのＰＭＯＳトランジスタと、それら二つ
のＰＭＯＳトランジスタのドレインと接地電圧Ｖｓｓ間
に直列接続され、一方のゲートは前記ＮＡＮＤゲート６
３の出力に接続され他方のゲートは前段のインバーター
の出力に接続された二つのＮＭＯＳトランジスタとを有
している。
【００３０】次に、このように構成された本発明のデー
タ入出力感知形基板電圧発生回路の動作を説明する。先
ず、図１において、データ入出力電圧感知部１００は、
データ入出力端の電位が所定レベル以下に低くなるとハ
イレベルの感知信号ＳＥ（図２参照）を出力し、データ
入出力端の電位が所定レベル以上であるとローレベルの
感知信号ＳＥを出力する。且つ、基板電圧センサ１０
は、従来と同様に、基板電圧ＶＢＢの端子の電圧を感知
して出力し、周期可変形発振器２００は前記基板電圧セ
ンサ１０の出力により駆動されて、前記データ入出力電
圧感知部１００の出力レベルに従い駆動信号ＤＲＶ（図
３参照）の周期を低くさせるか又は遅延させてチャージ
ポンプ３０のポンピング回数を調節することにより、短
い時間内に基板電圧ＶＢＢの上昇を効果的に防止する。
タ入出力感知形基板電圧発生回路の動作を説明する。先
ず、図１において、データ入出力電圧感知部１００は、
データ入出力端の電位が所定レベル以下に低くなるとハ
イレベルの感知信号ＳＥ（図２参照）を出力し、データ
入出力端の電位が所定レベル以上であるとローレベルの
感知信号ＳＥを出力する。且つ、基板電圧センサ１０
は、従来と同様に、基板電圧ＶＢＢの端子の電圧を感知
して出力し、周期可変形発振器２００は前記基板電圧セ
ンサ１０の出力により駆動されて、前記データ入出力電
圧感知部１００の出力レベルに従い駆動信号ＤＲＶ（図
３参照）の周期を低くさせるか又は遅延させてチャージ
ポンプ３０のポンピング回数を調節することにより、短
い時間内に基板電圧ＶＢＢの上昇を効果的に防止する。
【００３１】即ち、図２で、データ入出力端Ｉ／Ｏの電
位が−Ｖｔｐ（Ｖｔｐ：ＰＭＯＳトランジスタのしきい
値電圧）に低くなると、ＰＭＯＳトランジスタ４９はタ
ーンオンされて電流Ｉ2が流れ、このとき、ＮＭＯＳト
ランジスタ４２，４４，４８及びＰＭＯＳトランジスタ
４１，４３，４６，４７はターンオンの状態にある。
位が−Ｖｔｐ（Ｖｔｐ：ＰＭＯＳトランジスタのしきい
値電圧）に低くなると、ＰＭＯＳトランジスタ４９はタ
ーンオンされて電流Ｉ2が流れ、このとき、ＮＭＯＳト
ランジスタ４２，４４，４８及びＰＭＯＳトランジスタ
４１，４３，４６，４７はターンオンの状態にある。
【００３２】従って、端子ｄの電位が低くなってＰＭＯ
Ｓトランジスタ５１がターンオンされると、ハイレベル
の電源電圧ＶｃｃによりＮＭＯＳトランジスタ５５及び
ＰＭＯＳトランジスタ５６が順次ターンオンされ、出力
端子を通ってハイレベルの感知信号ＳＥが出力される。
また、データ入出力端Ｉ／Ｏの電位が−Ｖｔｐ以上にな
ると、出力端子を通ってローレベルの感知信号ＳＥが出
力される。
Ｓトランジスタ５１がターンオンされると、ハイレベル
の電源電圧ＶｃｃによりＮＭＯＳトランジスタ５５及び
ＰＭＯＳトランジスタ５６が順次ターンオンされ、出力
端子を通ってハイレベルの感知信号ＳＥが出力される。
また、データ入出力端Ｉ／Ｏの電位が−Ｖｔｐ以上にな
ると、出力端子を通ってローレベルの感知信号ＳＥが出
力される。
【００３３】その後、データ入出力端Ｉ／Ｏの電位が再
び−Ｖｔｐに低くなってデータ入出力電圧感知部１００
からハイレベルの感知信号ＳＥが出力されると、図３に
示すように、第１伝送ゲート６１がターンオンされて周
期可変形発振器２００で出力される駆動信号ＤＲＶの周
期決定経路は、第４、第５、第６インバーター６４，６
５，６６を直列接続した３段の周期決定経路で形成さ
れ、基板電圧発生回路の駆動能力が強化される。
び−Ｖｔｐに低くなってデータ入出力電圧感知部１００
からハイレベルの感知信号ＳＥが出力されると、図３に
示すように、第１伝送ゲート６１がターンオンされて周
期可変形発振器２００で出力される駆動信号ＤＲＶの周
期決定経路は、第４、第５、第６インバーター６４，６
５，６６を直列接続した３段の周期決定経路で形成さ
れ、基板電圧発生回路の駆動能力が強化される。
【００３４】そして、外部からのＲＡＳＢ信号がローレ
ベルで入力するか又は基板電圧ＶＢＢが上昇する場合、
即ち、基板電圧センサ１０からローレベルの電圧が出力
されるとき、ＮＡＮＤゲート６３はハイレベルの信号を
出力して第５、第６インバーター６５，６６を駆動させ
る。よって、ハイレベル又はローレベルを維持していた
駆動信号ＤＲＶは、第１伝送ゲート６１及び第４、第
５、第６インバーター６４，６５，６６を通って順次反
転されて出力され、駆動信号ＤＲＶの周期が速くなる。
ベルで入力するか又は基板電圧ＶＢＢが上昇する場合、
即ち、基板電圧センサ１０からローレベルの電圧が出力
されるとき、ＮＡＮＤゲート６３はハイレベルの信号を
出力して第５、第６インバーター６５，６６を駆動させ
る。よって、ハイレベル又はローレベルを維持していた
駆動信号ＤＲＶは、第１伝送ゲート６１及び第４、第
５、第６インバーター６４，６５，６６を通って順次反
転されて出力され、駆動信号ＤＲＶの周期が速くなる。
【００３５】一方、データ入出力端Ｉ／Ｏの電位が−Ｖ
ｔｐ以上になってデータ入出力電圧感知部１００からロ
ーレベルの感知信号ＳＥが出力されると、第２伝送ゲー
ト６２がターンオンされて周期可変形発振器２００から
出力された駆動信号ＤＲＶの周期決定経路は、第４、第
５、第６、第７、第８インバーター６４，６５，６６，
６７，６８を直列接続した５段の周期決定経路で形成さ
れる。よって、ハイレベル又はローレベルを維持してい
た駆動信号ＤＲＶは、第２伝送ゲート６２及び第７、第
８、第４、第５、第６インバーター６７，６８，６４，
６５，６６を通って順次反転されて出力され、駆動信号
ＤＲＶの周期は遅くなる。
ｔｐ以上になってデータ入出力電圧感知部１００からロ
ーレベルの感知信号ＳＥが出力されると、第２伝送ゲー
ト６２がターンオンされて周期可変形発振器２００から
出力された駆動信号ＤＲＶの周期決定経路は、第４、第
５、第６、第７、第８インバーター６４，６５，６６，
６７，６８を直列接続した５段の周期決定経路で形成さ
れる。よって、ハイレベル又はローレベルを維持してい
た駆動信号ＤＲＶは、第２伝送ゲート６２及び第７、第
８、第４、第５、第６インバーター６７，６８，６４，
６５，６６を通って順次反転されて出力され、駆動信号
ＤＲＶの周期は遅くなる。
【００３６】その後、チャージポンプ３０は、前記周期
可変形発振器２００から出力された駆動信号ＤＲＶによ
り該駆動信号ＤＲＶの周期が速いとチャージポンピング
の回数を増加させ、周期が遅いとチャージポンピングの
回数を減少させる。
可変形発振器２００から出力された駆動信号ＤＲＶによ
り該駆動信号ＤＲＶの周期が速いとチャージポンピング
の回数を増加させ、周期が遅いとチャージポンピングの
回数を減少させる。
【００３７】結局、本発明は、基板電圧ＶＢＢが上昇す
る場合、前記周期可変形発振器２００から出力された駆
動信号ＤＲＶの周期を速くしてチャージポンプ３０の単
位時間内のチャージポンピングの回数を増加させること
により、基板電圧ＶＢＢの上昇を防止する。
る場合、前記周期可変形発振器２００から出力された駆
動信号ＤＲＶの周期を速くしてチャージポンプ３０の単
位時間内のチャージポンピングの回数を増加させること
により、基板電圧ＶＢＢの上昇を防止する。
【００３８】
【発明の効果】以上説明したように、本発明に係るデー
タ入出力感知形基板電圧発生回路においては、外部のＲ
ＡＳＢ信号又は基板電圧の感知信号により回路を駆動さ
せた後、データ入出力端の電位が低くなる場合にのみ電
圧発生回路の駆動能力を強化させて、消費電流を減らし
得るという効果がある。また、直接データ入出力端の電
位を感知して可変された駆動信号によりチャージポンピ
ングの回数を調節して、データ入出力端の電位変化によ
る基板電圧の変動に速く対応し、上昇された基板電圧を
速い時間内に安定し得るという効果がある。
タ入出力感知形基板電圧発生回路においては、外部のＲ
ＡＳＢ信号又は基板電圧の感知信号により回路を駆動さ
せた後、データ入出力端の電位が低くなる場合にのみ電
圧発生回路の駆動能力を強化させて、消費電流を減らし
得るという効果がある。また、直接データ入出力端の電
位を感知して可変された駆動信号によりチャージポンピ
ングの回数を調節して、データ入出力端の電位変化によ
る基板電圧の変動に速く対応し、上昇された基板電圧を
速い時間内に安定し得るという効果がある。
【図１】本発明に係るデータ入出力感知形基板電圧発生
回路を示したブロック図である。
回路を示したブロック図である。
【図２】上記データ入出力感知形基板電圧発生回路にお
けるデータ入出力電圧感知部の内部構成を示した回路図
である。
けるデータ入出力電圧感知部の内部構成を示した回路図
である。
【図３】上記データ入出力感知形基板電圧発生回路にお
ける周期可変形発振器の内部構成を示した回路図であ
る。
ける周期可変形発振器の内部構成を示した回路図であ
る。
【図４】従来の基板電圧発生回路を示したブロック図で
ある。
ある。
【図５】従来の基板電圧発生回路の内部構成を示した回
路図である。
路図である。
【図６】従来の基板電圧発生回路各部の動作波形図であ
る。
る。
【図７】従来のデータ入出力回路の構成を示す回路図で
ある。
ある。
【符号の説明】 １０…基板電圧センサ ３０…チャージポンプ ４０…基板 ４１，４３，４５，４６，４７，４９，５０，５１，５
４，５６…ＰＭＯＳトランジスタ ４２，４４，４８，５２，５３，５５，５７…ＮＭＯＳ
トランジスタ ６１…第１伝送ゲート ６２…第２伝送ゲート ６３…ＮＡＮＤゲート ６４…第４インバーター ６５…第５インバーター ６６…第６インバーター ６７…第７インバーター ６８…第８インバーター １００…データ入出力電圧感知部 ２００…周期可変形発振器
４，５６…ＰＭＯＳトランジスタ ４２，４４，４８，５２，５３，５５，５７…ＮＭＯＳ
トランジスタ ６１…第１伝送ゲート ６２…第２伝送ゲート ６３…ＮＡＮＤゲート ６４…第４インバーター ６５…第５インバーター ６６…第６インバーター ６７…第７インバーター ６８…第８インバーター １００…データ入出力電圧感知部 ２００…周期可変形発振器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822
Claims (11)
- 【請求項１】 第１、第２、第３信号を受けて周期を可
変させる周期可変形発振器と、 該周期可変形発振器から出力される駆動信号の周期によ
り基板に電荷をポンピングするチャージポンプと、を備
えて構成されることを特徴とするデータ入出力感知形基
板電圧発生回路。 - 【請求項２】 前記第１信号は外部からのＲＡＳ信号の
反転信号であり、第２信号は基板電圧感知信号であり、
第３信号はデータ入出力電圧感知部のデータ入出力電圧
感知信号であることを特徴とする請求項１記載のデータ
入出力感知形基板電圧発生回路。 - 【請求項３】 前記周期可変形発振器は、第１信号又は
第２信号がローレベルであるとき駆動されるように構成
することを特徴とする請求項１記載のデータ入出力感知
形基板電圧発生回路。 - 【請求項４】 前記周期可変形発振器は、第３信号によ
り駆動信号の周期を可変して出力することを特徴とする
請求項１記載のデータ入出力感知形基板電圧発生回路。 - 【請求項５】 前記周期可変形発振器から出力される駆
動信号の周期は、第３信号がローレベルであるときより
も、ハイレベルであるときに短くなることを特徴とする
請求項４記載のデータ入出力感知形基板電圧発生回路。 - 【請求項６】 前記駆動信号は、第３信号がローレベル
である場合に５個のインバーターが直列接続された５段
の周期決定経路から出力され、第３信号がハイレベルで
ある場合は３個のインバーターが直列接続された３段の
周期決定経路から出力されることを特徴とする請求項５
記載のデータ入出力感知形基板電圧発生回路。 - 【請求項７】 前記第３信号は、データ入出力電圧がデ
ータ入出力電圧感知部のＰＭＯＳトランジスタのマイナ
スしきい値電圧よりも低いとハイレベルの感知信号にな
り、データ入出力電圧が前記ＰＭＯＳトランジスタのマ
イナスしきい値電圧よりも高いとローレベルの感知信号
になることを特徴とする請求項２記載のデータ入出力感
知形基板電圧発生回路。 - 【請求項８】 前記第３信号は、ソースが接地電圧に、
ゲートはデータ入出力電圧に、ドレインは基板にそれぞ
れ電気的に接続されたＰＭＯＳトランジスタと、該ＰＭ
ＯＳトランジスタのドレインの電位を受ける第１インバ
ーターと、該第１インバーターの出力を受ける第２イン
バーターと、該第２インバーターの出力を受ける第３イ
ンバーターとを備えた主構成素子中の、第３インバータ
ーの出力であることを特徴とする請求項２記載のデータ
入出力感知形基板電圧発生回路。 - 【請求項９】 前記周期可変形発振器は、前記第１、第
２信号を受けるＮＡＮＤゲートと、前記第３信号及び該
第３信号がインバーターを介して反転された信号により
それぞれ動作する第１、第２伝送ゲートと、それら第
１、第２伝送ゲートの出力を共通に受ける第４インバー
ターと、前記ＮＡＮＤゲートの制御により第４インバー
ターの出力を反転する第５インバーターと、前記ＮＡＮ
Ｄゲートの制御により第５インバーターの出力を反転す
る第６インバーターと、該第６インバーターの出力を受
ける第７インバーターと、該第７インバーターの出力を
受ける第８インバーターとを備え、前記第１、第２伝送
ゲートはそれぞれ前記第６、第８インバーターの各出力
を受け、第６インバーターの出力が駆動信号であること
を特徴とする請求項１記載のデータ入出力感知形基板電
圧発生回路。 - 【請求項１０】 基板電圧を感知する基板電圧センサ
と、 データ入出力端の電圧を感知するデータ入出力電圧感知
部と、 ＲＡＳ信号の反転信号又は前記基板電圧センサの出力信
号により駆動されて前記データ入出力電圧感知部の出力
信号により駆動信号の周期を可変して出力する周期可変
形発振器と、 前記調節された駆動信号の周期により基板に電荷をポン
ピングするチャージポンプと、を備えて構成されること
を特徴とするデータ入出力感知形基板電圧発生回路。 - 【請求項１１】 前記周期可変形発振器は、前記データ
入出力電圧感知部の感知信号がローレベルであるときよ
りもハイレベルであるときに短い周期の駆動信号として
出力することを特徴とする請求項１０記載のデータ入出
力感知形基板電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970014968A KR100273210B1 (ko) | 1997-04-22 | 1997-04-22 | 데이터 입출력 감지형 기판전압 발생회로 |
| KR14968/1997 | 1997-04-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303369A JPH10303369A (ja) | 1998-11-13 |
| JP2932433B2 true JP2932433B2 (ja) | 1999-08-09 |
Family
ID=19503558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10110569A Expired - Fee Related JP2932433B2 (ja) | 1997-04-22 | 1998-04-21 | データ入出力感知形基板電圧発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5952872A (ja) |
| JP (1) | JP2932433B2 (ja) |
| KR (1) | KR100273210B1 (ja) |
| CN (1) | CN1100388C (ja) |
| DE (1) | DE19749602C2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194954B1 (en) * | 1997-12-31 | 2001-02-27 | Hyundai Electronics Industries Co., Ltd. | Voltage controlled generator for semiconductor devices |
| KR100300034B1 (ko) * | 1998-02-07 | 2001-09-06 | 김영환 | 반도체소자의기판전압인가회로 |
| KR100309459B1 (ko) * | 1998-04-13 | 2001-12-17 | 김영환 | 반도체장치의기판전압발생기 |
| US6078211A (en) * | 1998-10-14 | 2000-06-20 | National Semiconductor Corporation | Substrate biasing circuit that utilizes a gated diode to set the bias on the substrate |
| US6380571B1 (en) | 1998-10-14 | 2002-04-30 | National Semiconductor Corporation | CMOS compatible pixel cell that utilizes a gated diode to reset the cell |
| KR100307525B1 (ko) * | 1998-11-26 | 2001-11-15 | 김영환 | 기판전압감지제어회로 |
| KR100300077B1 (ko) * | 1999-07-28 | 2001-11-01 | 김영환 | 가변 오실레이션 주기를 갖는 차지펌프회로 |
| JP4087544B2 (ja) * | 2000-02-28 | 2008-05-21 | 三菱電機株式会社 | バッファ回路およびホールド回路 |
| JP2001332696A (ja) | 2000-05-24 | 2001-11-30 | Nec Corp | 基板電位検知回路及び基板電位発生回路 |
| KR100567533B1 (ko) * | 2004-03-03 | 2006-04-03 | 주식회사 하이닉스반도체 | 차지 펌프 회로 |
| KR100576922B1 (ko) * | 2004-04-19 | 2006-05-03 | 주식회사 하이닉스반도체 | 고전압 발생 회로 |
| KR100604657B1 (ko) * | 2004-05-06 | 2006-07-25 | 주식회사 하이닉스반도체 | 최적화된 내부전압을 공급할 수 있는 전원공급회로를구비하는 반도체 메모리 장치 |
| KR100780619B1 (ko) * | 2006-08-31 | 2007-11-30 | 주식회사 하이닉스반도체 | 반도체 장치 |
| KR100900785B1 (ko) * | 2007-05-14 | 2009-06-02 | 주식회사 하이닉스반도체 | 반도체 소자의 내부전압 발생기 및 발생방법 |
| KR100897300B1 (ko) * | 2008-03-11 | 2009-05-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 펌핑 전압 생성 회로 |
| KR20100026728A (ko) * | 2008-09-01 | 2010-03-10 | 주식회사 하이닉스반도체 | 내부전압 생성회로 |
| FR2942396B1 (fr) | 2009-02-25 | 2012-06-22 | Hill Rom Ind Sa | Dispositif support de tete ou d'avant-bras gonflable |
| CN101976940A (zh) * | 2010-10-12 | 2011-02-16 | 上海交通大学 | 开关电源转换器开关管驱动自举电路 |
| KR101950322B1 (ko) * | 2012-12-11 | 2019-02-20 | 에스케이하이닉스 주식회사 | 전압 생성회로 |
| CN103944553B (zh) * | 2014-04-18 | 2017-10-24 | 京东方科技集团股份有限公司 | 一种输出缓冲器、栅极驱动电路及其控制方法 |
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| CN112331248A (zh) * | 2019-08-05 | 2021-02-05 | 上海复旦微电子集团股份有限公司 | 用于建立nor存储器读电压的电荷泵电路和nor存储器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2668668B1 (fr) * | 1990-10-30 | 1994-02-04 | Samsung Electronics Co Ltd | Generateur de tension de substrat pour un dispositif a semiconducteurs. |
| JP3315130B2 (ja) * | 1991-05-20 | 2002-08-19 | 三菱電機株式会社 | 半導体集積回路 |
| JP3510335B2 (ja) * | 1994-07-18 | 2004-03-29 | 株式会社ルネサステクノロジ | 半導体記憶装置、内部電源電圧発生回路、内部高電圧発生回路、中間電圧発生回路、定電流源、および基準電圧発生回路 |
| US5483486A (en) * | 1994-10-19 | 1996-01-09 | Intel Corporation | Charge pump circuit for providing multiple output voltages for flash memory |
| KR0142403B1 (ko) * | 1994-12-20 | 1998-07-15 | 김광호 | 반도체 메모리장치의 전원승압회로 |
| KR0179845B1 (ko) * | 1995-10-12 | 1999-04-15 | 문정환 | 메모리의 기판전압 공급제어회로 |
| KR100223770B1 (ko) * | 1996-06-29 | 1999-10-15 | 김영환 | 반도체 장치의 문턱전압 제어회로 |
-
1997
- 1997-04-22 KR KR1019970014968A patent/KR100273210B1/ko not_active IP Right Cessation
- 1997-10-17 CN CN97119055A patent/CN1100388C/zh not_active Expired - Fee Related
- 1997-11-10 DE DE19749602A patent/DE19749602C2/de not_active Expired - Fee Related
-
1998
- 1998-03-23 US US09/045,942 patent/US5952872A/en not_active Expired - Lifetime
- 1998-04-21 JP JP10110569A patent/JP2932433B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1197332A (zh) | 1998-10-28 |
| CN1100388C (zh) | 2003-01-29 |
| US5952872A (en) | 1999-09-14 |
| DE19749602C2 (de) | 2003-02-27 |
| DE19749602A1 (de) | 1998-10-29 |
| KR100273210B1 (ko) | 2000-12-15 |
| KR19980077728A (ko) | 1998-11-16 |
| JPH10303369A (ja) | 1998-11-13 |
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