KR100567533B1 - 차지 펌프 회로 - Google Patents

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Abstract

퓨즈를 포함하고, 테스트 모드에서 테스트 모드 인에이블 신호와 어드레스에 응답하여 논리 신호를 출력하고, 테스트 모드 완료시 퓨즈의 컷팅 여부에 따라 고정된 논리 값을 가지는 논리 신호를 출력하는 퓨즈 튜닝부; 논리 신호를 디코딩하여 다수의 디코딩 신호를 생성하는 디코더; 다수의 디코딩 신호에 의해 결정되는 주파수를 가지는 펄스 신호를 생성하는 링 오실레이터; 및 펄스 신호에 의해 결정되는 펌핑 속도로 펌핑 동작을 실행함으로써, 외부 전압보다 높은 고전압을 생성하는 차지 펌프를 포함하는 차지 펌프 회로가 개시된다.
차지 펌프, 퓨즈 튜닝, 링 오실레이터

Description

차지 펌프 회로{Charge pump circuit}
도 1 은 본 발명에 따른 차지 펌프 회로의 블록도이다.
도 2 는 도 1의 펌프 회로의 상세 회로도이다.
도 3 은 도 2의 동작을 설명하기 위한 파형도이다.
도 4 는 도 2의 퓨즈 튜닝부의 상세 회로도이다.
도 5 는 도 2의 링 오실레이터의 상세 회로도이다.
도 6 및 도 7은 본 발명에 따른 차지 펌프 회로의 동작을 설명하기 위한 파형도이다.
* 도면의 주요 부분에 대하 부호의 설명
10: 입력부 20: 퓨즈 튜닝부
30: 디코더 40: 링 오실레이터
50: 펌프 회로
본 발명은 차지 펌프 회로에 관한 것으로, 특히 차지 펌핑 속도를 자유로이 제어할 수 있는 차지 펌프 회로에 관한 것이다.
외부 전압(Vcc)보다 높은 고 전압 펄스는 트랜지스터의 문턱 전압 손실을 보충할 수 있어 디램 회로에 널리 이용되고 있다. 특히, 고전압 펄스를 이용하는 회로로는 워드라인 드라이버 회로, 비트라인 분리 회로, 데이터 출력 버퍼 등이 있다.
이러한 고 전압 펄스는 VPP 회로에 의해 생성되는데 Vpp 회로의 부하는 대체로 캐패시터 성분으로 구성되어 있으며 2종류의 전류가 흐른다. 그 하나는 PN 접합부에 항상 흐르는 미소한 역 바이어스 누설 전류이며 다른 하나는 칩이 활성화될 때마다 내부 회로들을 기동하기 위한 큰 과도 전류이다. 따라서 이러한 전하 손실을 보충해야만 VPP 레벨을 일정하게 유지할 수 있다.
종래에는 이러한 레벨 변화가 생길 때 레벨 저하를 검출하여 단지 차지 펌프 회로를 동작시켜 캐패시터에 전하를 펌핑함으로써 떨어진 VPP 레벨을 원래의 값으로 만들었다. 하지만 이경우에는 좀 더 빠른 레벨 복귀가 필요한 경우에도 펌핑 속도를 제어하기가 쉽지 않다는 단점이 있다. 즉, 펌핑 속도를 빠르게 하기 위해선 차지 펌프 회로 내의 링 오실레이터 주기를 빠르게 해야 하는데 그러기 위해서는 옵션들에 FIB(Focused Ion Beam)작업 후 테스트를 해야하고 그 결과에 따라 마스크 재 작업이 필요하므로 시간도 오래 걸리고 비용도 발생하게 되는 문제점이 있었다.
따라서 본 발명은 칩이 활성화 될 때마다 내부 회로들을 기동하기 위한 큰 과도 전류가 흐름으로써 전하 손실이 생겨 VPP 레벨이 감소할 때, 손실된 전하를 캐패시터에 빠르게 공급하여 VPP 레벨을 원래의 값으로 복구시키기 위해 차지 펌프 회로내의 링 오실레이터 주기를 자유롭게 웨이퍼 레벨에서 제어할 수 있는 차지 펌프 회로를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 외부에서 입력되는 제어 신호에 따라 링 오실레이터 주기를 변화시켜 가면서 테스트한 다음 최적의 값을 고정할 수 있게 하는데 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 차지 펌프 회로는 퓨즈를 포함하고, 테스트 모드에서 테스트 모드 인에이블 신호와 어드레스에 응답하여 논리 신호를 출력하고, 테스트 모드 완료시 퓨즈의 컷팅 여부에 따라 고정된 논리 값을 가지는 논리 신호를 출력하는 퓨즈 튜닝부; 논리 신호를 디코딩하여 다수의 디코딩 신호를 생성하는 디코더; 다수의 디코딩 신호에 의해 결정되는 주파수를 가지는 펄스 신호를 생성하는 링 오실레이터; 및 펄스 신호에 의해 결정되는 펌핑 속도로 펌핑 동작을 실행함으로써, 외부 전압보다 높은 고전압을 생성하는 차지 펌프를 포함한다. 링 오실레이터는, 인에이블 신호와 피드백된 신호에 응답하여 펄스 신호를 생성하는 출력부; 및 출력부의 피드백 패스(path)를 각각 형성하고, 서로 다른 지연 시간을 가지며, 다수의 디코딩 신호에 각각 응답하여 인에이블되거나 또는 디세이블되는 다수의 주기 조절부를 포함한다. 바람직하게, 다수의 주기 조절부들 중 어느 하나가 인에이블될 때, 나머지들은 모두 디세이블된다.
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삭제
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이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하기로 한다.
본 발명은 크게 테스트 모드 제어부(100) 및 차지 펌프 블록(200)으로 구성된다.
테스트 모드 제어부(100)는 입력부(10), 퓨즈 튜닝부(20) 및 디코더(30)로 구성된다. 입력부(10)는 예를 들어 어드레스(A0 및 A1)를 입력 신호로 사용하게 되며 어떠한 논리 신호도 무방하다.
퓨즈 튜닝부(20)는 테스트 모드 인에이블 신호((Tm_enable) 및 입력부(10)에 입력되는 어드레스에 따라 동작된다. 테스트 모드시에는 입력부(10)에 들어오는 어드레스(A0 및 A1)에 따라 퓨즈 튜닝부(20)가 논리 신호를 생성한다. 테스트 모드 완료 후에는 퓨즈를 컷팅하여 출력 값을 고정할 수 있다. 디코더(30)는 퓨즈 튜닝부(20)의 출력 신호를 디코딩하여 예를 들어 디코드 신호(s0 내지 s2)를 생성한다.
차지 펌프 블록(200)은 링 오실레이터(40) 및 펌프 회로(50)로 구성된다. 링 오실레이터(40)는 펄스 신호를 생성하는데 디코더(30)의 출력에 따라 그 주기가 가변된다. 펌프 회로(50)는 링 오실레이터(40)의 출력에 따라 VPP를 생성한다.
즉, 입력 신호(A0 및 A1)에 따라 퓨즈 튜닝부(20)에서 논리 신호가 생성되고 그 논리 신호는 디코더(30)에서 디코드된다. 디코드된 신호에 따라 링 오실레이터(40)의 주파수가 가변되고 링 오실레이터(40)의 출력에 따라 펌프 회로(50)의 펌핑 속도가 가변된다.
웨이퍼 레벨에서 이와 같은 동작에 의해 VPP 레벨을 확인한 후 최적의 레벨이 출력되면 퓨즈 튜닝부에 구성된 퓨즈를 적절히 컷팅하여 링 오실레이터의 발진 주파수를 고정한다.
도 2 는 도 1의 펌프 회로의 상세 회로도로써 도 3을 참조하여 그 동작을 설명하기로 한다.
입력 단자(P)에 펄스가 인가되지 않은 상태에서 노드(N1)과 출력 노드(N2)는 NMOS 트랜지스터(Q1 및 Q2)에 의해 Vcc-Vtn으로 충전되어있다. 입력 단자(P)에 도 3에 도시된 바와 같은 펄스(P)가 입력되면 노드(N1)의 전위는 αVcc(α는 승압비)만큼 승압되어 Vcc-Vtn+αVcc가 된다. 이에따라 NMOS 트랜지스터(Q0)가 턴온되어 로드 캐패시터(CL)에 전하가 충전된다. 즉, 캐패시터(Cp)를 통해 노드(N1)에 주입 된 전하의 일부가 노드(N2)로 전달되어 로드 캐패시터(CL)에 전하가 주입된다.
로드 캐패시터(CL)의 용량이 펌핑 캐패시터(Cp)의 그것보다 크므로 노드(N2)의 충전 전압(δ)은 작다. 노드(N2)의 전압이 상승하여 노드(N1)과 노드(N2)의 전압차가 Vtn 이 되면 NMOS 트랜지스터(Q0)가 턴오프되어 충전이 이루어지지 않게 된다. 펄스 공급이 중단되면 노드(N1)의 전위는 Vcc-Vtn 이하로 떨어지지만 NMOS트랜지스터(Q1)에 의해 곧 재충전되어 Vcc-Vtn으로 회복된다. 이후 입력 단자(P)에 펄스가 공급될 때마다 노드(N2)는 충전되어 전압이 상승한다. 그로인하여 노드(N2)의 전위는 (1+α)Vcc-Vtn 에 이르게 된다. 이 전압 레벨은 로드 캐패시터(CL)에 저장된 전하의 형태로 유지되는데 전하 손실이 발생하면 이 레벨이 떨어진다. 그러면 다시 NMOS 트랜지스터(Q0)가 턴온되어 전하가 로드 캐패시터(CL)에 주입되므로 전압 레벨이 곧 회복된다. Vpp가 안정한 전압 레벨에 도달할 때 까지의 시간은 펌핑 캐패시터(Cp)와 로드 캐패시터(CL)의 크기 비와 펄스의 주파수에 의해 결정되는데 이러한 펄스는 주로 링 오실레이터에 의해 생성된다.
도 4 는 도 3의 퓨즈 튜닝부의 상세 회로도이다.
테스트 모드 인에이블 신호(Tm_enable)가 하이 상태이면 NAND 게이트(G1)의 출력은 입력 신호(input)(즉, 입력부(10)에 들어오는 어드레스(A0 및 A1))에 관계없이 로우 상태가 되므로 NAND 게이트(G2)는 입력을 받아들일 수 있게 된다.
퓨즈(F)가 컷팅되지 않았으므로 캐패시터(C)에 Vcc가 충전되어 노드(N3)는 하이 레벨이 된다. 이 하이 레벨은 인버터(I1 및 I2)를 경유하여 NAND 게이트(G2)에 제공된다. NAND 게이트(G2)의 출력은 로우 상태가 되므로 인버터(I3)의 출력(cutb)은 하이 상태가 되고 인버터(I4)의 출력(cut)은 로우 상태가 된다. 인버터(I3 및 I4)의 출력은 디코더(30)에서 디코드된다.
한편, 퓨즈(F)가 컷팅되었으면 노드(N3)는 로우 상태가 된다. 인버터(I1)의 출력은 하이 상태가 되므로 NMOS 트랜지스터(Q3)가 턴온된다 그로인하여 인버터(I1)의 출력은 하이 상태로 래치된다. 인버터(I2)의 출력은 로우 상태가 되므로 NAND 게이트(G2)의 출력은 하이 상태가 된다. 그러므로 인버터(I3)의 출력(cutb)은 로우 상태가 되는 반면 인버터(I4)의 출력(cut)은 하이 상태가 된다. 인버터(I3 및 I4)의 출력은 디코더(30)에서 디코드된다.
도 5 는 도 1의 링 오실레이터의 상세 회로도이다.
링 오실레이터는 서로 병렬 연결되는 제 1, 제 2 및 제 3 주기 조절부(40a, 40b 및 40c) 및 출력부(40d)를 포함한다. 제 1 내지 제 3 주기 조절부(40a, 40b, 40c)는 서로 다른 지연 시간을 갖는 링 오실레이터의 피드백 패스(Feedback path)이다. 도 1의 디코더(30)로부터의 출력(s1)이 하이 상태이면 제 1 주기 조절부(40a)의 NMOS 트랜지스터(Q10 및 Q11)가 턴온되어 제 1 주기 조절부(40a)가 선택된다(즉, 인에이블 된다). 제 1 주기 조절부(40a)에는 3개의 인버터(I5 내지 I7)가 직렬로 연결되어 있다. 도 1의 디코더(30)로부터의 출력(s0)이 하이 상태이면 제 2 주기 조절부(40b)의 NMOS 트랜지스터(Q12 및 Q13)가 턴온되어 제 2 주기 조절부(40b)가 선택된다(즉, 인에이블 된다). 제 2 주기 조절부(40b)에는 5개의 인버터(I8 내지 I12)가 직렬로 연결되어 있다. 도 1의 디코더(30)로부터의 출력(s2)이 하이 상태이면 제 3 주기 조절부(40c)의 NMOS 트랜지스터(Q14 및 Q15)가 턴온되어 제 3 주기 조절부(40c)가 선택된다(즉, 인에이블 된다). 제 3 주기 조절부(40c)에는 7개의 인버터(I13 내지 I19)가 직렬로 연결되어 있다. 제 1 내지 제 3 주기 조절부의 스위칭 역할을 하는 NMOS트랜지스터(Q10 내지 Q15)대신에 트랜스미션 게이트를 사용할 수도 있다.
출력부(40d)의 NAND 게이트(G3)에 인가되는 인에이블 신호(Osc_enable)가 하이 상태가 되면 출력부(40d)가 인에이블되어 링 오실레이터가 동작하게 된다. NAND 게이트(G3)의 출력이 링오실레이터 출력(Osc)이 되고, 인버터(I20)는 링오실레이터 출력(Osc)을 반전시켜 반전된 링 오실레이터 출력(Oscb)을 생성한다.
즉, 인버터의 수가 적으면 링 오실레이터의 출력 주파수가 증가하는 반면 인버터의 수가 많아지면 링 오실레이터의 출력 주파수가 감소하게 된다. Vpp 레벨이 전하의 소실로 인해서 감소하였을 때에는 그 떨어진 전하량을 재빨리 보충하기 위해서 인버터의 수가 적은 주기 조절부를 선택하여 링 오실레이터의 주파수를 도 6에 도시된 바와 같이 증가시키게 된다. 이렇게 되면 펌핑 속도가 증가되어 Vpp 레벨을 원래의 값으로 빠르게 복구시킬 수 있다.
반면에, 너무 빠른 주파수로 펌핑할 경우에는 펌핑 효율이 떨어질 위험도 있기 때문에 이 경우에는 인버터의 수가 많은 주기 조절부를 선택하여 링 오실레이터의 출력 주파수를 도 7과 같이 감소시키게 된다.
본 발명의 실시예에서는 주기 조절부를 인버터 체인을 사용하여 구성하였지만 저항과 캐패시터를 이용한 RC 지연회로를 조합하여 구성할 수도 있다.
상술한 방법에 의해 링 오실레이터의 원하는 출력을 얻고 난 후에는 도 4의 퓨즈(F)를 컷팅하여 디코더(30)의 출력(S0 내지 S2)을 고정시키면 링 오실레이터에서 하나의 피드백 패스가 선택되게 된다.
상술한 바와 같이 본 발명에 의하면 칩이 활성화될 때마다 내부 회로들을 기동하기 위한 큰 과도 전류가 흐름으로써 전하 손실이 생겨 VPP 레벨이 감소할 때, 손실된 전하를 캐패시터에 빠르게 공급하여 VPP 레벨을 원래의 값으로 복구할 수 있다.
또한, 차지 펌프 회로내의 링 오실레이터의 주기를 자유롭게 웨이퍼 레벨에서 콘트롤할 수 있게 함으로써 즉, 외부에서 입력되는 제어 신호를 받아서 링 오실레이터의 주기를 변화시켜 가면서 테스트할 수 있게 하고 최적의 값을 찾아서 퓨즈를 컷팅하여 고정함으로써 기존의 방식인 FIB후 회로 수정, 마스크 재작업에 필요한 시간과 비용을 절감할 수 있는 효과가 있다.

Claims (21)

  1. 퓨즈를 포함하고, 테스트 모드에서 테스트 모드 인에이블 신호와 어드레스에 응답하여 논리 신호를 출력하고, 상기 테스트 모드 완료시 상기 퓨즈의 컷팅 여부에 따라 고정된 논리 값을 가지는 상기 논리 신호를 출력하는 퓨즈 튜닝부;
    상기 논리 신호를 디코딩하여 다수의 디코딩 신호를 생성하는 디코더;
    상기 다수의 디코딩 신호에 의해 결정되는 주파수를 가지는 펄스 신호를 생성하는 링 오실레이터; 및
    상기 펄스 신호에 의해 결정되는 펌핑 속도로 펌핑 동작을 실행함으로써, 외부 전압보다 높은 고전압을 생성하는 차지 펌프를 포함하고,
    상기 링 오실레이터는,
    인에이블 신호와 피드백된 신호에 응답하여 상기 펄스 신호를 생성하는 출력부; 및
    상기 출력부의 피드백 패스(path)를 각각 형성하고, 서로 다른 지연 시간을 가지며, 상기 다수의 디코딩 신호에 각각 응답하여 인에이블되거나 또는 디세이블되는 다수의 주기 조절부를 포함하고,
    상기 다수의 주기 조절부들 중 어느 하나가 인에이블될 때, 나머지들은 모두 디세이블되는 차지 펌프 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 다수의 주기 조절부 각각은,
    상기 출력부의 입력 단자와 출력 단자에 각각 연결되고, 상기 다수의 디코딩 신호에 응답하여 동시에 턴 온 또는 오프되는 스위칭 소자들; 및
    상기 스위칭 소자들 사이에 직렬로 접속되고, 상기 스위칭 소자들이 턴 온될 때, 상기 출력부의 피드백 패스로서 동작하는 다수의 인버터를 포함하고,
    상기 다수의 주기 조절부들에 각각 포함되는 상기 인버터의 수는 서로 다른 차지 펌프 회로.
  4. 제 1 항에 있어서, 상기 다수의 주기 조절부 각각은,
    상기 출력부의 입력 단자와 출력 단자에 각각 연결되고, 상기 다수의 디코딩 신호에 응답하여 동시에 턴 온 또는 오프되는 스위칭 소자들; 및
    상기 스위칭 소자들 사이에 직렬로 접속되고, 상기 스위칭 소자들이 턴 온될 때, 상기 출력부의 피드백 패스로서 동작하는 RC 지연 회로를 포함하는 차지 펌프 회로.
  5. 제 1 항에 있어서, 상기 퓨즈 튜닝부는,
    상기 퓨즈의 컷팅 여부에 따라 제1 출력 신호를 생성하는 제 1 논리 조합부;
    상기 테스트 모드 인에이블 신호와 상기 어드레스에 응답하여, 제2 출력 신호를 생성하는 제 2 논리 조합부;
    상기 제 1 및 상기 제 2 출력 신호에 응답하여, 상기 논리 신호를 생성하는 제 3 논리 조합부를 포함하는 차지 펌프 회로.
  6. 제 5 항에 있어서, 상기 제 1 논리 조합부는,
    외부 전원과 제 1 노드 간에 접속된 퓨즈;
    상기 제 1 노드와 제 2 노드 간에 접속된 제 1 인버터;
    상기 제 1 노드와 접지 간에 접속되며 상기 제 2 노드의 전위에 따라 턴 온 또는 오프되는 트랜지스터; 및
    상기 제 2 노드의 전위를 반전시키기 위한 제 2 인버터를 포함하는 차지 펌프 회로.
  7. 제 6 항에 있어서, 상기 제 1 논리 조합부는,
    상기 제 1 노드와 접지 간에 접속되어, 상기 퓨즈가 컷팅 되지 않을 때, 상기 외부 전원에 의해 충전되어 상기 제 1 노드에 로직 하이의 신호를 발생하는 캐패시터를 더 포함하는 차지 펌프 회로.
  8. 제 5 항에 있어서,
    상기 제 2 논리 조합부는 상기 테스트 인에이블 신호와 상기 어드레스에 응답하여, 상기 제2 출력 신호를 생성하는 NAND 게이트를 포함하는 차지 펌프 회로.
  9. 제 5 항에 있어서, 상기 제 3 논리 조합부는,
    상기 제 1 및 상기 제 2 출력 신호에 응답하여, 제3 출력 신호를 출력하는 NAND 게이트;
    상기 제3 출력 신호를 반전시키기 위한 제 1 인버터; 및
    상기 제 1 인버터의 출력을 반전시키기 위한 제 2 인버터를 포함하는 차지 펌프 회로.
  10. 제 3 항 또는 제 4 항에 있어서,
    상기 스위칭 소자들 각각은 트랜지스터 또는 트랜스미션 게이트인 차지 펌프 회로.
  11. 테스트 모드 인에이블 신호에 응답하여, 테스트 모드 또는 노말 모드로 동작하고, 상기 테스트 모드에서 어드레스에 응답하여, 다수의 디코딩 신호를 생성하고, 상기 노말 모드에서 고정된 논리 값을 가지는 상기 다수의 디코딩 신호를 출력하는 테스트 모드 제어부;
    상기 다수의 디코딩 신호에 의해 결정되는 주파수를 가지는 펄스 신호를 생성하는 링 오실레이터; 및
    상기 펄스 신호에 의해 결정되는 펌핑 속도로 펌핑 동작을 실행함으로써, 외부 전압보다 높은 고전압을 생성하는 차지 펌프를 포함하고,
    상기 링 오실레이터는,
    인에이블 신호와 피드백된 신호에 응답하여 상기 펄스 신호를 생성하는 출력부; 및
    상기 출력부의 피드백 패스(path)를 각각 형성하고, 서로 다른 지연 시간을 가지며, 상기 다수의 디코딩 신호에 각각 응답하여 인에이블되거나 또는 디세이블되는 다수의 주기 조절부를 포함하고,
    상기 다수의 주기 조절부들 중 어느 하나가 인에이블될 때, 나머지들은 모두 디세이블되는 차지 펌프 회로.
  12. 상기 제 11 항에 있어서, 상기 테스트 모드 제어부는,
    퓨즈를 포함하고, 상기 테스트 모드에서 테스트 모드 인에이블 신호와 어드레스에 응답하여 논리 신호를 출력하고, 상기 테스트 모드 완료시 상기 퓨즈의 컷팅 여부에 따라 고정된 논리 값을 가지는 상기 논리 신호를 출력하는 퓨즈 튜닝부; 및
    상기 논리 신호를 디코딩하여 상기 다수의 디코딩 신호를 생성하는 디코더를 포함하는 차지 펌프 회로.
  13. 삭제
  14. 제 11 항에 있어서,
    상기 다수의 주기 조절부 각각은,
    상기 출력부의 입력 단자와 출력 단자에 각각 연결되고, 상기 다수의 디코딩 신호에 응답하여 동시에 턴 온 또는 오프되는 스위칭 소자들; 및
    상기 스위칭 소자들 사이에 직렬로 접속되고, 상기 스위칭 소자들이 턴 온될 때, 상기 출력부의 피드백 패스로서 동작하는 다수의 인버터를 포함하고,
    상기 다수의 주기 조절부들에 각각 포함되는 상기 인버터의 수는 서로 다른
    는 차지 펌프 회로.
  15. 제 11 항에 있어서, 상기 다수의 주기 조절부 각각은,
    상기 출력부의 입력 단자와 출력 단자에 각각 연결되고, 상기 다수의 디코딩 신호에 응답하여 동시에 턴 온 또는 오프되는 스위칭 소자들; 및
    상기 스위칭 소자들 사이에 직렬로 접속되고, 상기 스위칭 소자들이 턴 온될 때, 상기 출력부의 피드백 패스로서 동작하는 RC 지연 회로를 포함하는 차지 펌프 회로.
  16. 제 12 항에 있어서, 상기 퓨즈 튜닝부는,
    상기 퓨즈의 컷팅 여부에 따라 제1 출력 신호를 생성하는 제 1 논리 조합부;
    상기 테스트 모드 인에이블 신호와 상기 어드레스에 응답하여, 제2 출력 신호를 생성하는 제 2 논리 조합부;
    상기 제 1 및 상기 제 2 출력 신호에 응답하여, 상기 논리 신호를 생성하는 제 3 논리 조합부를 포함하는 차지 펌프 회로.
  17. 제 16 항에 있어서, 상기 제 1 논리 조합부는,
    외부 전원과 제 1 노드 간에 접속된 퓨즈;
    상기 제 1 노드와 제 2 노드 간에 접속된 제 1 인버터;
    상기 제 1 노드와 접지 간에 접속되며 상기 제 2 노드의 전위에 따라 턴 온 또는 오프되는 트랜지스터; 및
    상기 제 2 노드의 전위를 반전시키기 위한 제 2 인버터를 포함하는 차지 펌프 회로.
  18. 제 17 항에 있어서, 상기 제 1 논리 조합부는,
    상기 제 1 노드와 접지 간에 접속되어, 상기 퓨즈가 컷팅 되지 않을 때, 상기 외부 전원에 의해 충전되어 상기 제 1 노드에 로직 하이의 신호를 발생하는 캐패시터를 더 포함하는 차지 펌프 회로.
  19. 제 16 항에 있어서,
    상기 제 2 논리 조합부는 상기 테스트 인에이블 신호와 상기 어드레스에 응답하여, 상기 제2 출력 신호를 생성하는 NAND 게이트를 포함하는 차지 펌프 회로.
  20. 제 16 항에 있어서, 상기 제 3 논리 조합부는,
    상기 제 1 및 상기 제 2 출력 신호에 응답하여, 제3 출력 신호를 출력하는 NAND 게이트;
    상기 제3 출력 신호를 반전시키기 위한 제 1 인버터; 및
    상기 제 1 인버터의 출력을 반전시키기 위한 제 2 인버터를 포함하는 차지 펌프 회로.
  21. 제 14 항 또는 제 15 항에 있어서,
    상기 스위칭 소자들 각각은 트랜지스터 또는 트랜스미션 게이트인 차지 펌프 회로.
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