JPH10255469A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10255469A JPH10255469A JP9053577A JP5357797A JPH10255469A JP H10255469 A JPH10255469 A JP H10255469A JP 9053577 A JP9053577 A JP 9053577A JP 5357797 A JP5357797 A JP 5357797A JP H10255469 A JPH10255469 A JP H10255469A
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- circuit
- power supply
- semiconductor integrated
- voltage
- integrated circuit
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 占有面積がより小さくとも、従来と同様の内
部電圧を発生させることのできる電源回路を備えた半導
体集積回路を提供する。 【解決手段】 外部電源電圧より高い内部電源電圧を生
成し出力するチャージポンプ２３と、チャージポンプ２
３から出力された内部電源電圧の大きさを検知するレベ
ルディテクタ１７，１９と、レベルディテクタ１７，１
９にそれぞれ対応して接続され発振周波数を異にする２
つのリングオシレータを含み、チャージポンプ２３から
出力される内部電源電圧の大きさに応じて一方のリング
オシレータで生成された信号を選択的にチャージポンプ
２３へ出力する複合リングオシレータ２１とを備える。
部電圧を発生させることのできる電源回路を備えた半導
体集積回路を提供する。 【解決手段】 外部電源電圧より高い内部電源電圧を生
成し出力するチャージポンプ２３と、チャージポンプ２
３から出力された内部電源電圧の大きさを検知するレベ
ルディテクタ１７，１９と、レベルディテクタ１７，１
９にそれぞれ対応して接続され発振周波数を異にする２
つのリングオシレータを含み、チャージポンプ２３から
出力される内部電源電圧の大きさに応じて一方のリング
オシレータで生成された信号を選択的にチャージポンプ
２３へ出力する複合リングオシレータ２１とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、外部から供給される電源電圧よりも高い電
圧を発生させる回路、および、接地電圧よりも低い負電
圧を発生させる回路を含む半導体集積回路に関するもの
である。
関し、特に、外部から供給される電源電圧よりも高い電
圧を発生させる回路、および、接地電圧よりも低い負電
圧を発生させる回路を含む半導体集積回路に関するもの
である。
【０００２】
【従来の技術】現在のＭＯＳ型半導体集積回路は、Ｎ型
ＭＯＳＦＥＴを用いてもハイレベルの信号を低下させる
ことなく伝播できるように、外部から供給されている電
源電圧よりも高い内部電源電圧を発生させて半導体集積
回路内部に給電する昇圧電源回路系を有する。
ＭＯＳＦＥＴを用いてもハイレベルの信号を低下させる
ことなく伝播できるように、外部から供給されている電
源電圧よりも高い内部電源電圧を発生させて半導体集積
回路内部に給電する昇圧電源回路系を有する。
【０００３】また、一方、ドレインノードの接合容量を
減少させて高速な動作と小電力化を図るとともに、しき
い値電圧に対する基板効果による変動を少なくして動作
マージンの拡大を図るため、外部から供給されている接
地電圧よりも低い内部電圧を発生させて半導体集積回路
内部に給電する電源回路系を有する。
減少させて高速な動作と小電力化を図るとともに、しき
い値電圧に対する基板効果による変動を少なくして動作
マージンの拡大を図るため、外部から供給されている接
地電圧よりも低い内部電圧を発生させて半導体集積回路
内部に給電する電源回路系を有する。
【０００４】ここで、上記電源回路系は、動作電流とリ
ーク電流による当該内部電圧の変化を検出して半導体集
積回路の状態が正常に維持される範囲内に内部電圧を維
持することが求められる。
ーク電流による当該内部電圧の変化を検出して半導体集
積回路の状態が正常に維持される範囲内に内部電圧を維
持することが求められる。
【０００５】なお、内部電圧が変化するのは、待機時に
おける半導体物性と製造時の性能のばらつきに起因する
１００ｎＡ以下の電流からバイアス電流などの回路構成
に起因する１０μＡオーダの電流までの２桁以上、回路
動作時の１０ｍＡオーダの動作電流までを考慮すると５
桁にもわたる多種多様な電流が生ずることによる。
おける半導体物性と製造時の性能のばらつきに起因する
１００ｎＡ以下の電流からバイアス電流などの回路構成
に起因する１０μＡオーダの電流までの２桁以上、回路
動作時の１０ｍＡオーダの動作電流までを考慮すると５
桁にもわたる多種多様な電流が生ずることによる。
【０００６】図１４は、従来の検出レベルを２段階有す
る昇圧電源回路の構成を示したものである。この回路
は、出力ノードＮ１と、設定電圧からの低下を抑制する
ため単位時間当りの給電能力の小さい第１系回路１と、
第１系回路１と並列に接続され、設定電圧からの低下か
ら早期に回復するための第２系回路９とを含む。
る昇圧電源回路の構成を示したものである。この回路
は、出力ノードＮ１と、設定電圧からの低下を抑制する
ため単位時間当りの給電能力の小さい第１系回路１と、
第１系回路１と並列に接続され、設定電圧からの低下か
ら早期に回復するための第２系回路９とを含む。
【０００７】第１系回路１は、設定電圧近傍に検出レベ
ルを持ち、レベルディテクタ１１よりも遅い応答時間ｔ
１を持つレベルディテクタ３と、リングオシレータ１３
よりも長い周期Ｔ１を持つリングオシレータ５と、１周
期の給電能力Ｑ１を有するチャージポンプ７とを含む。
連続動作の場合、単位時間の給電能力はＱ１／Ｔ１であ
る。
ルを持ち、レベルディテクタ１１よりも遅い応答時間ｔ
１を持つレベルディテクタ３と、リングオシレータ１３
よりも長い周期Ｔ１を持つリングオシレータ５と、１周
期の給電能力Ｑ１を有するチャージポンプ７とを含む。
連続動作の場合、単位時間の給電能力はＱ１／Ｔ１であ
る。
【０００８】一方、第２系回路９は、レベルディテクタ
３の設定電圧よりも低い電圧に検出レベルを持ちレベル
ディテクタ３よりも早い応答時間ｔ２を持つレベルディ
テクタ１１と、リングオシレータ５よりも短い周期Ｔ２
を持つリングオシレータ１３と、１周期の給電能力Ｑ２
のチャージポンプ１５とからなる。連続動作の場合、単
位時間の給電能力はＱ２／Ｔ２であり、第１系回路１の
給電能力Ｑ１／Ｔ１よりも大きいものとされる。
３の設定電圧よりも低い電圧に検出レベルを持ちレベル
ディテクタ３よりも早い応答時間ｔ２を持つレベルディ
テクタ１１と、リングオシレータ５よりも短い周期Ｔ２
を持つリングオシレータ１３と、１周期の給電能力Ｑ２
のチャージポンプ１５とからなる。連続動作の場合、単
位時間の給電能力はＱ２／Ｔ２であり、第１系回路１の
給電能力Ｑ１／Ｔ１よりも大きいものとされる。
【０００９】なお、図１５は、リングオシレータ５，１
３の具体的構成を示す回路図である。図１５に示される
ように、リングオシレータ５，１３は、その回路構成を
同じものとし、ＮＡＮＤ回路１６と、直列に接続された
インバータＩＮＶ１〜ＩＮＶ５とを含む。ただし、リン
グオシレータ５に含まれるインバータＩＮＶ１〜ＩＮＶ
４を構成するＭＯＳトランジスタのゲート長は、リング
オシレータ１３に含まれるインバータＩＮＶ１〜ＩＮＶ
４を構成するＭＯＳトランジスタのゲート長よりも十分
大きいものとされ、リングオシレータ５の周期Ｔ１はリ
ングオシレータ１３の周期Ｔ２より長いものとなる。
３の具体的構成を示す回路図である。図１５に示される
ように、リングオシレータ５，１３は、その回路構成を
同じものとし、ＮＡＮＤ回路１６と、直列に接続された
インバータＩＮＶ１〜ＩＮＶ５とを含む。ただし、リン
グオシレータ５に含まれるインバータＩＮＶ１〜ＩＮＶ
４を構成するＭＯＳトランジスタのゲート長は、リング
オシレータ１３に含まれるインバータＩＮＶ１〜ＩＮＶ
４を構成するＭＯＳトランジスタのゲート長よりも十分
大きいものとされ、リングオシレータ５の周期Ｔ１はリ
ングオシレータ１３の周期Ｔ２より長いものとなる。
【００１０】次に、上記昇圧電源回路の動作を説明す
る。デカップル容量Ｃｄに蓄積された電荷Ｑによって、
出力ノードＮ１の電位は、電位ＶＰＰ（＝Ｑ／Ｃｄ）に
維持されている。
る。デカップル容量Ｃｄに蓄積された電荷Ｑによって、
出力ノードＮ１の電位は、電位ＶＰＰ（＝Ｑ／Ｃｄ）に
維持されている。
【００１１】待機時においては、半導体物性上不可避の
リーク電流と回路構成によりやむを得ないリーク電流と
によって、動作時においては、回路の動作電流によっ
て、デカップル容量Ｃｄに蓄積された電荷Ｑが失われて
電位ＶＰＰが低下する。
リーク電流と回路構成によりやむを得ないリーク電流と
によって、動作時においては、回路の動作電流によっ
て、デカップル容量Ｃｄに蓄積された電荷Ｑが失われて
電位ＶＰＰが低下する。
【００１２】待機時のリーク電流は、半導体集積回路ご
とにほぼ一定の特性を示すが、動作電流は待機時のリー
ク電流とは異なり半導体集積回路内部の動作パターンに
よって大きく変動する特徴がある。
とにほぼ一定の特性を示すが、動作電流は待機時のリー
ク電流とは異なり半導体集積回路内部の動作パターンに
よって大きく変動する特徴がある。
【００１３】したがって、検出レベルを２段階有する昇
圧電源回路では、動作電流またはリーク電流が小さく単
位時間内に失われる電荷がＱ１／Ｔ１よりも小さい場合
には応答時間ｔ１のレベルディテクタ３を持つ第１系回
路１のみの間欠動作で出力ノードＮ１の電位ＶＰＰが維
持され、第２系回路９は動作しない。
圧電源回路では、動作電流またはリーク電流が小さく単
位時間内に失われる電荷がＱ１／Ｔ１よりも小さい場合
には応答時間ｔ１のレベルディテクタ３を持つ第１系回
路１のみの間欠動作で出力ノードＮ１の電位ＶＰＰが維
持され、第２系回路９は動作しない。
【００１４】ところが、動作電流またはリーク電流がさ
らに増加すると単位時間内に失われる電荷が大きくな
り、第１系回路１の連続動作による給電能力Ｑ１／Ｔ１
では出力ノードＮ１に設定された電位ＶＰＰが維持でき
なくなり、レベルディテクタ１１の検出レベルまで電位
ＶＰＰが低下する。
らに増加すると単位時間内に失われる電荷が大きくな
り、第１系回路１の連続動作による給電能力Ｑ１／Ｔ１
では出力ノードＮ１に設定された電位ＶＰＰが維持でき
なくなり、レベルディテクタ１１の検出レベルまで電位
ＶＰＰが低下する。
【００１５】応答時間ｔ２のレベルディテクタ１１が出
力ノードＮ１の電位ＶＰＰの低下を検出すると、応答時
間ｔ２経過後にリングオシレータ５よりも短い周期Ｔ２
を持つリングオシレータ１３が動作を開始し、単位時間
当り給電能力Ｑ２／Ｔ２を有する第２系回路９が連続動
作して電位ＶＰＰの低下から早期に回復する。
力ノードＮ１の電位ＶＰＰの低下を検出すると、応答時
間ｔ２経過後にリングオシレータ５よりも短い周期Ｔ２
を持つリングオシレータ１３が動作を開始し、単位時間
当り給電能力Ｑ２／Ｔ２を有する第２系回路９が連続動
作して電位ＶＰＰの低下から早期に回復する。
【００１６】そして、上記の連続動作によってレベルデ
ィテクタ１１の検出レベルまで出力ノードＮ１の電位Ｖ
ＰＰが上昇すると、応答時間ｔ２経過後にリングオシレ
ータ１３は停止するが、この段階では電位ＶＰＰは完全
に回復していない。
ィテクタ１１の検出レベルまで出力ノードＮ１の電位Ｖ
ＰＰが上昇すると、応答時間ｔ２経過後にリングオシレ
ータ１３は停止するが、この段階では電位ＶＰＰは完全
に回復していない。
【００１７】この電位ＶＰＰが完全に、設定されたレベ
ルまで回復するには引き続いて第１系回路１の連続動作
が必要である。
ルまで回復するには引き続いて第１系回路１の連続動作
が必要である。
【００１８】
【発明が解決しようとする課題】上記従来の昇圧電源回
路において、出力ノードＮ１の電位の低下を早期に回復
させるため、第２系回路９に要求されることは、早い応
答時間ｔ２で出力ノードＮ１の電位ＶＰＰの低下を検出
して、大きな単位時間当りの給電能力Ｑ２／Ｔ２を持つ
チャージポンプ１５を短い周期Ｔ２で動作させることが
本質的なことであり、１周期の給電能力Ｑ２を大きく設
定することではないことがわかる。
路において、出力ノードＮ１の電位の低下を早期に回復
させるため、第２系回路９に要求されることは、早い応
答時間ｔ２で出力ノードＮ１の電位ＶＰＰの低下を検出
して、大きな単位時間当りの給電能力Ｑ２／Ｔ２を持つ
チャージポンプ１５を短い周期Ｔ２で動作させることが
本質的なことであり、１周期の給電能力Ｑ２を大きく設
定することではないことがわかる。
【００１９】また、第２系回路９の動作から第１系回路
１の動作への切換を速やかに行なうことができれば、最
終的にすばやく出力ノードＮ１の電位ＶＰＰをその低下
から回復させることができる。
１の動作への切換を速やかに行なうことができれば、最
終的にすばやく出力ノードＮ１の電位ＶＰＰをその低下
から回復させることができる。
【００２０】なお、以上は昇圧電源回路について説明し
たが、負電圧を発生させる電源回路においても全く同様
なことが言える。
たが、負電圧を発生させる電源回路においても全く同様
なことが言える。
【００２１】以上より、本発明は、占有面積がより小さ
くとも、従来と同様の内部電圧を発生させることができ
る電源回路を備えた半導体集積回路を提供することを目
的とする。
くとも、従来と同様の内部電圧を発生させることができ
る電源回路を備えた半導体集積回路を提供することを目
的とする。
【００２２】
【課題を解決するための手段】請求項１に係る半導体集
積回路は、外部電圧に基づいて周期信号に応答して内部
電圧を生成する内部電圧生成手段と、内部電圧生成手段
から出力された内部電圧の大きさが所定の検知レベルに
到達すると検知信号を出力する、所定の検知レベルの異
なる複数の検知手段と、各々が複数の検知手段の１つに
対応して設けられ、異なる周波数を有する周期信号を出
力する複数の周期信号供給手段と、複数の検知手段から
出力された検知信号に応答して、複数の周期信号供給手
段から出力される複数の周期信号のうちの１つを選択的
に内部電圧生成手段へ供給する選択手段とを備えるもの
である。
積回路は、外部電圧に基づいて周期信号に応答して内部
電圧を生成する内部電圧生成手段と、内部電圧生成手段
から出力された内部電圧の大きさが所定の検知レベルに
到達すると検知信号を出力する、所定の検知レベルの異
なる複数の検知手段と、各々が複数の検知手段の１つに
対応して設けられ、異なる周波数を有する周期信号を出
力する複数の周期信号供給手段と、複数の検知手段から
出力された検知信号に応答して、複数の周期信号供給手
段から出力される複数の周期信号のうちの１つを選択的
に内部電圧生成手段へ供給する選択手段とを備えるもの
である。
【００２３】請求項２に係る半導体集積回路は、請求項
１に記載の半導体集積回路であって、複数の周期信号供
給手段のうちの少なくとも１つは、外部制御信号が供給
される外部端子を含むものである。
１に記載の半導体集積回路であって、複数の周期信号供
給手段のうちの少なくとも１つは、外部制御信号が供給
される外部端子を含むものである。
【００２４】請求項３に係る半導体集積回路は、請求項
１に記載の半導体集積回路であって、複数の周期信号供
給手段のうち少なくとも１つは、外部クロック信号が供
給される外部端子と、外部端子に接続され、外部クロッ
ク信号を分周する分周手段とを含むものである。
１に記載の半導体集積回路であって、複数の周期信号供
給手段のうち少なくとも１つは、外部クロック信号が供
給される外部端子と、外部端子に接続され、外部クロッ
ク信号を分周する分周手段とを含むものである。
【００２５】請求項４に係る半導体集積回路は、請求項
１から３のいずれかに記載の半導体集積回路であって、
複数の周期信号供給手段のうち少なくとも２つの周期信
号供給手段が常に動作するものである。
１から３のいずれかに記載の半導体集積回路であって、
複数の周期信号供給手段のうち少なくとも２つの周期信
号供給手段が常に動作するものである。
【００２６】請求項５に係る半導体集積回路は、請求項
１から４のいずれかに記載の半導体集積回路であって、
内部電圧は、外部電源電圧よりも高い内部電圧である。
１から４のいずれかに記載の半導体集積回路であって、
内部電圧は、外部電源電圧よりも高い内部電圧である。
【００２７】請求項６に係る半導体集積回路は、請求項
１から４のいずれかに記載の半導体集積回路であって、
内部電圧は、接地電圧よりも低い内部電圧である。
１から４のいずれかに記載の半導体集積回路であって、
内部電圧は、接地電圧よりも低い内部電圧である。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
【００２９】［実施の形態１］図１は、本発明の実施の
形態１に係る半導体集積回路に含まれる昇圧電源回路の
構成を示す図である。
形態１に係る半導体集積回路に含まれる昇圧電源回路の
構成を示す図である。
【００３０】図１に示されるように、この昇圧電源回路
は、出力ノードＮ１と、外部電源電圧よりも高い内部電
源電圧を生成し出力ノードＮ１に供給するチャージポン
プ２３と、出力ノードＮ１に接続されチャージポンプ２
３から出力された内部電源電圧の大きさを検知する検知
レベルＤＬ１，ＤＬ２の異なるレベルディテクタ１７，
１９と、レベルディテクタ１７，１９へアナログの一定
電圧ＢＳを供給する定電圧発生回路２４と、レベルディ
テクタ１７，１９のそれぞれに１対１に対応して接続さ
れ異なる周波数で発振する２つのリングオシレータを含
み、チャージポンプ２３から出力される内部電源電圧の
大きさに応じて上記２つのリングオシレータで生成され
る２つの信号のうち一方の信号を選択的にチャージポン
プ２３へ供給する複合リングオシレータ２１とを備え
る。
は、出力ノードＮ１と、外部電源電圧よりも高い内部電
源電圧を生成し出力ノードＮ１に供給するチャージポン
プ２３と、出力ノードＮ１に接続されチャージポンプ２
３から出力された内部電源電圧の大きさを検知する検知
レベルＤＬ１，ＤＬ２の異なるレベルディテクタ１７，
１９と、レベルディテクタ１７，１９へアナログの一定
電圧ＢＳを供給する定電圧発生回路２４と、レベルディ
テクタ１７，１９のそれぞれに１対１に対応して接続さ
れ異なる周波数で発振する２つのリングオシレータを含
み、チャージポンプ２３から出力される内部電源電圧の
大きさに応じて上記２つのリングオシレータで生成され
る２つの信号のうち一方の信号を選択的にチャージポン
プ２３へ供給する複合リングオシレータ２１とを備え
る。
【００３１】図２は、複合リングオシレータ２１の具体
的構成を示す回路図である。図２に示されるように、こ
の複合リングオシレータ２１は、長周期Ｔ１で発振する
リングオシレータ２５と、短周期Ｔ２で発振するリング
オシレータ２７と、リングオシレータ２５の出力信号Ｏ
ＳＣ１またはリングオシレータ２７の出力信号ＯＳＣ２
とを選択的にチャージポンプへ信号ＳＲとして出力する
選択回路２９とを含む。
的構成を示す回路図である。図２に示されるように、こ
の複合リングオシレータ２１は、長周期Ｔ１で発振する
リングオシレータ２５と、短周期Ｔ２で発振するリング
オシレータ２７と、リングオシレータ２５の出力信号Ｏ
ＳＣ１またはリングオシレータ２７の出力信号ＯＳＣ２
とを選択的にチャージポンプへ信号ＳＲとして出力する
選択回路２９とを含む。
【００３２】ここで、リングオシレータ２５は、従来技
術におけるリングオシレータ５と同様にＮＡＮＤ回路３
１とインバータＩＮＶ６〜ＩＮＶ１０とを含み、リング
オシレータ２７も、従来のリングオシレータ１３と同様
にＮＡＮＤ回路３３とインバータＩＮＶ１１〜ＩＮＶ１
５とを含む。回路構成は同じであるが、インバータＩＮ
Ｖ６〜ＩＮＶ１０に含まれるＭＯＳトランジスタのゲー
ト長はインバータＩＮＶ１１〜ＩＮＶ１５に含まれるＭ
ＯＳトランジスタのゲート長よりも十分長いものとさ
れ、リングオシレータ２５はリングオシレータ２７より
長い周期で発振する。なお、リングオシレータ２５，２
７は、それぞれレベルディテクタ１７，１９よりハイレ
ベルの検知信号ＳＳ，ＳＦをＮＡＮＤ回路３１，３３に
受けることにより活性化される。
術におけるリングオシレータ５と同様にＮＡＮＤ回路３
１とインバータＩＮＶ６〜ＩＮＶ１０とを含み、リング
オシレータ２７も、従来のリングオシレータ１３と同様
にＮＡＮＤ回路３３とインバータＩＮＶ１１〜ＩＮＶ１
５とを含む。回路構成は同じであるが、インバータＩＮ
Ｖ６〜ＩＮＶ１０に含まれるＭＯＳトランジスタのゲー
ト長はインバータＩＮＶ１１〜ＩＮＶ１５に含まれるＭ
ＯＳトランジスタのゲート長よりも十分長いものとさ
れ、リングオシレータ２５はリングオシレータ２７より
長い周期で発振する。なお、リングオシレータ２５，２
７は、それぞれレベルディテクタ１７，１９よりハイレ
ベルの検知信号ＳＳ，ＳＦをＮＡＮＤ回路３１，３３に
受けることにより活性化される。
【００３３】また、選択回路２９は、レベルディテクタ
１９からの出力信号ＳＦを受けるインバータＩＮＶ１６
と、２つのクロックドインバータＣＩＮＶ１，ＣＩＮＶ
２と、クロックドインバータＣＩＮＶ１，ＣＩＮＶ２か
らの出力信号を受け信号ＳＲを出力するインバータＩＮ
Ｖ１７とを含む。
１９からの出力信号ＳＦを受けるインバータＩＮＶ１６
と、２つのクロックドインバータＣＩＮＶ１，ＣＩＮＶ
２と、クロックドインバータＣＩＮＶ１，ＣＩＮＶ２か
らの出力信号を受け信号ＳＲを出力するインバータＩＮ
Ｖ１７とを含む。
【００３４】図３は、図１に示されるチャージポンプ２
３の具体的構成を示す回路図である。
３の具体的構成を示す回路図である。
【００３５】図３に示されるように、チャージポンプ２
３は、従来のチャージポンプ７，１５と同様な構成を有
し、インバータＩＮＶ２０〜ＩＮＶ２６と、ＮＯＲ回路
３５と、ＮＡＮＤ回路３７と、キャパシタＣ１〜Ｃ３
と、ダイオードＤ１〜Ｄ４と、ＮチャネルＭＯＳトラン
ジスタＮＴ１〜ＮＴ４とノードＮ１〜Ｎ３とを含む。
３は、従来のチャージポンプ７，１５と同様な構成を有
し、インバータＩＮＶ２０〜ＩＮＶ２６と、ＮＯＲ回路
３５と、ＮＡＮＤ回路３７と、キャパシタＣ１〜Ｃ３
と、ダイオードＤ１〜Ｄ４と、ＮチャネルＭＯＳトラン
ジスタＮＴ１〜ＮＴ４とノードＮ１〜Ｎ３とを含む。
【００３６】図４は、図１に示されるレベルディテクタ
１７の具体的構成を示す回路図である。なお、レベルデ
ィテクタ１９はレベルディテクタ１７と同じ回路構成を
有し、レベルディテクタ１７，１９はともに、従来のレ
ベルディテクタ３，１１と同様な構成を有する。ここ
で、レベルディテクタ１７は、ＮチャネルＭＯＳトラン
ジスタＮＴ５〜ＮＴ１２とＰチャネルＭＯＳトランジス
タＰＴ１〜ＰＴ８とを含む。
１７の具体的構成を示す回路図である。なお、レベルデ
ィテクタ１９はレベルディテクタ１７と同じ回路構成を
有し、レベルディテクタ１７，１９はともに、従来のレ
ベルディテクタ３，１１と同様な構成を有する。ここ
で、レベルディテクタ１７は、ＮチャネルＭＯＳトラン
ジスタＮＴ５〜ＮＴ１２とＰチャネルＭＯＳトランジス
タＰＴ１〜ＰＴ８とを含む。
【００３７】また、レベルディテクタ１７，１９の検知
レベルＤＬ１，ＤＬ２は、ＮチャネルＭＯＳトランジス
タＮＴ５のしきい値電圧Ｖｔｈ１（ＮＴ５）の大きさに
よって決定され、レベルディテクタ１７に含まれるＮチ
ャネルＭＯＳトランジスタＮＴ５のしきい値電圧Ｖｔｈ
１（ＮＴ５）がレベルディテクタ１９に含まれるＮチャ
ネルＭＯＳトランジスタＮＴ５のしきい値電圧Ｖｔｈ２
（ＮＴ５）より大きいものとされるため、レベルディテ
クタ１７の検知レベルＤＬ１は、レベルディテクタ１９
の検知レベルＤＬ２より高いものとなる。
レベルＤＬ１，ＤＬ２は、ＮチャネルＭＯＳトランジス
タＮＴ５のしきい値電圧Ｖｔｈ１（ＮＴ５）の大きさに
よって決定され、レベルディテクタ１７に含まれるＮチ
ャネルＭＯＳトランジスタＮＴ５のしきい値電圧Ｖｔｈ
１（ＮＴ５）がレベルディテクタ１９に含まれるＮチャ
ネルＭＯＳトランジスタＮＴ５のしきい値電圧Ｖｔｈ２
（ＮＴ５）より大きいものとされるため、レベルディテ
クタ１７の検知レベルＤＬ１は、レベルディテクタ１９
の検知レベルＤＬ２より高いものとなる。
【００３８】なお、検知レベルＤＬ１はノードＮ１の設
定電位近傍の大きさとされる。また、レベルディテクタ
１７，１９が、ノードＮ１の電位ＶＰＰが所定の検知レ
ベルＤＬ１，ＤＬ２に到達するのを検知してから活性化
された検知信号ＳＳ，ＳＦを出力するまでの応答時間ｔ
１，ｔ２は、ＮチャネルＭＯＳトランジスタＮＴ６，Ｎ
Ｔ７を流れる貫通電流の大きさによって決定される。こ
こで、レベルディテクタ１７に含まれるＮチャネルＭＯ
ＳトランジスタＮＴ６，ＮＴ７のゲート長が、レベルデ
ィテクタ１９に含まれるＮチャネルＭＯＳトランジスタ
ＮＴ６，ＮＴ７のゲート長より長くされ、またはレベル
ディテクタ１７に含まれるＮチャネルＭＯＳトランジス
タＮＴ６，ＮＴ７のゲート幅がレベルディテクタ１９に
含まれるＮチャネルＭＯＳトランジスタＮＴ６，ＮＴ７
のゲート幅より短くされるため、レベルディテクタ１７
に含まれるＮチャネルＭＯＳトランジスタＮＴ６，ＮＴ
７に流れる貫通電流の大きさはレベルディテクタ１９に
含まれるＮチャネルＭＯＳトランジスタＮＴ６，ＮＴ７
を流れる貫通電流の大きさより小さくなり、レベルディ
テクタ１７の応答時間ｔ１はレベルディテクタ１９の応
答時間ｔ２より長くなる。
定電位近傍の大きさとされる。また、レベルディテクタ
１７，１９が、ノードＮ１の電位ＶＰＰが所定の検知レ
ベルＤＬ１，ＤＬ２に到達するのを検知してから活性化
された検知信号ＳＳ，ＳＦを出力するまでの応答時間ｔ
１，ｔ２は、ＮチャネルＭＯＳトランジスタＮＴ６，Ｎ
Ｔ７を流れる貫通電流の大きさによって決定される。こ
こで、レベルディテクタ１７に含まれるＮチャネルＭＯ
ＳトランジスタＮＴ６，ＮＴ７のゲート長が、レベルデ
ィテクタ１９に含まれるＮチャネルＭＯＳトランジスタ
ＮＴ６，ＮＴ７のゲート長より長くされ、またはレベル
ディテクタ１７に含まれるＮチャネルＭＯＳトランジス
タＮＴ６，ＮＴ７のゲート幅がレベルディテクタ１９に
含まれるＮチャネルＭＯＳトランジスタＮＴ６，ＮＴ７
のゲート幅より短くされるため、レベルディテクタ１７
に含まれるＮチャネルＭＯＳトランジスタＮＴ６，ＮＴ
７に流れる貫通電流の大きさはレベルディテクタ１９に
含まれるＮチャネルＭＯＳトランジスタＮＴ６，ＮＴ７
を流れる貫通電流の大きさより小さくなり、レベルディ
テクタ１７の応答時間ｔ１はレベルディテクタ１９の応
答時間ｔ２より長くなる。
【００３９】なお、レベルディテクタ１７，１９は、そ
の安定動作のため、ＮチャネルＭＯＳトランジスタＮＴ
６，ＮＴ７のしきい値電圧より大きく電源電圧Ｖｃｃよ
り低いアナログの一定電圧ＢＳが、定電圧発生回路２４
より供給される。
の安定動作のため、ＮチャネルＭＯＳトランジスタＮＴ
６，ＮＴ７のしきい値電圧より大きく電源電圧Ｖｃｃよ
り低いアナログの一定電圧ＢＳが、定電圧発生回路２４
より供給される。
【００４０】次に、本実施の形態１に係る半導体集積回
路の動作を説明する。なお、以下においては、チャージ
ポンプ２３の１周期の給電能力をＱ１とする。
路の動作を説明する。なお、以下においては、チャージ
ポンプ２３の１周期の給電能力をＱ１とする。
【００４１】ノードＮ１の電位ＶＰＰが検知レベルＤＬ
１より低く、かつ、内部回路（図示していない）の動作
電流が小さいため単位時間内に失われる電荷がＱ１／Ｔ
１よりも小さい場合には、レベルディテクタ１７からハ
イレベルの検知信号ＳＳが送られて周期Ｔ１のリングオ
シレータ２５が発振を開始する。このとき、レベルディ
テクタ１９から出力される検知信号ＳＦはローレベルで
あるため、クロックドインバータＣＩＮＶ２が不活性化
され、かつ、クロックドインバータＣＩＮＶ１が活性化
されるため、リングオシレータ２５の出力信号ＯＳＣ１
が信号ＳＲとしてインバータＩＮＶ１７を介してチャー
ジポンプ２３に送られる。これにより、チャージポンプ
２３は、ノードＮ１を介して内部回路（図示していな
い）へ周期Ｔ１で単位時間当りの給電能力Ｑ１／Ｔ１の
給電を行なう。なお、チャージポンプ２３の動作は図５
のタイミング図に示される。
１より低く、かつ、内部回路（図示していない）の動作
電流が小さいため単位時間内に失われる電荷がＱ１／Ｔ
１よりも小さい場合には、レベルディテクタ１７からハ
イレベルの検知信号ＳＳが送られて周期Ｔ１のリングオ
シレータ２５が発振を開始する。このとき、レベルディ
テクタ１９から出力される検知信号ＳＦはローレベルで
あるため、クロックドインバータＣＩＮＶ２が不活性化
され、かつ、クロックドインバータＣＩＮＶ１が活性化
されるため、リングオシレータ２５の出力信号ＯＳＣ１
が信号ＳＲとしてインバータＩＮＶ１７を介してチャー
ジポンプ２３に送られる。これにより、チャージポンプ
２３は、ノードＮ１を介して内部回路（図示していな
い）へ周期Ｔ１で単位時間当りの給電能力Ｑ１／Ｔ１の
給電を行なう。なお、チャージポンプ２３の動作は図５
のタイミング図に示される。
【００４２】しかしながら、内部回路（図示していな
い）の動作電流が増加すると、単位時間内に失われる電
荷が大きくなり、上記の給電能力Ｑ１／Ｔ１では設定電
圧が維持できなくなってノードＮ１の電位ＶＰＰが低下
すると、レベルディテクタ１７の検知レベルＤＬ１より
低い検知レベルＤＬ２を有するレベルディテクタ１９が
ノードＮ１の電位ＶＰＰの低下を検出し、レベルディテ
クタ１９からハイレベルを有する検知信号ＳＦが出力さ
れる。
い）の動作電流が増加すると、単位時間内に失われる電
荷が大きくなり、上記の給電能力Ｑ１／Ｔ１では設定電
圧が維持できなくなってノードＮ１の電位ＶＰＰが低下
すると、レベルディテクタ１７の検知レベルＤＬ１より
低い検知レベルＤＬ２を有するレベルディテクタ１９が
ノードＮ１の電位ＶＰＰの低下を検出し、レベルディテ
クタ１９からハイレベルを有する検知信号ＳＦが出力さ
れる。
【００４３】これにより、複合リングオシレータ２１内
のリングオシレータ２７が活性化され、周期Ｔ２のリン
グオシレータ２７も発振を開始する。
のリングオシレータ２７が活性化され、周期Ｔ２のリン
グオシレータ２７も発振を開始する。
【００４４】このとき、クロックドインバータＣＩＮＶ
１は不活性化され、かつ、クロックドインバータＣＩＮ
Ｖ２が活性化されるため、周期Ｔ２のリングオシレータ
２７からの出力信号ＯＳＣ２がインバータＩＮＶ１７よ
り信号ＳＲとしてチャージポンプ２３へ出力される。そ
して、チャージポンプ２３は、ノードＮ１を介して内部
回路（図示していない）へ単位時間当りＱ１／Ｔ１の給
電を行なうこととなる。
１は不活性化され、かつ、クロックドインバータＣＩＮ
Ｖ２が活性化されるため、周期Ｔ２のリングオシレータ
２７からの出力信号ＯＳＣ２がインバータＩＮＶ１７よ
り信号ＳＲとしてチャージポンプ２３へ出力される。そ
して、チャージポンプ２３は、ノードＮ１を介して内部
回路（図示していない）へ単位時間当りＱ１／Ｔ１の給
電を行なうこととなる。
【００４５】次に、ノードＮ１の電位ＶＰＰが回復して
いく際の動作について、図６のタイミング図を参照して
説明する。
いく際の動作について、図６のタイミング図を参照して
説明する。
【００４６】ノードＮ１の電位ＶＰＰが検知レベルＤＬ
２より低いときは、図６（ｃ），（ｆ）に示されるよう
に周期Ｔ２のリングオシレータ２７からの出力信号ＯＳ
Ｃ２によりチャージポンプ２３が駆動される。そして、
電位ＶＰＰが検知レベルＤＬ２に達すると、レベルディ
テクタ１９から出力される検知信号ＳＦは、図６（ｂ）
に示されるように、応答時間ｔ２の後ローレベルとな
る。
２より低いときは、図６（ｃ），（ｆ）に示されるよう
に周期Ｔ２のリングオシレータ２７からの出力信号ＯＳ
Ｃ２によりチャージポンプ２３が駆動される。そして、
電位ＶＰＰが検知レベルＤＬ２に達すると、レベルディ
テクタ１９から出力される検知信号ＳＦは、図６（ｂ）
に示されるように、応答時間ｔ２の後ローレベルとな
る。
【００４７】これにより、リングオシレータ２７が不活
性化され発振が停止する。また、同時に、クロックドイ
ンバータＣＩＮＶ２が不活性化され、クロックドインバ
ータＣＩＮＶ１が活性化される。
性化され発振が停止する。また、同時に、クロックドイ
ンバータＣＩＮＶ２が不活性化され、クロックドインバ
ータＣＩＮＶ１が活性化される。
【００４８】一方、ノードＮ１の電位ＶＰＰが検知レベ
ルＤＬ１以下のときにおいては、図６（ｄ）に示される
ように、レベルディテクタ１７からの検知信号ＳＳはハ
イレベルとなっており、リングオシレータ２５は活性化
されている。
ルＤＬ１以下のときにおいては、図６（ｄ）に示される
ように、レベルディテクタ１７からの検知信号ＳＳはハ
イレベルとなっており、リングオシレータ２５は活性化
されている。
【００４９】したがって、図６（ｆ）に示されるよう
に、レベルディテクタ２７から出力される検知信号ＳＦ
がローレベルとなると、直ちにリングオシレータ２５か
らの出力信号ＯＳＣ１がインバータＩＮＶ１７を通して
信号ＳＲとしてチャージポンプ２３へ供給され、チャー
ジポンプ２３が駆動される。
に、レベルディテクタ２７から出力される検知信号ＳＦ
がローレベルとなると、直ちにリングオシレータ２５か
らの出力信号ＯＳＣ１がインバータＩＮＶ１７を通して
信号ＳＲとしてチャージポンプ２３へ供給され、チャー
ジポンプ２３が駆動される。
【００５０】これにより、チャージポンプ２３は、内部
回路（図示していない）へ周期Ｔ１で単位時間当りの給
電能力Ｑ１／Ｔ１の給電を行なう。
回路（図示していない）へ周期Ｔ１で単位時間当りの給
電能力Ｑ１／Ｔ１の給電を行なう。
【００５１】そして、さらに、レベルディテクタ１７
は、ノードＮ１の電位ＶＰＰが検知レベルＤＬ１に達す
ると、図６（ｄ），（ｅ），（ｆ）に示されるように、
応答時間ｔ１の後検出信号ＳＳをローレベルとし、リン
グオシレータ２５およびチャージポンプ２３が不活性化
される。
は、ノードＮ１の電位ＶＰＰが検知レベルＤＬ１に達す
ると、図６（ｄ），（ｅ），（ｆ）に示されるように、
応答時間ｔ１の後検出信号ＳＳをローレベルとし、リン
グオシレータ２５およびチャージポンプ２３が不活性化
される。
【００５２】以上より、本発明の実施の形態１に係る半
導体集積回路によれば、チャージポンプ２３を、２つの
リングオシレータ２５，２７の共有としたことによって
電源回路系の占有面積が削減でき、ひいては半導体チッ
プの面積を小さくすることができる。
導体集積回路によれば、チャージポンプ２３を、２つの
リングオシレータ２５，２７の共有としたことによって
電源回路系の占有面積が削減でき、ひいては半導体チッ
プの面積を小さくすることができる。
【００５３】また、短い発振周期Ｔ２のリングオシレー
タ２７がチャージポンプ２３を駆動している間も長い発
振周期Ｔ１のリングオシレータ２５が外部の回路を駆動
することなく発振しているので、リングオシレータ２７
によるチャージポンプ２３の駆動からリングオシレータ
２５によるチャージポンプ２３の駆動に速やかに切換え
ることができ、すばやい設定昇圧電圧への回復が可能と
なる。
タ２７がチャージポンプ２３を駆動している間も長い発
振周期Ｔ１のリングオシレータ２５が外部の回路を駆動
することなく発振しているので、リングオシレータ２７
によるチャージポンプ２３の駆動からリングオシレータ
２５によるチャージポンプ２３の駆動に速やかに切換え
ることができ、すばやい設定昇圧電圧への回復が可能と
なる。
【００５４】なお、以下に、電源回路系の占有面積の削
減がどの程度されるかについて具体的に説明する。
減がどの程度されるかについて具体的に説明する。
【００５５】一般に、回路の占有面積は回路が必要とす
る配線の占有面積で決まる場合と、回路が必要とする素
子の占有面積で決まる場合とがあるが、チャージポンプ
の場合は、図３に示されるキャパシタＣ１〜Ｃ３の占有
面積で決定される。ここで、キャパシタの占有面積Ｓ
は、一般に、酸化膜の誘電率εｏｘ、酸化膜厚ｔｏｘ、
キャパシタ容量Ｃを用いてＳ＝ｔｏｘ・Ｃ／εｏｘと表
わすことができる。たとえば、εｏｘ＝３．４５Ｅ−１
１（Ｆ／ｍ）、ｔｏｘ＝９（ｎｍ）、Ｃ＝２８０ｐＦ＋
６ｐＦ＋６ｐＦ＝２９２ｐＦよりＳ＝７．６２Ｅ−８
（ｍ2 ）（約２７６μｍ×２７６μｍ）と占有面積が求
められ、一方、半導体集積回路における電源回路で使用
が許される敷地面積は最大でも５００μｍ×５０００μ
ｍ程度であるから、２７６μｍ×２７６μｍ／５００μ
ｍ×５０００μｍ＝０．０３５＝３．５％の占有面積の
削減が図られることになる。
る配線の占有面積で決まる場合と、回路が必要とする素
子の占有面積で決まる場合とがあるが、チャージポンプ
の場合は、図３に示されるキャパシタＣ１〜Ｃ３の占有
面積で決定される。ここで、キャパシタの占有面積Ｓ
は、一般に、酸化膜の誘電率εｏｘ、酸化膜厚ｔｏｘ、
キャパシタ容量Ｃを用いてＳ＝ｔｏｘ・Ｃ／εｏｘと表
わすことができる。たとえば、εｏｘ＝３．４５Ｅ−１
１（Ｆ／ｍ）、ｔｏｘ＝９（ｎｍ）、Ｃ＝２８０ｐＦ＋
６ｐＦ＋６ｐＦ＝２９２ｐＦよりＳ＝７．６２Ｅ−８
（ｍ2 ）（約２７６μｍ×２７６μｍ）と占有面積が求
められ、一方、半導体集積回路における電源回路で使用
が許される敷地面積は最大でも５００μｍ×５０００μ
ｍ程度であるから、２７６μｍ×２７６μｍ／５００μ
ｍ×５０００μｍ＝０．０３５＝３．５％の占有面積の
削減が図られることになる。
【００５６】［実施の形態２］上記実施の形態１に係る
半導体集積回路は、昇圧電源回路系を備えるものである
が、接地電圧より低い負電圧を発生させ半導体基板の電
位を設定された負電圧に保持する回路系（以下「負電圧
電源回路系」ともいう。）を備える半導体集積回路も同
様に考えることができる。
半導体集積回路は、昇圧電源回路系を備えるものである
が、接地電圧より低い負電圧を発生させ半導体基板の電
位を設定された負電圧に保持する回路系（以下「負電圧
電源回路系」ともいう。）を備える半導体集積回路も同
様に考えることができる。
【００５７】すなわち、実施の形態２に係る半導体集積
回路は、図１に示される構成を有する負電圧電源回路系
を備え、図７は、この負電圧電源回路系におけるチャー
ジポンプ２３の構成を示す回路図である。
回路は、図１に示される構成を有する負電圧電源回路系
を備え、図７は、この負電圧電源回路系におけるチャー
ジポンプ２３の構成を示す回路図である。
【００５８】図７に示されるように、このチャージポン
プは、ＮＯＲ回路３５と、ＮＡＮＤ回路３７と、インバ
ータＩＮＶ１９〜ＩＮＶ２６と、キャパシタＣ１〜Ｃ３
と、ダイオードＤ５〜Ｄ８と、ＰチャネルＭＯＳトラン
ジスタＰＴ９〜ＰＴ１２とを含み、その動作は、図８の
タイミング図に示される。
プは、ＮＯＲ回路３５と、ＮＡＮＤ回路３７と、インバ
ータＩＮＶ１９〜ＩＮＶ２６と、キャパシタＣ１〜Ｃ３
と、ダイオードＤ５〜Ｄ８と、ＰチャネルＭＯＳトラン
ジスタＰＴ９〜ＰＴ１２とを含み、その動作は、図８の
タイミング図に示される。
【００５９】図９は、本実施の形態２において図１に示
される負電圧電源回路系のレベルディテクタ１７の具体
的構成を示す回路図である。
される負電圧電源回路系のレベルディテクタ１７の具体
的構成を示す回路図である。
【００６０】なお、レベルディテクタ１９はレベルディ
テクタ１７と同じ回路構成を有するが、ＮチャネルＭＯ
ＳトランジスタＮＴ１３のしきい値電圧Ｖｔｈ（ＮＴ１
３）の大きさにより、レベルディテクタ１９の検知レベ
ルはレベルディテクタ１７の検知レベルより高いものと
される。
テクタ１７と同じ回路構成を有するが、ＮチャネルＭＯ
ＳトランジスタＮＴ１３のしきい値電圧Ｖｔｈ（ＮＴ１
３）の大きさにより、レベルディテクタ１９の検知レベ
ルはレベルディテクタ１７の検知レベルより高いものと
される。
【００６１】次に、本実施の形態２に係る半導体集積回
路の動作を説明する。動作電流が小さく単位時間内に基
板中へ放出される少数キャリアによる電荷がＱ１／Ｔ１
よりも小さい場合には、レベルディテクタ１７からハイ
レベルの検知信号ＳＳが複合リングオシレータ２１へ供
給され、周期Ｔ１のリングオシレータ２５が発振を開始
する。またこのとき、レベルディテクタ１９から出力さ
れる検知信号ＳＦはローレベルであるため、クロックド
インバータＣＩＮＶ１が活性化され、かつ、クロックド
インバータＣＩＮＶ２が不活性化される。したがって、
リングオシレータ２５からの出力信号ＯＳＣ１がインバ
ータＩＮＶ１７を介して信号ＳＲとしてチャージポンプ
２３へ供給される。そして、チャージポンプ２３は、周
期Ｔ１で単位時間当りの給電能力Ｑ１／Ｔ１の給電を行
なう。
路の動作を説明する。動作電流が小さく単位時間内に基
板中へ放出される少数キャリアによる電荷がＱ１／Ｔ１
よりも小さい場合には、レベルディテクタ１７からハイ
レベルの検知信号ＳＳが複合リングオシレータ２１へ供
給され、周期Ｔ１のリングオシレータ２５が発振を開始
する。またこのとき、レベルディテクタ１９から出力さ
れる検知信号ＳＦはローレベルであるため、クロックド
インバータＣＩＮＶ１が活性化され、かつ、クロックド
インバータＣＩＮＶ２が不活性化される。したがって、
リングオシレータ２５からの出力信号ＯＳＣ１がインバ
ータＩＮＶ１７を介して信号ＳＲとしてチャージポンプ
２３へ供給される。そして、チャージポンプ２３は、周
期Ｔ１で単位時間当りの給電能力Ｑ１／Ｔ１の給電を行
なう。
【００６２】動作電流がさらに増加すると、単位時間内
に基板中へ放出される少数キャリアによる電荷が大きく
なり、給電能力Ｑ１／Ｔ１では設定電圧が維持できず、
内部電圧が接地電位へ向かって上昇すると、レベルディ
テクタ１９が所定の検知レベルで負電圧の上昇を検知
し、レベルディテクタ１９からハイレベルの検知信号Ｓ
Ｆが複合リングオシレータ２１へ供給される。
に基板中へ放出される少数キャリアによる電荷が大きく
なり、給電能力Ｑ１／Ｔ１では設定電圧が維持できず、
内部電圧が接地電位へ向かって上昇すると、レベルディ
テクタ１９が所定の検知レベルで負電圧の上昇を検知
し、レベルディテクタ１９からハイレベルの検知信号Ｓ
Ｆが複合リングオシレータ２１へ供給される。
【００６３】これにより、リングオシレータ２７が発振
を開始するとともに、クロックドインバータＣＩＮＶ１
が不活性化されクロックドインバータＣＩＮＶ２が活性
化される。
を開始するとともに、クロックドインバータＣＩＮＶ１
が不活性化されクロックドインバータＣＩＮＶ２が活性
化される。
【００６４】よって、このとき周期Ｔ２を有するリング
オシレータ２７の出力信号ＯＳＣ２が、信号ＳＲとして
インバータＩＮＶ１７を介してチャージポンプ２３に供
給され、チャージポンプ２３は、周期Ｔ２で単位時間当
りの給電能力Ｑ１／Ｔ２の給電を行なう。
オシレータ２７の出力信号ＯＳＣ２が、信号ＳＲとして
インバータＩＮＶ１７を介してチャージポンプ２３に供
給され、チャージポンプ２３は、周期Ｔ２で単位時間当
りの給電能力Ｑ１／Ｔ２の給電を行なう。
【００６５】周期Ｔ２で単位時間当りの給電能力Ｑ１／
Ｔ２の給電によって基板電圧ＶＢＢがレベルディテクタ
１９の検知レベルまで回復すると、レベルディテクタ１
９からローレベルの検知信号ＳＦが複合リングオシレー
タ２１へ供給される。これにより、クロックドインバー
タＣＩＮＶ１が活性化されるとともにクロックドインバ
ータＣＩＮＶ２が不活性化され、周期Ｔ１のリングオシ
レータの出力信号ＯＳＣ１がインバータＩＮＶ１７から
信号ＳＲとしてチャージポンプ２３へ供給される。
Ｔ２の給電によって基板電圧ＶＢＢがレベルディテクタ
１９の検知レベルまで回復すると、レベルディテクタ１
９からローレベルの検知信号ＳＦが複合リングオシレー
タ２１へ供給される。これにより、クロックドインバー
タＣＩＮＶ１が活性化されるとともにクロックドインバ
ータＣＩＮＶ２が不活性化され、周期Ｔ１のリングオシ
レータの出力信号ＯＳＣ１がインバータＩＮＶ１７から
信号ＳＲとしてチャージポンプ２３へ供給される。
【００６６】チャージポンプ２３は、周期Ｔ１で単位時
間当りの給電能力Ｑ１／Ｔ１の給電を行ない、設定負電
圧への回復が図られる。なお、複合リングオシレータ２
１へ入力される検知信号ＳＦがローレベルとなることで
リングオシレータ２７の発振が停止する。
間当りの給電能力Ｑ１／Ｔ１の給電を行ない、設定負電
圧への回復が図られる。なお、複合リングオシレータ２
１へ入力される検知信号ＳＦがローレベルとなることで
リングオシレータ２７の発振が停止する。
【００６７】以上より、本実施の形態２に係る半導体集
積回路によれば、チャージポンプ２３を、リングオシレ
ータ２５，２７の共有としたことによって負電圧電源回
路系の占有面積が削減され、ひいては半導体チップ面積
を小さくすることができる。
積回路によれば、チャージポンプ２３を、リングオシレ
ータ２５，２７の共有としたことによって負電圧電源回
路系の占有面積が削減され、ひいては半導体チップ面積
を小さくすることができる。
【００６８】また、設定負電圧への回復には、最終的に
周期Ｔ１で単位時間当りの給電能力Ｑ１／Ｔ１の給電が
必要となるが、周期Ｔ２で発振するリングオシレータ２
７がチャージポンプ２３を駆動している間も周期Ｔ１で
発振するリングオシレータ２５は外部の回路を駆動する
ことなく発振しているので、リングオシレータ２７によ
るチャージポンプ２３の駆動からリングオシレータ２５
によるチャージポンプ２３の駆動に速やかに切換えるこ
とができ、すばやい設定負電圧への回復が可能となる。
周期Ｔ１で単位時間当りの給電能力Ｑ１／Ｔ１の給電が
必要となるが、周期Ｔ２で発振するリングオシレータ２
７がチャージポンプ２３を駆動している間も周期Ｔ１で
発振するリングオシレータ２５は外部の回路を駆動する
ことなく発振しているので、リングオシレータ２７によ
るチャージポンプ２３の駆動からリングオシレータ２５
によるチャージポンプ２３の駆動に速やかに切換えるこ
とができ、すばやい設定負電圧への回復が可能となる。
【００６９】なお、上記実施の形態１および２に係る電
源回路系は、主として内部回路（図示していない）の動
作時に所定の電源電圧を維持および回復させるものであ
るが、上記内部回路の待機時に所定の電源電圧を維持ま
たは回復させるものとしても同様に考えられる。また、
このことは、以下の実施の形態に係る電源回路系につい
ても同様である。
源回路系は、主として内部回路（図示していない）の動
作時に所定の電源電圧を維持および回復させるものであ
るが、上記内部回路の待機時に所定の電源電圧を維持ま
たは回復させるものとしても同様に考えられる。また、
このことは、以下の実施の形態に係る電源回路系につい
ても同様である。
【００７０】［実施の形態３］本発明の実施の形態３に
係る半導体集積回路は、上記実施の形態１または２に係
る半導体集積回路に備えられるものと同様な電源回路系
を備えるが、その電源回路系において、図１に示される
複合リングオシレータ２１の構成が相違する。
係る半導体集積回路は、上記実施の形態１または２に係
る半導体集積回路に備えられるものと同様な電源回路系
を備えるが、その電源回路系において、図１に示される
複合リングオシレータ２１の構成が相違する。
【００７１】図１０は、本実施の形態３に係る電源回路
系の複合リングオシレータの具体的構成を示す回路図で
ある。
系の複合リングオシレータの具体的構成を示す回路図で
ある。
【００７２】図１０に示されるように、この複合リング
オシレータは、図２に示されるものと同様に、リングオ
シレータ２５と、選択回路２９と、インバータＩＮＶ１
５とを含むが、さらに、インバータＩＮＶ１５に接続さ
れるインバータＩＮＶ２７と、インバータＩＮＶ２７に
接続される外部端子３９とを含む。
オシレータは、図２に示されるものと同様に、リングオ
シレータ２５と、選択回路２９と、インバータＩＮＶ１
５とを含むが、さらに、インバータＩＮＶ１５に接続さ
れるインバータＩＮＶ２７と、インバータＩＮＶ２７に
接続される外部端子３９とを含む。
【００７３】ここで外部端子３９には、コラムアドレス
ストローブ信号／ＣＡＳ、ロウアドレスストローブ信号
／ＲＡＳ、チップセレクト信号ＣＳなど、半導体集積回
路の動作を制御するための外部制御信号が供給される。
ストローブ信号／ＣＡＳ、ロウアドレスストローブ信号
／ＲＡＳ、チップセレクト信号ＣＳなど、半導体集積回
路の動作を制御するための外部制御信号が供給される。
【００７４】次に、本実施の形態３に係る半導体集積回
路の動作を、電源回路系が昇圧電源回路系である場合に
ついて説明する。なお、負電圧電源回路系についても同
様な説明ができる。
路の動作を、電源回路系が昇圧電源回路系である場合に
ついて説明する。なお、負電圧電源回路系についても同
様な説明ができる。
【００７５】動作電流が小さく、単位時間内に失われる
電荷がＱ１／Ｔ１よりも小さい場合にはレベルディテク
タ１７からハイレベルの検知信号ＳＳが複合リングオシ
レータ２１へ供給され、周期Ｔ１で発振するリングオシ
レータ２５が活性化される。このときレベルディテクタ
１９から出力される検知信号ＳＦはローレベルであるた
め、クロックドインバータＣＩＮＶ２が不活性とされる
一方、クロックドインバータＣＩＮＶ１が活性化され
る。このため、リングオシレータ２５の出力信号ＯＳＣ
１が、インバータＩＮＶ１７を介して信号ＳＲとしてチ
ャージポンプ２３へ出力され、チャージポンプ２３は周
期Ｔ１で単位時間当りの給電能力Ｑ１／Ｔ１の給電を行
なう。
電荷がＱ１／Ｔ１よりも小さい場合にはレベルディテク
タ１７からハイレベルの検知信号ＳＳが複合リングオシ
レータ２１へ供給され、周期Ｔ１で発振するリングオシ
レータ２５が活性化される。このときレベルディテクタ
１９から出力される検知信号ＳＦはローレベルであるた
め、クロックドインバータＣＩＮＶ２が不活性とされる
一方、クロックドインバータＣＩＮＶ１が活性化され
る。このため、リングオシレータ２５の出力信号ＯＳＣ
１が、インバータＩＮＶ１７を介して信号ＳＲとしてチ
ャージポンプ２３へ出力され、チャージポンプ２３は周
期Ｔ１で単位時間当りの給電能力Ｑ１／Ｔ１の給電を行
なう。
【００７６】そして、動作電流がさらに増加し単位時間
内に失われる電荷が大きくなり、給電能力Ｑ１／Ｔ１で
は設定電圧が維持できなくなって昇圧電圧が低下する
と、レベルディテクタ１９が所定の検知レベルにおいて
昇圧電圧の低下を検知し、ハイレベルの検知信号ＳＦを
複合リングオシレータ２１に供給する。これにより、ク
ロックドインバータＣＩＮＶ１が活性化されるとともに
クロックドインバータＣＩＮＶ２が活性化されるため、
外部端子３９に供給された外部制御信号が、インバータ
ＩＮＶ１７を介して信号ＳＲとしてチャージポンプ２３
に供給される。ここで、この外部制御信号の周期をＴ３
とすると、チャージポンプ２３は、周期Ｔ３で単位時間
当りの給電能力Ｑ１／Ｔ３の給電を行なうこととなる。
内に失われる電荷が大きくなり、給電能力Ｑ１／Ｔ１で
は設定電圧が維持できなくなって昇圧電圧が低下する
と、レベルディテクタ１９が所定の検知レベルにおいて
昇圧電圧の低下を検知し、ハイレベルの検知信号ＳＦを
複合リングオシレータ２１に供給する。これにより、ク
ロックドインバータＣＩＮＶ１が活性化されるとともに
クロックドインバータＣＩＮＶ２が活性化されるため、
外部端子３９に供給された外部制御信号が、インバータ
ＩＮＶ１７を介して信号ＳＲとしてチャージポンプ２３
に供給される。ここで、この外部制御信号の周期をＴ３
とすると、チャージポンプ２３は、周期Ｔ３で単位時間
当りの給電能力Ｑ１／Ｔ３の給電を行なうこととなる。
【００７７】そして、周期Ｔ３で単位時間当りの給電能
力Ｑ１／Ｔ３の給電によって昇圧電圧がレベルディテク
タ１９の検知レベルまで回復すると、レベルディテクタ
１９からはローレベルの検知信号ＳＦが複合リングオシ
レータ２１へ供給される。これにより、クロックドイン
バータＣＩＮＶ２が不活性化されるとともに、クロック
ドインバータＣＩＮＶ１が活性化され、周期Ｔ１のリン
グオシレータ２５の出力信号ＯＳＣ１が直ちにインバー
タＩＮＶ１７を介してチャージポンプ２３へ供給され
る。チャージポンプ２３は周期Ｔ１で単位時間当りの給
電能力Ｑ１／Ｔ１の給電を行ない、設定電圧への回復が
図られる。
力Ｑ１／Ｔ３の給電によって昇圧電圧がレベルディテク
タ１９の検知レベルまで回復すると、レベルディテクタ
１９からはローレベルの検知信号ＳＦが複合リングオシ
レータ２１へ供給される。これにより、クロックドイン
バータＣＩＮＶ２が不活性化されるとともに、クロック
ドインバータＣＩＮＶ１が活性化され、周期Ｔ１のリン
グオシレータ２５の出力信号ＯＳＣ１が直ちにインバー
タＩＮＶ１７を介してチャージポンプ２３へ供給され
る。チャージポンプ２３は周期Ｔ１で単位時間当りの給
電能力Ｑ１／Ｔ１の給電を行ない、設定電圧への回復が
図られる。
【００７８】以上より、本実施の形態３に係る半導体集
積回路によれば、チャージポンプ２３はリングオシレー
タ２５の出力信号ＯＳＣ１と外部端子３９に供給される
外部制御信号との２つの信号に対して共有化されるた
め、電源回路系の占有面積が削減され、ひいては半導体
チップの面積を小さくすることができる。
積回路によれば、チャージポンプ２３はリングオシレー
タ２５の出力信号ＯＳＣ１と外部端子３９に供給される
外部制御信号との２つの信号に対して共有化されるた
め、電源回路系の占有面積が削減され、ひいては半導体
チップの面積を小さくすることができる。
【００７９】また、設定昇圧電圧への回復には、最終的
に周期Ｔ１で単位時間当りの給電能力Ｑ１／Ｔ１の給電
が必要となるが、周期Ｔ３の外部制御信号がチャージポ
ンプ２３を駆動している間も、リングオシレータ２５は
外部の回路を駆動することなく発振しているので、周期
Ｔ３を有する内部制御信号によるチャージポンプ２３の
駆動から、リングオシレータ２５より出力される周期Ｔ
１の出力信号ＯＳＣ１によるチャージポンプ２３の駆動
に速やかに切換えることができ、すばやい設定昇圧電圧
への回復が可能となる。
に周期Ｔ１で単位時間当りの給電能力Ｑ１／Ｔ１の給電
が必要となるが、周期Ｔ３の外部制御信号がチャージポ
ンプ２３を駆動している間も、リングオシレータ２５は
外部の回路を駆動することなく発振しているので、周期
Ｔ３を有する内部制御信号によるチャージポンプ２３の
駆動から、リングオシレータ２５より出力される周期Ｔ
１の出力信号ＯＳＣ１によるチャージポンプ２３の駆動
に速やかに切換えることができ、すばやい設定昇圧電圧
への回復が可能となる。
【００８０】［実施の形態４］本発明の実施の形態４に
係る半導体集積回路は、上記実施の形態３と同様な構成
を有するが、複合リングオシレータ２１の構成が相違す
るものである。
係る半導体集積回路は、上記実施の形態３と同様な構成
を有するが、複合リングオシレータ２１の構成が相違す
るものである。
【００８１】すなわち、本実施の形態４に係る複合リン
グオシレータ２１は、図１１に示されるように、実施の
形態３の複合リングオシレータ２１における外部端子３
９とインバータＩＮＶ２７の代わりに、インバータＩＮ
Ｖ１５に接続される分周回路４３と、分周回路４３に接
続され、外部クロック信号ＣＬＫが供給される外部端子
４１とを備えるものである。
グオシレータ２１は、図１１に示されるように、実施の
形態３の複合リングオシレータ２１における外部端子３
９とインバータＩＮＶ２７の代わりに、インバータＩＮ
Ｖ１５に接続される分周回路４３と、分周回路４３に接
続され、外部クロック信号ＣＬＫが供給される外部端子
４１とを備えるものである。
【００８２】ここで、分周回路４３は、外部クロック信
号ＣＬＫはその周期が短すぎ、チャージポンプ２３を駆
動する信号としては適さないため備えられるものであ
る。
号ＣＬＫはその周期が短すぎ、チャージポンプ２３を駆
動する信号としては適さないため備えられるものであ
る。
【００８３】また、外部クロック信号ＣＬＫは、たとえ
ば、同期型半導体記憶装置の制御に使用されるものなど
が考えられる。
ば、同期型半導体記憶装置の制御に使用されるものなど
が考えられる。
【００８４】図１２は、分周回路４３の具体的構成を示
す回路図である。図１２に示されるように、この分周回
路４３は、ハイレベルの信号ＥＮＢが供給されることに
より活性化され、入力される外部クロック信号ＣＬＫを
分周処理するものである。
す回路図である。図１２に示されるように、この分周回
路４３は、ハイレベルの信号ＥＮＢが供給されることに
より活性化され、入力される外部クロック信号ＣＬＫを
分周処理するものである。
【００８５】図１３は、分周回路４３の動作を示すタイ
ミング図である。図１３に示されるように、インバータ
ＩＮＶ２８，ＩＮＶ２９，ＩＮＶ３０からはそれぞれ外
部クロック信号ＣＬＫを２分周、４分周、８分周した信
号Ｘ２Ｒ，Ｘ４Ｒ，Ｘ８Ｒが出力され、用途に応じてイ
ンバータＩＮＶ２８，ＩＮＶ２９，ＩＮＶ３０のいずれ
かの出力ノードがインバータＩＮＶ１５の入力ノードに
接続される。なお、インバータＩＮＶ２８，ＩＮＶ２
９，ＩＮＶ３０から出力される信号Ｘ２Ｒ，Ｘ４Ｒ，Ｘ
８Ｒは、外部クロック信号ＣＬＫがハイレベルとなるタ
イミングを基準として生成される信号であるが、同様
に、インバータＩＮＶ３１，ＩＮＶ３２，ＩＮＶ３３か
らは外部クロック信号ＣＬＫがローレベルとなるタイミ
ングを基準として生成される信号Ｘ２Ｆ，Ｘ４Ｆ，Ｘ８
Ｆが出力される。したがって、これらのインバータＩＮ
Ｖ３１，ＩＮＶ３２，ＩＮＶ３３のいずれかの出力ノー
ドをインバータＩＮＶ１５の入力ノードに接続しても同
様な効果を得ることができる。
ミング図である。図１３に示されるように、インバータ
ＩＮＶ２８，ＩＮＶ２９，ＩＮＶ３０からはそれぞれ外
部クロック信号ＣＬＫを２分周、４分周、８分周した信
号Ｘ２Ｒ，Ｘ４Ｒ，Ｘ８Ｒが出力され、用途に応じてイ
ンバータＩＮＶ２８，ＩＮＶ２９，ＩＮＶ３０のいずれ
かの出力ノードがインバータＩＮＶ１５の入力ノードに
接続される。なお、インバータＩＮＶ２８，ＩＮＶ２
９，ＩＮＶ３０から出力される信号Ｘ２Ｒ，Ｘ４Ｒ，Ｘ
８Ｒは、外部クロック信号ＣＬＫがハイレベルとなるタ
イミングを基準として生成される信号であるが、同様
に、インバータＩＮＶ３１，ＩＮＶ３２，ＩＮＶ３３か
らは外部クロック信号ＣＬＫがローレベルとなるタイミ
ングを基準として生成される信号Ｘ２Ｆ，Ｘ４Ｆ，Ｘ８
Ｆが出力される。したがって、これらのインバータＩＮ
Ｖ３１，ＩＮＶ３２，ＩＮＶ３３のいずれかの出力ノー
ドをインバータＩＮＶ１５の入力ノードに接続しても同
様な効果を得ることができる。
【００８６】次に、本実施の形態４に係る半導体集積回
路の電源回路系の動作を昇圧電源回路系を例として説明
する。なお、負電圧電源回路系についても同様に説明す
ることができる。
路の電源回路系の動作を昇圧電源回路系を例として説明
する。なお、負電圧電源回路系についても同様に説明す
ることができる。
【００８７】動作電流が小さく単位時間内に失われる電
荷がＱ１／Ｔ１よりも小さい場合には、レベルディテク
タ１７からハイレベルの検知信号ＳＳが複合リングオシ
レータ２１へ供給され、リングオシレータ２５が周期Ｔ
１で発振を開始する。また、このときレベルディテクタ
１９から出力される検知信号ＳＦはローレベルであるの
で、クロックドインバータＣＩＮＶ２が不活性化される
とともに、クロックドインバータＣＩＮＶ１が活性化さ
れるので、リングオシレータ２５の出力信号ＯＳＣ１が
信号ＳＲとしてチャージポンプ２３へ供給される。そし
て、チャージポンプ２３は周期Ｔ１で単位時間当りの給
電能力Ｑ１／Ｔ１の給電を行なう。
荷がＱ１／Ｔ１よりも小さい場合には、レベルディテク
タ１７からハイレベルの検知信号ＳＳが複合リングオシ
レータ２１へ供給され、リングオシレータ２５が周期Ｔ
１で発振を開始する。また、このときレベルディテクタ
１９から出力される検知信号ＳＦはローレベルであるの
で、クロックドインバータＣＩＮＶ２が不活性化される
とともに、クロックドインバータＣＩＮＶ１が活性化さ
れるので、リングオシレータ２５の出力信号ＯＳＣ１が
信号ＳＲとしてチャージポンプ２３へ供給される。そし
て、チャージポンプ２３は周期Ｔ１で単位時間当りの給
電能力Ｑ１／Ｔ１の給電を行なう。
【００８８】動作電流がさらに増加すると単位時間内に
失われる電荷が大きくなり、給電能力Ｑ１／Ｔ１では設
定電圧が維持できなくなって昇圧電圧が低下すると、レ
ベルディテクタ１９が所定の検知レベルで昇圧電圧の低
下を検知し、レベルディテクタ１９からハイレベルの検
知信号ＳＦが複合リングオシレータ２１へ供給される。
これにより、クロックドインバータＣＩＮＶ１が不活性
化されるとともに、クロックドインバータＣＩＮＶ２が
活性化されるため、外部クロック信号ＣＬＫが分周回路
４３により分周処理された信号がインバータＩＮＶ１７
を介して信号ＳＲとしてチャージポンプ２３に供給され
る。この分周処理された信号の周期をＴ４とすると、チ
ャージポンプ２３は、単位時間当りの給電能力Ｑ１／Ｔ
４の給電を行なう。
失われる電荷が大きくなり、給電能力Ｑ１／Ｔ１では設
定電圧が維持できなくなって昇圧電圧が低下すると、レ
ベルディテクタ１９が所定の検知レベルで昇圧電圧の低
下を検知し、レベルディテクタ１９からハイレベルの検
知信号ＳＦが複合リングオシレータ２１へ供給される。
これにより、クロックドインバータＣＩＮＶ１が不活性
化されるとともに、クロックドインバータＣＩＮＶ２が
活性化されるため、外部クロック信号ＣＬＫが分周回路
４３により分周処理された信号がインバータＩＮＶ１７
を介して信号ＳＲとしてチャージポンプ２３に供給され
る。この分周処理された信号の周期をＴ４とすると、チ
ャージポンプ２３は、単位時間当りの給電能力Ｑ１／Ｔ
４の給電を行なう。
【００８９】周期Ｔ４で単位時間当りの給電能力Ｑ１／
Ｔ４の給電によって昇圧電圧がレベルディテクタ１９の
検知レベルまで回復するとレベルディテクタ１９からは
ローレベルの検知信号ＳＦが複合リングオシレータ２１
へ供給される。
Ｔ４の給電によって昇圧電圧がレベルディテクタ１９の
検知レベルまで回復するとレベルディテクタ１９からは
ローレベルの検知信号ＳＦが複合リングオシレータ２１
へ供給される。
【００９０】これにより、クロックドインバータＣＩＮ
Ｖ２が不活性化され、クロックドインバータＣＩＮＶ１
が活性化されるため、周期Ｔ１のリングオシレータ２５
の出力信号ＯＳＣ１が直ちにインバータＩＮＶ１７を介
して信号ＳＲとしてチャージポンプ２３へ供給される。
Ｖ２が不活性化され、クロックドインバータＣＩＮＶ１
が活性化されるため、周期Ｔ１のリングオシレータ２５
の出力信号ＯＳＣ１が直ちにインバータＩＮＶ１７を介
して信号ＳＲとしてチャージポンプ２３へ供給される。
【００９１】チャージポンプは周期Ｔ１で単位時間当り
の給電能力Ｑ１／Ｔ１の給電を行ない、設定昇圧電圧へ
の回復が図られる。
の給電能力Ｑ１／Ｔ１の給電を行ない、設定昇圧電圧へ
の回復が図られる。
【００９２】なお、分周回路４３は論理ゲートのみで構
成されており、チャージポンプを複数持つ場合よりもこ
の昇圧電源回路系の占有面積は小さくなる。
成されており、チャージポンプを複数持つ場合よりもこ
の昇圧電源回路系の占有面積は小さくなる。
【００９３】具体的には、分周回路４３は論理ゲート数
４２、トランジスタ数１６４、ノード数８７であって、
占有面積はノード数で定まるので、高さ７０μｍ程度の
ＣＭＯＳ回路帯を前提とすれば、およその幅は金属配線
のピッチ×ノード数である。数値としては、１．０μｍ
×８７＝８７μｍであり、占有面積は７０μｍ×８７μ
ｍ＝６０９０μｍ2 となる。
４２、トランジスタ数１６４、ノード数８７であって、
占有面積はノード数で定まるので、高さ７０μｍ程度の
ＣＭＯＳ回路帯を前提とすれば、およその幅は金属配線
のピッチ×ノード数である。数値としては、１．０μｍ
×８７＝８７μｍであり、占有面積は７０μｍ×８７μ
ｍ＝６０９０μｍ2 となる。
【００９４】以上より、本実施の形態４に係る半導体集
積回路によれば、チャージポンプ２３を共有化したこと
によって、電源回路系の占有面積が削減され、ひいては
半導体チップ面積を小さくすることができる。
積回路によれば、チャージポンプ２３を共有化したこと
によって、電源回路系の占有面積が削減され、ひいては
半導体チップ面積を小さくすることができる。
【００９５】また、設定昇圧電圧への回復には最終的に
周期Ｔ１で単位時間当りの給電能力Ｑ１／Ｔ１の給電が
必要となるが、周期Ｔ４の分周処理された信号がチャー
ジポンプ２３を駆動している間もリングオシレータ２５
は、外部の回路を駆動することなく発振しているので、
周期Ｔ４の分周処理を施した信号によるチャージポンプ
２３の駆動から、周期Ｔ１のリングオシレータ２５の出
力信号ＯＳＣ１によるチャージポンプ２３の駆動に速や
かに切換えることができ、すばやい設定昇圧電圧への回
復が可能となる。
周期Ｔ１で単位時間当りの給電能力Ｑ１／Ｔ１の給電が
必要となるが、周期Ｔ４の分周処理された信号がチャー
ジポンプ２３を駆動している間もリングオシレータ２５
は、外部の回路を駆動することなく発振しているので、
周期Ｔ４の分周処理を施した信号によるチャージポンプ
２３の駆動から、周期Ｔ１のリングオシレータ２５の出
力信号ＯＳＣ１によるチャージポンプ２３の駆動に速や
かに切換えることができ、すばやい設定昇圧電圧への回
復が可能となる。
【００９６】
【発明の効果】請求項１に係る半導体集積回路によれ
ば、内部電圧を生成する回路の占有面積を削減すること
ができ、半導体チップ面積を小さくすることができる。
ば、内部電圧を生成する回路の占有面積を削減すること
ができ、半導体チップ面積を小さくすることができる。
【００９７】請求項２に係る半導体集積回路によれば、
請求項１に係る半導体集積回路と同様な効果を奏すると
ともに、外部制御信号の有効な利用を図ることができ
る。
請求項１に係る半導体集積回路と同様な効果を奏すると
ともに、外部制御信号の有効な利用を図ることができ
る。
【００９８】請求項３に係る半導体集積回路によれば、
請求項１に係る半導体集積回路と同様な効果を奏すると
ともに、外部クロック信号の有効な利用を図ることがで
きる。
請求項１に係る半導体集積回路と同様な効果を奏すると
ともに、外部クロック信号の有効な利用を図ることがで
きる。
【００９９】請求項４に係る半導体集積回路によれば、
生成する内部電圧の大きさを速やかに所望の大きさとす
ることができる。
生成する内部電圧の大きさを速やかに所望の大きさとす
ることができる。
【０１００】請求項５に係る半導体集積回路によれば、
外部電源電圧よりも高い内部電圧を発生させる回路にお
いて、請求項１から４に係る半導体集積回路と同様な効
果を奏することができる。
外部電源電圧よりも高い内部電圧を発生させる回路にお
いて、請求項１から４に係る半導体集積回路と同様な効
果を奏することができる。
【０１０１】請求項６に係る半導体集積回路によれば、
接地電圧よりも低い内部電圧を発生させる回路におい
て、請求項１から４に係る半導体集積回路と同様な効果
を奏することができる。
接地電圧よりも低い内部電圧を発生させる回路におい
て、請求項１から４に係る半導体集積回路と同様な効果
を奏することができる。
【図１】 本発明の実施の形態に係る半導体集積回路の
電源回路系の構成を示す図である。
電源回路系の構成を示す図である。
【図２】 本発明の実施の形態１において、図１に示さ
れる複合リングオシレータの構成を示す回路図である。
れる複合リングオシレータの構成を示す回路図である。
【図３】 昇圧電源回路系において、図１に示されるチ
ャージポンプの構成を示す回路図である。
ャージポンプの構成を示す回路図である。
【図４】 昇圧電源回路系において、図１に示されるレ
ベルディテクタの構成を示す回路図である。
ベルディテクタの構成を示す回路図である。
【図５】 図３に示される回路の動作を示すタイミング
図である。
図である。
【図６】 本発明の実施の形態１に係る半導体集積回路
の動作を説明するためのタイミング図である。
の動作を説明するためのタイミング図である。
【図７】 負電圧電源回路系において、図１に示される
チャージポンプの構成を示す回路図である。
チャージポンプの構成を示す回路図である。
【図８】 図７に示される回路の動作を示すタイミング
図である。
図である。
【図９】 負電圧電源回路系において、図１に示される
レベルディテクタの構成を示す回路図である。
レベルディテクタの構成を示す回路図である。
【図１０】 本発明の実施の形態３に係る半導体集積回
路における複合リングオシレータの構成を示す回路図で
ある。
路における複合リングオシレータの構成を示す回路図で
ある。
【図１１】 本発明の実施の形態４に係る半導体集積回
路における複合リングオシレータの構成を示す図であ
る。
路における複合リングオシレータの構成を示す図であ
る。
【図１２】 図１１に示される分周回路の構成を示す回
路図である。
路図である。
【図１３】 図１２に示される回路の動作を示すタイミ
ング図である。
ング図である。
【図１４】 従来における半導体集積回路の昇圧電源回
路の構成を示す図である。
路の構成を示す図である。
【図１５】 図１４に示されるリングオシレータの構成
を示す回路図である。
を示す回路図である。
１７，１９ レベルディテクタ、２３ チャージポン
プ、２５，２７ リングオシレータ、２９ 選択回路、
３９，４１ 外部端子、４３ 分周回路。
プ、２５，２７ リングオシレータ、２９ 選択回路、
３９，４１ 外部端子、４３ 分周回路。
Claims (6)
- 【請求項１】 外部電圧に基づいて周期信号に応答して
内部電圧を生成する内部電圧生成手段と、 前記内部電圧生成手段から出力された前記内部電圧の大
きさが所定の検知レベルに到達すると検知信号を出力す
る、前記所定の検知レベルの異なる複数の検知手段と、 各々が前記複数の検知手段の１つに対応して設けられ、
異なる周波数を有する前記周期信号を出力する複数の周
期信号供給手段と、 前記複数の検知手段から出力された前記検知信号に応答
して、前記複数の周期信号供給手段から出力される複数
の前記周期信号のうちの１つを選択的に前記内部電圧生
成手段へ供給する選択手段とを備える半導体集積回路。 - 【請求項２】 前記複数の周期信号供給手段のうちの少
なくとも１つは、外部制御信号が供給される外部端子を
含む、請求項１に記載の半導体集積回路。 - 【請求項３】 前記複数の周期信号供給手段のうちの少
なくとも１つは、 外部クロック信号が供給される外部端子と、 前記外部端子に接続され、前記外部クロック信号を分周
する分周手段とを含む、請求項１に記載の半導体集積回
路。 - 【請求項４】 前記複数の周期信号供給手段のうち少な
くとも２つの前記周期信号供給手段が常に動作する、請
求項１から３のいずれかに記載の半導体集積回路。 - 【請求項５】 前記内部電圧は、外部電源電圧よりも高
い内部電圧である、請求項１から４のいずれかに記載の
半導体集積回路。 - 【請求項６】 前記内部電圧は、接地電圧よりも低い内
部電圧である、請求項１から４のいずれかに記載の半導
体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9053577A JPH10255469A (ja) | 1997-03-07 | 1997-03-07 | 半導体集積回路 |
| US08/901,244 US5999009A (en) | 1997-03-07 | 1997-07-25 | Semiconductor integrated circuit with an internal voltage generating circuit requiring a reduced occupied area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9053577A JPH10255469A (ja) | 1997-03-07 | 1997-03-07 | 半導体集積回路 |
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