JPH04274084A - 基板電位調整装置 - Google Patents
基板電位調整装置Info
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- JPH04274084A JPH04274084A JP3033201A JP3320191A JPH04274084A JP H04274084 A JPH04274084 A JP H04274084A JP 3033201 A JP3033201 A JP 3033201A JP 3320191 A JP3320191 A JP 3320191A JP H04274084 A JPH04274084 A JP H04274084A
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- 230000010355 oscillation Effects 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 230000000737 periodic effect Effects 0.000 claims abstract description 13
- 238000010586 diagram Methods 0.000 description 8
- 238000000605 extraction Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、基板電位調整装置に関
し、特に、基板電位発生機能を有する半導体装置に適用
して好適な基板電位調整装置に関する。
し、特に、基板電位発生機能を有する半導体装置に適用
して好適な基板電位調整装置に関する。
【０００２】
【従来の技術】図４は、従来の基板電位調整装置のブロ
ック図である。特に、リミッタ付きの構成を例示するも
のである。図４に示すように、所望の回路が構成される
半導体の基板４からは、ポンプ回路２を通じて引抜き電
流ＩＢＢの引き抜きが行なわれ、引抜き電圧（基板電圧
）ＶＢＢが発生させられる。ポンプ回路２には、リング
オシレータ１から、周期的な信号が供給される。リング
オシレータ１は、リミッタ回路３からの制御信号ＳＬＭ
Ｔに基づいて、発振／停止を行なう。基板４には、通常
は、リミッタ回路３からリーク電流Ｉｌｅａｋが流れる
。
ック図である。特に、リミッタ付きの構成を例示するも
のである。図４に示すように、所望の回路が構成される
半導体の基板４からは、ポンプ回路２を通じて引抜き電
流ＩＢＢの引き抜きが行なわれ、引抜き電圧（基板電圧
）ＶＢＢが発生させられる。ポンプ回路２には、リング
オシレータ１から、周期的な信号が供給される。リング
オシレータ１は、リミッタ回路３からの制御信号ＳＬＭ
Ｔに基づいて、発振／停止を行なう。基板４には、通常
は、リミッタ回路３からリーク電流Ｉｌｅａｋが流れる
。
【０００３】以上のような構成において、次にその動作
を図５のタイムチャートに基づいて説明する。図５は、
基板電圧ＶＢＢの経過を示すものである。
を図５のタイムチャートに基づいて説明する。図５は、
基板電圧ＶＢＢの経過を示すものである。
【０００４】さて、リミッタ回路３は、基板４の基板電
圧ＶＢＢを常時監視している。リミッタ回路３は、基板
電圧ＶＢＢが上昇すると、制御信号ＳＬＭＴをリングオ
シレータ１に与える。これによりリングオシレータは動
作して、ポンプ回路２に周期性の信号を与える。ポンプ
回路２は、基板４より引き抜き電流ＩＢＢの引き抜きを
行なって、基板４を引抜き電圧ＶＢＢにする。これは、
図５におけるＩの期間である。基板電圧ＶＢＢが低くな
ると、リミッタ回路３によるリミッタ動作が行なわれる
。つまり、制御信号ＳＬＭＴが反転して、リングオシレ
ータ１が停止する。その結果、ポンプ回路２が停止して
基板４からの引抜き電流ＩＢＢが流れなくなる。そして
、基板４にはリミッタ回路３からリーク電流Ｉｌｅａｋ
が流入し、基板電圧ＶＢＢは上昇する。これは、図５に
おけるＩＩの期間である。Ｉ、ＩＩの期間を通じたＩＩ
Ｉ の期間は、一貫して、リミッタ回路３からリーク電
流Ｉｌｅａｋが流れ込んでいる。 ＩＢＢ＞＞Ｉｌｅａｋであるので、引抜き電流ＩＢＢに
よる引抜き電圧ＶＢＢの確定が可能である。
圧ＶＢＢを常時監視している。リミッタ回路３は、基板
電圧ＶＢＢが上昇すると、制御信号ＳＬＭＴをリングオ
シレータ１に与える。これによりリングオシレータは動
作して、ポンプ回路２に周期性の信号を与える。ポンプ
回路２は、基板４より引き抜き電流ＩＢＢの引き抜きを
行なって、基板４を引抜き電圧ＶＢＢにする。これは、
図５におけるＩの期間である。基板電圧ＶＢＢが低くな
ると、リミッタ回路３によるリミッタ動作が行なわれる
。つまり、制御信号ＳＬＭＴが反転して、リングオシレ
ータ１が停止する。その結果、ポンプ回路２が停止して
基板４からの引抜き電流ＩＢＢが流れなくなる。そして
、基板４にはリミッタ回路３からリーク電流Ｉｌｅａｋ
が流入し、基板電圧ＶＢＢは上昇する。これは、図５に
おけるＩＩの期間である。Ｉ、ＩＩの期間を通じたＩＩ
Ｉ の期間は、一貫して、リミッタ回路３からリーク電
流Ｉｌｅａｋが流れ込んでいる。 ＩＢＢ＞＞Ｉｌｅａｋであるので、引抜き電流ＩＢＢに
よる引抜き電圧ＶＢＢの確定が可能である。
【０００５】以上述べたように、Ｉの領域では、リミッ
タ回路３からの制御信号ＳＬＭＴによりリングオシレー
タ１、ポンプ回路２が動作するため、消費電流が大きい
。基板４からの引抜き電流ＩＢＢによる引抜き電圧ＶＢ
Ｂが大きくなると、リミッタ回路３でこのことを検出し
て、ＩＩの領域に入る。ここでは、リミッタ回路３から
の制御信号ＳＬＭＴが反転して、リングオシレータ１、
ポンプ回路２を停止する。このため、基板４には、リー
ク電流Ｉｌｅａｋが流れるだけとなり、平均電流は低減
する。
タ回路３からの制御信号ＳＬＭＴによりリングオシレー
タ１、ポンプ回路２が動作するため、消費電流が大きい
。基板４からの引抜き電流ＩＢＢによる引抜き電圧ＶＢ
Ｂが大きくなると、リミッタ回路３でこのことを検出し
て、ＩＩの領域に入る。ここでは、リミッタ回路３から
の制御信号ＳＬＭＴが反転して、リングオシレータ１、
ポンプ回路２を停止する。このため、基板４には、リー
ク電流Ｉｌｅａｋが流れるだけとなり、平均電流は低減
する。
【０００６】つまり、期間Ｉはリングオシレータ１の動
作期間であり、ポンプ回路２により基板４からＩＢＢを
引き抜く期間であり、期間ＩＩはリングオシレータ１の
動作停止期間であり、ポンプ回路２も停止し、ＩＢＢ＝
０となる期間であり、期間ＩＩＩ はリミッタ回路３か
ら基板４にＩｌｅａｋを流し出す期間である。
作期間であり、ポンプ回路２により基板４からＩＢＢを
引き抜く期間であり、期間ＩＩはリングオシレータ１の
動作停止期間であり、ポンプ回路２も停止し、ＩＢＢ＝
０となる期間であり、期間ＩＩＩ はリミッタ回路３か
ら基板４にＩｌｅａｋを流し出す期間である。
【０００７】ここで、基板電圧ＶＢＢと電源電圧ＶＤＤ
の関係を図６（ａ）に示す。図６（ａ）において、αは
リングオシレータ１が常時動作した場合のポンプ回路２
の特性を示し、βはリミッタ回路３のリミッタ特性を示
すものである。また、回路全体の消費電流ＩＤＤと電源
電圧ＶＤＤの関係を図６（ｂ）に示す。
の関係を図６（ａ）に示す。図６（ａ）において、αは
リングオシレータ１が常時動作した場合のポンプ回路２
の特性を示し、βはリミッタ回路３のリミッタ特性を示
すものである。また、回路全体の消費電流ＩＤＤと電源
電圧ＶＤＤの関係を図６（ｂ）に示す。
【０００８】図６（ａ）、（ｂ）において、Ａ領域は、
リミッタ回路３による設定電位よりもポンプ回路２によ
る設定電位が浅い領域を示す。このため、このＡ領域は
、リングオシレータ１およびポンプ回路２が常に動作す
る領域となる。そして、電源電圧ＶＤＤが高くなるにつ
れて消費電流ＩＤＤが急激に増加する領域となる。一方
、Ｂ領域は、リミッタ回路３による設定電位よりも、ポ
ンプ回路２による設定電位が深い領域である。このため
、このＢ領域は、リミッタ回路３の制御により基板電圧
ＶＢＢがリミッタ回路３の特性による基板電圧ＶＢＢの
電位に留まる領域であり、且つリングオシレータ１およ
びポンプ回路２が間欠動作を行ない、全体の電流が低減
できる領域である。つまり、Ａ領域は、リングオシレー
タ１及びポンプ回路２が常に動作する領域であり、Ｂ領
域は、リングオシレータ１及びポンプ回路２がリミッタ
回路３の制御により間欠動作する領域である。従って、
Ａ領域とＢ領域の境界のピーク電源電圧ＶＤＤＰ にピ
ーク電流ＩＤＤｐｅａｋを持つことになる。また、ピー
ク電源電圧ＶＤＤＰ は、図６（ａ）に示すように、ポ
ンプ回路２の特性とリミッタ回路３の特性の交点で決定
される。
リミッタ回路３による設定電位よりもポンプ回路２によ
る設定電位が浅い領域を示す。このため、このＡ領域は
、リングオシレータ１およびポンプ回路２が常に動作す
る領域となる。そして、電源電圧ＶＤＤが高くなるにつ
れて消費電流ＩＤＤが急激に増加する領域となる。一方
、Ｂ領域は、リミッタ回路３による設定電位よりも、ポ
ンプ回路２による設定電位が深い領域である。このため
、このＢ領域は、リミッタ回路３の制御により基板電圧
ＶＢＢがリミッタ回路３の特性による基板電圧ＶＢＢの
電位に留まる領域であり、且つリングオシレータ１およ
びポンプ回路２が間欠動作を行ない、全体の電流が低減
できる領域である。つまり、Ａ領域は、リングオシレー
タ１及びポンプ回路２が常に動作する領域であり、Ｂ領
域は、リングオシレータ１及びポンプ回路２がリミッタ
回路３の制御により間欠動作する領域である。従って、
Ａ領域とＢ領域の境界のピーク電源電圧ＶＤＤＰ にピ
ーク電流ＩＤＤｐｅａｋを持つことになる。また、ピー
ク電源電圧ＶＤＤＰ は、図６（ａ）に示すように、ポ
ンプ回路２の特性とリミッタ回路３の特性の交点で決定
される。
【０００９】
【発明が解決しようとする課題】従来の基板電位調整装
置は以上のように構成されていた。このため、電源電圧
ＶＤＤが４．５Ｖ〜５．５Ｖの範囲では、ピーク電源電
圧ＶＤＤＰ （ピーク電流ＩＤＤｐｅａｋ発生電圧）が
４．５Ｖ未満である。このため、使用電源電圧範囲内で
は消費電流のピークが表われることもなく、特に問題は
なかった。しかし、バッテリバックアップ等の低消費電
力化を行なおうとすると、低電圧動作を考える必要が出
てくる。このため、消費電流のピークが問題となってく
る。つまり、例えば、ピーク電源電圧ＶＤＤＰ の近傍
の３Ｖ程度に使用電圧が設定された場合を考える。この
場合、消費ピーク電流が問題となってくる。このため、
低消費電力化の実現が困難である。一方、低電圧動作に
おける電圧設定を、ピーク電源電圧ＶＤＤＰ より少し
大きいところに設定するという解決策も考えられる。し
かし、このようにすると、電池の供給電圧が低下し始め
ると、ピーク電流により一気に電池を消耗してしまう。
置は以上のように構成されていた。このため、電源電圧
ＶＤＤが４．５Ｖ〜５．５Ｖの範囲では、ピーク電源電
圧ＶＤＤＰ （ピーク電流ＩＤＤｐｅａｋ発生電圧）が
４．５Ｖ未満である。このため、使用電源電圧範囲内で
は消費電流のピークが表われることもなく、特に問題は
なかった。しかし、バッテリバックアップ等の低消費電
力化を行なおうとすると、低電圧動作を考える必要が出
てくる。このため、消費電流のピークが問題となってく
る。つまり、例えば、ピーク電源電圧ＶＤＤＰ の近傍
の３Ｖ程度に使用電圧が設定された場合を考える。この
場合、消費ピーク電流が問題となってくる。このため、
低消費電力化の実現が困難である。一方、低電圧動作に
おける電圧設定を、ピーク電源電圧ＶＤＤＰ より少し
大きいところに設定するという解決策も考えられる。し
かし、このようにすると、電池の供給電圧が低下し始め
ると、ピーク電流により一気に電池を消耗してしまう。
【００１０】本発明は、上記に鑑みてなされたもので、
その目的は、半導体基板の電位調整に当たり、低電圧化
とピーク電流の低減化により、半導体基板上に構成され
る回路の総合的な消費電力を少なくすることにある。
その目的は、半導体基板の電位調整に当たり、低電圧化
とピーク電流の低減化により、半導体基板上に構成され
る回路の総合的な消費電力を少なくすることにある。
【００１１】
【課題を解決するための手段】本発明の第１の基板電位
調整装置は、対象とする半導体基板からの電流引き抜き
を行なうポンプ手段と、前記ポンプ手段にそれを動作さ
せる周期信号を与える発振手段と、前記半導体基板の電
位を検出し、検出電位に応じて発振手段の動作、非動作
を制御する制御手段と、前記半導体基板上に構成される
回路の動作モードを定めるチップ外部入力信号に応じて
、前記発振手段から出力される前記周期信号の発振周期
を変化させる選択手段とを備えるものとして構成される
。
調整装置は、対象とする半導体基板からの電流引き抜き
を行なうポンプ手段と、前記ポンプ手段にそれを動作さ
せる周期信号を与える発振手段と、前記半導体基板の電
位を検出し、検出電位に応じて発振手段の動作、非動作
を制御する制御手段と、前記半導体基板上に構成される
回路の動作モードを定めるチップ外部入力信号に応じて
、前記発振手段から出力される前記周期信号の発振周期
を変化させる選択手段とを備えるものとして構成される
。
【００１２】本発明の第２の装置は、前記第１の装置に
おいて、前記発振手段は、それぞれ周期の異なる周期信
号を出力する複数の発振回路を有し、前記選択手段は、
前記複数の発振回路の１つを選択し、選択した発振回路
からの前記周期信号を前記ポンプ手段に加えるものとし
て構成される。
おいて、前記発振手段は、それぞれ周期の異なる周期信
号を出力する複数の発振回路を有し、前記選択手段は、
前記複数の発振回路の１つを選択し、選択した発振回路
からの前記周期信号を前記ポンプ手段に加えるものとし
て構成される。
【００１３】本発明の第３の装置は、前記第１又は第２
の装置において、前記チップ外部入力信号は、チップア
クティブ状態とチップスタンバイ状態を切り換える信号
であり、このチップ外部入力信号の入力により、前記選
択手段は、前記発振手段をその発振周期がアクティブ状
態時よりもスタンバイ状態の方が長くなるように制御す
るものとして構成される。
の装置において、前記チップ外部入力信号は、チップア
クティブ状態とチップスタンバイ状態を切り換える信号
であり、このチップ外部入力信号の入力により、前記選
択手段は、前記発振手段をその発振周期がアクティブ状
態時よりもスタンバイ状態の方が長くなるように制御す
るものとして構成される。
【００１４】本発明の第４の装置は、前記第１又は第２
の装置において、前記チップ外部入力信号は、ノーマル
状態とセルフリフレッシュ状態を切り換える信号であり
、このチップ外部入力信号の入力により、前記選択手段
は、前記発振手段をその発振周期がノーマル状態時より
もセルフリフレッシュ状態時の方が長くなるように制御
するものとして構成される。
の装置において、前記チップ外部入力信号は、ノーマル
状態とセルフリフレッシュ状態を切り換える信号であり
、このチップ外部入力信号の入力により、前記選択手段
は、前記発振手段をその発振周期がノーマル状態時より
もセルフリフレッシュ状態時の方が長くなるように制御
するものとして構成される。
【００１５】
【作用】発振手段からの周期信号に基づいてポンプ手段
が動作する。これにより、半導体基板から電流引き抜き
が行なわれる。このとき、制御手段と選択手段が、半導
体基板の電位と半導体基板上に構成される回路の動作モ
ードに応じて、発振手段のオン／オフと発振周期を制御
する。これにより、回路の消費電流が低減化される。
が動作する。これにより、半導体基板から電流引き抜き
が行なわれる。このとき、制御手段と選択手段が、半導
体基板の電位と半導体基板上に構成される回路の動作モ
ードに応じて、発振手段のオン／オフと発振周期を制御
する。これにより、回路の消費電流が低減化される。
【００１６】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１７】図１は、本発明の一実施例のブロック図で
ある。図１において、図４と同等の要素には同一の符号
を付している。第１のリングオシレータ１１は、従来と
同じ周期の信号（第１の周期の信号）を発生する。これ
に対して、第２のリングオシレータ１２は、例えば従来
の２倍の周期の信号（第２の周期の信号）を発生する。 選択回路５は、第１のリングオシレータ１１と第２のリ
ングオシレータ１２とを選択的に動作させる。これによ
り、それらのオシレータ１１，１２から、ポンプ回路２
に、第１の周期の信号と第２の周期の信号の一方が選択
的に与えられる。選択回路５には、制御信号ＳＬＭＴと
セルフリフレッシュ選択信号ＳＥＬＦが与えられる。選
択回路５は、ノーマルサイクル時には、制御信号ＳＬＭ
Ｔとセルフリフレッシュ選択信号ＳＥＬＦ（ノーマル状
態）によって第１のリングオシレータ１１を動作させ第
１の周期の信号をポンプ回路２に送出する。また、その
選択回路５は、セリフリフレッシュ時には、制御信号Ｓ
ＬＭＴとセルフリフレッシュ選択信号ＳＥＬＦ（セルフ
リフレッシュ状態）により第２のリングオシレータ１２
を動作させ、第２の周期の信号をポンプ回路２に送出す
る。第１のリングオシレータ１１は、Ｐチャンネルトラ
ンジスタＰ１〜Ｐ５とＮチャンネルトランジスタＮ１〜
Ｎ５で構成される。これらのトランジスタはチャンネル
長Ｌが小さく、駆動電流容量が大きい。このため、第１
のリングオシレータ１１は従来と同じく、短い第１の周
期の信号を発生する。また、ＰチャネルトランジスタＰ
Ｓ１とＮチャネルトランジスタＮＳ１は第１のリングオ
シレータのスイッチ用のトランジスタである。一方、第
２のリングオシレータ１２は、Ｐチャンネルトランジス
タＰ６〜Ｐ１０とＮチャンネルトランジスタＮ６〜Ｎ１
０で構成される。これらのトランジスタはチャンネル長
Ｌが大きく、駆動電流容量が小さい。このため、第２の
リングオシレータ１２は、従来に比べて長い、例えば２
倍の長さの第２の周期の信号を発生する。またＰチャネ
ルトランジスタＰＳ２とＮチャネルトランジスタＮＳ２
は第２のリングオシレータのスイッチ用のトランジスタ
である。
ある。図１において、図４と同等の要素には同一の符号
を付している。第１のリングオシレータ１１は、従来と
同じ周期の信号（第１の周期の信号）を発生する。これ
に対して、第２のリングオシレータ１２は、例えば従来
の２倍の周期の信号（第２の周期の信号）を発生する。 選択回路５は、第１のリングオシレータ１１と第２のリ
ングオシレータ１２とを選択的に動作させる。これによ
り、それらのオシレータ１１，１２から、ポンプ回路２
に、第１の周期の信号と第２の周期の信号の一方が選択
的に与えられる。選択回路５には、制御信号ＳＬＭＴと
セルフリフレッシュ選択信号ＳＥＬＦが与えられる。選
択回路５は、ノーマルサイクル時には、制御信号ＳＬＭ
Ｔとセルフリフレッシュ選択信号ＳＥＬＦ（ノーマル状
態）によって第１のリングオシレータ１１を動作させ第
１の周期の信号をポンプ回路２に送出する。また、その
選択回路５は、セリフリフレッシュ時には、制御信号Ｓ
ＬＭＴとセルフリフレッシュ選択信号ＳＥＬＦ（セルフ
リフレッシュ状態）により第２のリングオシレータ１２
を動作させ、第２の周期の信号をポンプ回路２に送出す
る。第１のリングオシレータ１１は、Ｐチャンネルトラ
ンジスタＰ１〜Ｐ５とＮチャンネルトランジスタＮ１〜
Ｎ５で構成される。これらのトランジスタはチャンネル
長Ｌが小さく、駆動電流容量が大きい。このため、第１
のリングオシレータ１１は従来と同じく、短い第１の周
期の信号を発生する。また、ＰチャネルトランジスタＰ
Ｓ１とＮチャネルトランジスタＮＳ１は第１のリングオ
シレータのスイッチ用のトランジスタである。一方、第
２のリングオシレータ１２は、Ｐチャンネルトランジス
タＰ６〜Ｐ１０とＮチャンネルトランジスタＮ６〜Ｎ１
０で構成される。これらのトランジスタはチャンネル長
Ｌが大きく、駆動電流容量が小さい。このため、第２の
リングオシレータ１２は、従来に比べて長い、例えば２
倍の長さの第２の周期の信号を発生する。またＰチャネ
ルトランジスタＰＳ２とＮチャネルトランジスタＮＳ２
は第２のリングオシレータのスイッチ用のトランジスタ
である。
【００１８】以上のような構成において、その動作を図
２（ａ）、（ｂ）のタイムチャート並びに図３の特性図
に従って説明する。図２は時間ｔに対するポンプ回路２
の動作電流Ｉの変化を示すものである。図３は、ノーマ
ルサイクル時とセルフリフレッシュ時における電源電圧
ＶＤＤに対する消費電流ＩＤＤの関係を示す。
２（ａ）、（ｂ）のタイムチャート並びに図３の特性図
に従って説明する。図２は時間ｔに対するポンプ回路２
の動作電流Ｉの変化を示すものである。図３は、ノーマ
ルサイクル時とセルフリフレッシュ時における電源電圧
ＶＤＤに対する消費電流ＩＤＤの関係を示す。
【００１９】一般に、リフレッシュを必要とするメモリ
においては、ノーマルサイクル時には、セルフリフレッ
シュ選択信号ＳＥＬＦがロウレベルであり、制御信号Ｓ
ＬＭＴが必要に応じてハイレベルとなる。この場合は、
第１のリングオシレータ１１が動作して、ポンプ回路２
を動作させて、基板４から引抜き電流ＩＢＢを引抜く。 一方、制御信号ＳＬＭＴがロウレベルになると、第１の
リングオシレータ１１が停止して、ポンプ回路２による
基板４からの引抜き電流ＩＢＢの引抜きが停止する。つ
まり、ノーマルサイクル時には、制御信号ＳＬＭＴが第
１のリングオシレータ１１のみに与えられる。これによ
り、第１のリングオシレータ１１の出力ａ０ のみがポ
ンプ回路２に伝わる。次に、セルフリフレッシュサイク
ル時には、セルフリフレッシュ選択信号ＳＥＬＦがハイ
レベルとなる。これにより、制御信号ＳＬＭＴは、第２
のリングオシレータ１２のみに伝わる。これにより、第
２のリングオシレータ１２のみが動作状態となる。そし
て、制御信号ＳＬＭＴがハイレベルになると、第２のリ
ングオシレータ１２の出力ｂ０ のみがポンプ回路２に
伝わる。
においては、ノーマルサイクル時には、セルフリフレッ
シュ選択信号ＳＥＬＦがロウレベルであり、制御信号Ｓ
ＬＭＴが必要に応じてハイレベルとなる。この場合は、
第１のリングオシレータ１１が動作して、ポンプ回路２
を動作させて、基板４から引抜き電流ＩＢＢを引抜く。 一方、制御信号ＳＬＭＴがロウレベルになると、第１の
リングオシレータ１１が停止して、ポンプ回路２による
基板４からの引抜き電流ＩＢＢの引抜きが停止する。つ
まり、ノーマルサイクル時には、制御信号ＳＬＭＴが第
１のリングオシレータ１１のみに与えられる。これによ
り、第１のリングオシレータ１１の出力ａ０ のみがポ
ンプ回路２に伝わる。次に、セルフリフレッシュサイク
ル時には、セルフリフレッシュ選択信号ＳＥＬＦがハイ
レベルとなる。これにより、制御信号ＳＬＭＴは、第２
のリングオシレータ１２のみに伝わる。これにより、第
２のリングオシレータ１２のみが動作状態となる。そし
て、制御信号ＳＬＭＴがハイレベルになると、第２のリ
ングオシレータ１２の出力ｂ０ のみがポンプ回路２に
伝わる。
【００２０】図１の回路は以上のように動作することか
ら、以下のことがわかる。つまり、リフレッシュを必要
とするメモリにおいて、チップ内部で自動的且つ継続的
にリフレッシュを行なうセルフリフレッシュモードを低
電圧（例えば３Ｖ程度の電圧）で行なうとする。従来は
、ピーク電流が妨げになって低消費電力化の達成が困難
であった。しかし、セルフリフレッシュモードに入った
時に、ポンプ回路２による基板４からの引抜き電流ＩＢ
Ｂの引き抜き周期を延ばすようにした。このため、図３
の特性図に示すように、セルフリフレッシュサイクル時
の消費電流ＩＤＤカーブｂが、ノーマルサイクル時の消
費電流ＩＤＤカーブａに対して低減し、ピーク電源電圧
ＶＤＤＰ におけるピーク電流ＩＤＤｐｅａｋが低減す
る。これにより、消費電流ＩＤＤが低減されている。つ
まり、図２（ａ）の第１の周期の信号をポンプ回路２に
与えたときの消費電流ＩＤＤと、図２（ｂ）の第２の周
期の信号をポンプ回路２に与えたときの消費電流ＩＤＤ
を考える。図２（ｂ）の場合においては、単位時間当た
りのポンプ回路２の動作電流が低減し、平均電流を低減
することができる。なお、第１のリングオシレータ１１
と第２のリングオシレータ１２を設けることによる消費
電流の増大や、周期を伸ばすことによる消費電流の増大
は、無視できる。
ら、以下のことがわかる。つまり、リフレッシュを必要
とするメモリにおいて、チップ内部で自動的且つ継続的
にリフレッシュを行なうセルフリフレッシュモードを低
電圧（例えば３Ｖ程度の電圧）で行なうとする。従来は
、ピーク電流が妨げになって低消費電力化の達成が困難
であった。しかし、セルフリフレッシュモードに入った
時に、ポンプ回路２による基板４からの引抜き電流ＩＢ
Ｂの引き抜き周期を延ばすようにした。このため、図３
の特性図に示すように、セルフリフレッシュサイクル時
の消費電流ＩＤＤカーブｂが、ノーマルサイクル時の消
費電流ＩＤＤカーブａに対して低減し、ピーク電源電圧
ＶＤＤＰ におけるピーク電流ＩＤＤｐｅａｋが低減す
る。これにより、消費電流ＩＤＤが低減されている。つ
まり、図２（ａ）の第１の周期の信号をポンプ回路２に
与えたときの消費電流ＩＤＤと、図２（ｂ）の第２の周
期の信号をポンプ回路２に与えたときの消費電流ＩＤＤ
を考える。図２（ｂ）の場合においては、単位時間当た
りのポンプ回路２の動作電流が低減し、平均電流を低減
することができる。なお、第１のリングオシレータ１１
と第２のリングオシレータ１２を設けることによる消費
電流の増大や、周期を伸ばすことによる消費電流の増大
は、無視できる。
【００２１】上記実施例では、第２のリングオシレータ
１２の周期を第１のリングオシレータ１１より長くする
ため、リング状インバータを構成するトランジスタのチ
ャンネル長Ｌを大きくした。これに対し、チャンネル幅
Ｗを小さくしてもよいことはもちろんである。また、第
２のリングオシレータ１２のリング状インバータのそれ
ぞれの出力ノードにキャパシタを接続してもよい。
１２の周期を第１のリングオシレータ１１より長くする
ため、リング状インバータを構成するトランジスタのチ
ャンネル長Ｌを大きくした。これに対し、チャンネル幅
Ｗを小さくしてもよいことはもちろんである。また、第
２のリングオシレータ１２のリング状インバータのそれ
ぞれの出力ノードにキャパシタを接続してもよい。
【００２２】上記実施例ではノーマルサイクル時とセル
フリフレッシュ時とで、第１のリングオシレータ１１と
第２のリングオシレータ１２とを切り替えて、ポンプ回
路２に与える信号の周期を切り替える構成を例示した。 これに対し、外部からのチップ制御入力信号のレベルに
よって、アクティブ時とスタンバイ時とで、リングオシ
レータの周期を変えるようにしてもよい。この場合、Ｓ
ＲＡＭ等のリフレッシュを必要としない回路においては
、スタンバイ時の低電圧、低消費電力化を行なうことが
できる。なお、この場合、図１の構成において、セルフ
リフレッシュ選択信号ＳＥＬＦを、アクティブ時とスタ
ンバイ時と切り替えるチップ内部の制御信号ＣＥｉｎ＊
に置き換えればよい。ここで、制御信号ＣＥｉｎ＊
のレベルは、アクティブ時にロウレベルとし、スタンバ
イ時にハイレベルとすればよい。
フリフレッシュ時とで、第１のリングオシレータ１１と
第２のリングオシレータ１２とを切り替えて、ポンプ回
路２に与える信号の周期を切り替える構成を例示した。 これに対し、外部からのチップ制御入力信号のレベルに
よって、アクティブ時とスタンバイ時とで、リングオシ
レータの周期を変えるようにしてもよい。この場合、Ｓ
ＲＡＭ等のリフレッシュを必要としない回路においては
、スタンバイ時の低電圧、低消費電力化を行なうことが
できる。なお、この場合、図１の構成において、セルフ
リフレッシュ選択信号ＳＥＬＦを、アクティブ時とスタ
ンバイ時と切り替えるチップ内部の制御信号ＣＥｉｎ＊
に置き換えればよい。ここで、制御信号ＣＥｉｎ＊
のレベルは、アクティブ時にロウレベルとし、スタンバ
イ時にハイレベルとすればよい。
【００２３】ノーマルサイクル時よりもセルフリフレッ
シュ時のリングオシレータの周期を伸ばす場合を考える
。図３に示すように、ピーク電源電圧ＶＤＤＰ におけ
るピーク電流ＩＤＤｐｅａｋが、セルフリフレッシュ時
に低減できることは先にも述べた通りである。これによ
り、低電圧におけるセルフリフレッシュ時に、低消費電
力化が達成でき、ハンドキャリータイプの装置における
バッテリーバックアップの時間を延ばすことが可能とな
る。また、間欠動作領域（電源電圧ＶＤＤ＞＞ピーク電
源電圧ＶＤＤＰ ）においては、ポンプ回路のポンプ動
作１回分の引き抜き電荷量とリミッタ回路のリーク電流
とが変化しない。このため、消費電流は、リングオシレ
ータの周期を伸ばしてもほとんど変化しない。
シュ時のリングオシレータの周期を伸ばす場合を考える
。図３に示すように、ピーク電源電圧ＶＤＤＰ におけ
るピーク電流ＩＤＤｐｅａｋが、セルフリフレッシュ時
に低減できることは先にも述べた通りである。これによ
り、低電圧におけるセルフリフレッシュ時に、低消費電
力化が達成でき、ハンドキャリータイプの装置における
バッテリーバックアップの時間を延ばすことが可能とな
る。また、間欠動作領域（電源電圧ＶＤＤ＞＞ピーク電
源電圧ＶＤＤＰ ）においては、ポンプ回路のポンプ動
作１回分の引き抜き電荷量とリミッタ回路のリーク電流
とが変化しない。このため、消費電流は、リングオシレ
ータの周期を伸ばしてもほとんど変化しない。
【００２４】また、電源投入時には、ノーマルサイクル
モードになるように設定すれば、ポンプ能力が落ちるこ
とがない。これにより、電源投入時の基板電位の上昇に
よるＣＭＯＳ構造でのラッチアップ等の事故を防止する
ことができる。
モードになるように設定すれば、ポンプ能力が落ちるこ
とがない。これにより、電源投入時の基板電位の上昇に
よるＣＭＯＳ構造でのラッチアップ等の事故を防止する
ことができる。
【００２５】上記実施例では、ノーマルサイクル時より
もセルフリフレッシュ時のリングオシレータの周期を伸
ばす場合を例示した。しかし、アクティブ時よりもスタ
ンバイ時にリングオシレータの周期を伸ばすようにして
も同様の効果が得られ、これも先に述べた通りである。
もセルフリフレッシュ時のリングオシレータの周期を伸
ばす場合を例示した。しかし、アクティブ時よりもスタ
ンバイ時にリングオシレータの周期を伸ばすようにして
も同様の効果が得られ、これも先に述べた通りである。
【００２６】更に、ノーマルサイクル時よりもセルフリ
フレッシュ時にリングオシレータの周期を伸ばす場合に
ついて述べる。この場合には、ノーマルサイクルモード
でのサイクルタイムは数１０ｎｓ〜数百ｎｓであり、セ
ルフリフレッシュモードでのサイクルタイムは数百μｓ
である。このため、セルフリフレッシュ時にポンプ能力
を落としても、内部回路動作による基板の電位の振れは
次のサイクルまでに十分に回復可能である。
フレッシュ時にリングオシレータの周期を伸ばす場合に
ついて述べる。この場合には、ノーマルサイクルモード
でのサイクルタイムは数１０ｎｓ〜数百ｎｓであり、セ
ルフリフレッシュモードでのサイクルタイムは数百μｓ
である。このため、セルフリフレッシュ時にポンプ能力
を落としても、内部回路動作による基板の電位の振れは
次のサイクルまでに十分に回復可能である。
【００２７】
【発明の効果】以上のように、本発明の基板電位調整装
置によれば、チップ外部からの入力信号に応じてリング
オシレータの周期を伸ばして、ピーク電流を低減するよ
うにしたので、低電圧での低消費電力化が可能となり、
バッテリバックアップ機器における回路信頼性を高める
ことができる。
置によれば、チップ外部からの入力信号に応じてリング
オシレータの周期を伸ばして、ピーク電流を低減するよ
うにしたので、低電圧での低消費電力化が可能となり、
バッテリバックアップ機器における回路信頼性を高める
ことができる。
【図１】本発明の一実施例に係る基板電位調整装置のブ
ロック図である。
ロック図である。
【図２】図１の構成の動作を説明するためのタイムチャ
ート。
ート。
【図３】図１の回路の動作を説明するための特性図であ
る。
る。
【図４】従来の基板電位調整装置のブロック図である。
【図５】図４の回路の動作を説明するためのタイムチャ
ートである。
ートである。
【図６】図４の構成の動作を説明するための特性図であ
る。
る。
１ リングオシレータ
２ ポンプ回路
３ リミッタ回路
４ 基板
５ 選択回路
１１ 第１のリングオシレータ
１２ 第２のリングオシレータ
Claims (4)
- 【請求項１】対象とする半導体基板からの電流引き抜き
を行なうポンプ手段と、前記ポンプ手段にそれを動作さ
せる周期信号を与える発振手段と、前記半導体基板の電
位を検出し、検出電位に応じて発振手段の動作、非動作
を制御する制御手段と、前記半導体基板上に構成される
回路の動作モードを定めるチップ外部入力信号に応じて
、前記発振手段から出力される前記周期信号の発振周期
を変化させる選択手段と、を備えることを特徴とする基
板電位調整装置。 - 【請求項２】前記発振手段は、それぞれ周期の異なる周
期信号を出力する複数の発振回路を有し、前記選択手段
は、前記複数の発振回路の１つを選択し、選択した発振
回路からの前記周期信号を前記ポンプ手段に加えるもの
である、請求項１記載の装置。 - 【請求項３】前記チップ外部入力信号は、チップアクテ
ィブ状態とチップスタンバイ状態を切り換える信号であ
り、このチップ外部入力信号の入力により、前記選択手
段は、前記発振手段をその発振周期がアクティブ状態時
よりもスタンバイ状態の方が長くなるように制御する、
請求項１又は２記載の装置。 - 【請求項４】前記チップ外部入力信号は、ノーマル状態
とセルフリフレッシュ状態を切り換える信号であり、こ
のチップ外部入力信号の入力により、前記選択手段は、
前記発振手段をその発振周期がノーマル状態時よりもセ
ルフリフレッシュ状態時の方が長くなるように制御する
、請求項１又は２記載の装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3033201A JPH04274084A (ja) | 1991-02-27 | 1991-02-27 | 基板電位調整装置 |
| KR1019920002990A KR960001777B1 (ko) | 1991-02-27 | 1992-02-26 | 기판 전위 조정 장치 |
| US07/841,535 US5264808A (en) | 1991-02-27 | 1992-02-26 | Substrate potential adjusting apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3033201A JPH04274084A (ja) | 1991-02-27 | 1991-02-27 | 基板電位調整装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04274084A true JPH04274084A (ja) | 1992-09-30 |
Family
ID=12379861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3033201A Pending JPH04274084A (ja) | 1991-02-27 | 1991-02-27 | 基板電位調整装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5264808A (ja) |
| JP (1) | JPH04274084A (ja) |
| KR (1) | KR960001777B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436128B1 (ko) * | 2002-07-16 | 2004-06-14 | 주식회사 하이닉스반도체 | 전압 발생기 제어 장치 |
| KR100451991B1 (ko) * | 2002-07-12 | 2004-10-08 | 주식회사 하이닉스반도체 | 내부 전원전압 발생 회로 |
| KR100465248B1 (ko) * | 2000-08-14 | 2005-01-13 | 미쓰비시 덴끼 엔지니어링 가부시키가이샤 | 기판 바이어스 전압 발생 회로 |
| KR100837814B1 (ko) * | 2006-12-22 | 2008-06-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 출력 회로 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69226627T2 (de) * | 1992-05-15 | 1998-12-24 | Sgs Thomson Microelectronics | Generator für Signale mit höher Frequenz und nicht-überlappenden Phasen |
| JPH0620471A (ja) * | 1992-06-30 | 1994-01-28 | Hitachi Ltd | ダイナミック型ｒａｍ |
| US5394026A (en) * | 1993-02-02 | 1995-02-28 | Motorola Inc. | Substrate bias generating circuit |
| JP3253726B2 (ja) * | 1993-02-26 | 2002-02-04 | 株式会社東芝 | 半導体記憶装置の基板バイアス発生回路および基板バイアスレベルの制御方法 |
| KR0124046B1 (ko) * | 1993-11-18 | 1997-11-25 | 김광호 | 반도체메모리장치의 승압레벨 감지회로 |
| JPH08138375A (ja) * | 1994-11-10 | 1996-05-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6489833B1 (en) * | 1995-03-29 | 2002-12-03 | Hitachi, Ltd. | Semiconductor integrated circuit device |
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| US5880622A (en) * | 1996-12-17 | 1999-03-09 | Intel Corporation | Method and apparatus for controlling a charge pump for rapid initialization |
| US6216233B1 (en) * | 1997-02-12 | 2001-04-10 | Intel Corporation | Maintaining a memory while in a power management mode |
| US6260149B1 (en) | 1997-02-12 | 2001-07-10 | Intel Corporation | Method and apparatus for logic and power isolation during power management |
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| US5945869A (en) * | 1997-05-23 | 1999-08-31 | Texas Instruments Incorporated | Voltage detector using body effect |
| US6933769B2 (en) * | 2003-08-26 | 2005-08-23 | Micron Technology, Inc. | Bandgap reference circuit |
| KR100849718B1 (ko) * | 2006-12-29 | 2008-08-01 | 주식회사 하이닉스반도체 | 전압 펌핑 장치 |
| US10516385B2 (en) | 2017-03-31 | 2019-12-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Ring oscillator, controlling circuit and methods for realignment |
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| JPS6195561A (ja) * | 1984-10-17 | 1986-05-14 | Fujitsu Ltd | 半導体集積回路 |
| JPS6212148A (ja) * | 1985-07-10 | 1987-01-21 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH0214560A (ja) * | 1988-06-30 | 1990-01-18 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
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| US4656369A (en) * | 1984-09-17 | 1987-04-07 | Texas Instruments Incorporated | Ring oscillator substrate bias generator with precharge voltage feedback control |
| US4883976A (en) * | 1987-12-02 | 1989-11-28 | Xicor, Inc. | Low power dual-mode CMOS bias voltage generator |
-
1991
- 1991-02-27 JP JP3033201A patent/JPH04274084A/ja active Pending
-
1992
- 1992-02-26 KR KR1019920002990A patent/KR960001777B1/ko not_active IP Right Cessation
- 1992-02-26 US US07/841,535 patent/US5264808A/en not_active Expired - Lifetime
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| US7633832B2 (en) | 2006-12-22 | 2009-12-15 | Hynix Semiconductor Inc. | Circuit for outputting data of semiconductor memory apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| US5264808A (en) | 1993-11-23 |
| KR920017125A (ko) | 1992-09-26 |
| KR960001777B1 (ko) | 1996-02-05 |
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