JPS59162690A - 擬似スタテイツクメモリ - Google Patents

擬似スタテイツクメモリ

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JPS59162690A
JPS59162690A JP58035331A JP3533183A JPS59162690A JP S59162690 A JPS59162690 A JP S59162690A JP 58035331 A JP58035331 A JP 58035331A JP 3533183 A JP3533183 A JP 3533183A JP S59162690 A JPS59162690 A JP S59162690A
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atrf
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oscillator
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generating circuit
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Kazuo Nakaizumi
中泉　一雄
Yasaburo Inagaki
稲垣　弥三郎
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NEC Corp
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体メモリ、特に外部人力リフレッシ、・コ
ントロール・クロックの活性化によシ、タイマーを有す
る内部リフレッシュ・コントロール回路が作動し１．メ
モリセルが自動的にリフレッシュされる機能を有するダ
イナミック・ランダム・アクセス・メモリ（以下ＤＲＡ
Ｍという）からなる半導体メモリに関する。
かかるＤＲＡＭは、擬似スタティックＲＡＭ　　（以下
ＰＳＲＡＭというンと呼ばれるもので一定の周期（通常
２ｍ５ｅｃ）でデータのリフレッシュが必要なため、オ
ートリフレッシュモード（以下ＡＴＲＦモードという）
時の消費電力が太きいという欠点を改善したものである
。
第１図はＰＳＲＡＭの構成を説明するためのブロッック
図である。メモリセル１、行アドレス・デコーダ２、列
アドレス・デコーダ３、内部クロック発生器４、基板電
圧発生器用オシレータ５、基板電圧発生器６．内部リフ
レッシュ・コントロール回路７とを含んでいる。又、内
部リフレッシュ・ゴ゛ントロール回路７は、外部リフレ
ッシュ・コントロール・クロック入力端子８．自動リフ
レッシュ・タイマー９、リフレッシュクロック発生器１
０、リフレッシュ・アドレス・カウンタ１１とを含んで
いる。
次に第２図に示すタイミングチャートレ：１を参照し７
て、このＰＳＲＡＭの特徴である自動り７し簿シュモー
ド（以下ＡＴＲＦモードという）について説明する。
端子８に入力される外部リフレッシュ・コントロール・
クロックＲＦ８Ｈがある一定時間（たとえば１６μ５ｅ
ｃ）　　以上活性化（ローレベル）されると、自動リフ
レッシュ・タイマー９が動作を開始し、自動リフレッシ
ュ信号ＡＴＲＦを発生する。信号ＡＴＲＦを受けてリフ
レッシュ・クロック発生器１０及びリフレッシュ・アド
レス・カウンタ１１を介し７て内部リフレッシュが行な
われる。内部リフレッシュ動作が終了して自動的にプリ
チャージ状態に戻ると、タイマー９が作動し、全メモリ
セルを自動的にリフレッシュするに必姿な時間隔（タイ
マー９の動作周期となる）たとえば最悪２ｍｃｅｃ／１
２８＝　１５．６２５μｓｅｃ　をカウントする。
この時間が経過するとタイマー９はＡＴＲＦ信号を出力
し、次のアドレスの内部リフレッシュを始動させる。リ
フレッシュ動作期間中にタイマー９はリセットされ、リ
フレッシュ動作が終了してプリチャージ状態に移行する
とサイクル計時を再び始める。このようにＲＦＳＨが活
性化されている限り、全メモリセルのリフレッシュが遂
次自動的に繰返さねる′。
以上説明したように従来のＰＳＲＡＭでは、自動リフレ
ッシュ・タイマー９の動作周期は最悪仕様で定められた
リフレッシュ周期たとえば２ｍ５ｅｃ／１２８＝１５．
６２５μｓｅｃとなるよう設定されていた。
ところがこのＡ、ＴＲＦモードは外部クロックによるり
フレッシュ時に比べ、消費電力の低減にはほとんど効果
がなかった。
一方Ｄ　ＲＡＭの実際の保持時間は室温で１ｓｅｃ以上
あり、ＡＴＲＦモード時のリフレッシュ周期を長くシ、
消費η」力を低減させることが可能であるが、箱、池駆
動するにはまだ消費電力が太きいという欠点があった。
本発明の目的はＡＴＲＦモード時の消費電力をさらに低
減させる手法を提供することにある。
本発明はアクセス動作時とＡＴＲＦモード時とで発掘回
路の発振周波斂を異ならせたことを特徴とする。
以下本発明について図面を用いて詳細に説明する。Ｔ）
ＲＡＭの矩゛小動作周期は、たとえば２７０ｎｓｅｃで
あシ、このときの基板電流は数１０μＡと大きいので基
板箱、圧発生回路はこの基板電流を吸収できる能力をも
たせる必要がある。ところがＡＴＲＦモードではり７１
／ツシュ周期は］、　５．６２５μｓｅｃ又はそれ以上
であるｌ：め、基板電流は１μ八以下になるので基板電
圧発生回路の能力を下げることができ、基板電圧発生回
路で消費さ才するαを力を大幅に下げることが可能にな
る。
本発明の第１の実施例を第３図に示す。第３図はインバ
ータ（ＮチャネルＭＯ８）ランジスタ）３段で構成され
た基板電圧発生回路用オシレータと基板電圧発生回路及
びタイマーを示す。ＡＴＲＦモード時にはスイッチング
手段を介してインバータの負荷を太きくシ、オシレータ
の発振周期を長くして基板電圧発生回路で消費する電力
を小さくしている。
第４図は第２の実施例であり、インバータ及びスイッチ
ング手段を０ＭＯ８）ランジスタで構成した例を示す。
第５図は第３の実施例であυ、基板電圧発生回路用オシ
レータとして高速オシレータ２１と低速オシレータ２２
とを設け、基板？０圧発生回路及びタイマーへはアクテ
ィブ時に高速オシレータ２１が一方ＡＴＲＦモード時に
低速オシレータ２２が接続されるようスイッチング手段
を設けたものである。さらにＡＴＲＦモード時には高速
オシレータ２１のパワーを切る手段が設けられている。
第６図にＡＴＲＦモード時ＮチャネルＭＯ８トランジス
タで構成された高速オシレータ２１のパヮ−を切る他の
実施例を示す。
第７図は第４の実施例であり、第５図の高速オシレータ
２１、及び低速オシレータをｃｈｔｏｓトランジスタで
構成した例を示す。
第８図にＡＴＲＦモード時ＣＭＯＳトランジスタで構成
さノｔた高速オシレータ２１のパワーを切る他の実施例
を示す。
【図面の簡単な説明】
第１図はＰ８ＲＡＭの構成を説明するためのブロック図
、第２図はオートリフレッシュモードを！明するタイミ
ングチャート図、第３図、４図は本発明の一実施例を示
す図、第５図、７図は本発明の他の実施例を示す図、第
６図、８図は高速オシレータの他の実施例を示す図であ
る。 １・・・・・・メモリセルアレイ、２・・・・・・行ア
ドレスデコーダ、３・・・・・・列アドレスデコーダ、
４・・・・・・内部フロック発生器、５・・・・・・オ
シレータ、６・・・・・・Ｊｌｌｌｌ、圧発生器、７・
・・・・・内部リフレッシュコントロール回Ｍ、８・・
・・・・外部リフレッシュコントロールクロック入力端
子、９・・・・・・自動リフレッシュタイマ、１０・・
・・・・リフレッシュクロック発生器、ｌｌ・・・・・
・リフレッシュアドレスカウンタ、５１・・・・・・高
速オシレータ、５２・旧・・低速オシレータ、−４８９
− ＡＴＲｒ

Claims (3)

    【特許請求の範囲】
  1. （１）オートリフレッシュ回路を内蔵した擬似スタティ
    ックメモリにおいて、基板電圧発生回路用オシレータの
    発振周波数をアクティブ時と、オートリフレッシュ時と
    で異ならせたことを特徴とする擬似スタティックメモリ
    。
  2. （２）前記オシレータとして、発振周波数の異なるオシ
    レータを２回路配置し、アクティブ時と、オートリフレ
    ッシュ時とでオシレータ出力をスイッチ手段で切り換え
    、発振周波数を変更することを特徴とする特許請求の範
    囲第（１）項記載の擬似スタティックメモリ。
  3. （３）前記オシレータ回路の出力が基板電圧発生回路に
    接続されていない期間は、オシレータ動作が停止されて
    いることを特徴とする特許請求の範囲第（２）項記載の
    擬似スタテイックメモ１八
JP58035331A 1983-03-04 1983-03-04 擬似スタテイツクメモリ Granted JPS59162690A (ja)

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EP84102179A EP0118108B1 (en) 1983-03-04 1984-03-01 Random access memory having active and standby modes
DE8484102179T DE3484518D1 (de) 1983-03-04 1984-03-01 Speicher mit wahlfreiem zugriff mit aktiv- und bereitschaftsbetrieb.
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6061992A (ja) * 1983-09-14 1985-04-09 Nec Corp 擬似スタティックメモリ
JPS63138594A (ja) * 1986-11-28 1988-06-10 Nec Corp ダイナミツクメモリ
JPH01149295A (ja) * 1987-12-03 1989-06-12 Mitsubishi Electric Corp 半導体記憶装置
JPH01213892A (ja) * 1988-02-23 1989-08-28 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JPH0214560A (ja) * 1988-06-30 1990-01-18 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JPH02156498A (ja) * 1988-12-08 1990-06-15 Mitsubishi Electric Corp リフレッシュ機能内蔵ダイナミック型半導体記憶装置
JPH02312095A (ja) * 1989-05-26 1990-12-27 Mitsubishi Electric Corp 半導体記憶装置
JPH04274084A (ja) * 1991-02-27 1992-09-30 Toshiba Corp 基板電位調整装置
JPH0745072A (ja) * 1993-07-24 1995-02-14 Nec Corp 自己リフレッシュ機能内蔵半導体集積回路装置
US5694365A (en) * 1996-02-15 1997-12-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of setting the magnitude of substrate voltage in accordance with the mode
US6700434B2 (en) 2000-08-14 2004-03-02 Mitsubishi Denki Kabushiki Kaisha Substrate bias voltage generating circuit

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6159688A (ja) * 1984-08-31 1986-03-27 Hitachi Ltd 半導体集積回路装置
US5313428A (en) * 1987-11-12 1994-05-17 Sharp Kabushiki Kaisha Field memory self-refreshing device utilizing a refresh clock signal selected from two separate clock signals
GB8801472D0 (en) * 1988-01-22 1988-02-24 Int Computers Ltd Dynamic random-access memory
GB8813795D0 (en) * 1988-06-10 1988-07-13 Cambridge Computer Ltd Memory device
US4961167A (en) * 1988-08-26 1990-10-02 Mitsubishi Denki Kabushiki Kaisha Substrate bias generator in a dynamic random access memory with auto/self refresh functions and a method of generating a substrate bias therein
JP2614514B2 (ja) * 1989-05-19 1997-05-28 三菱電機株式会社 ダイナミック・ランダム・アクセス・メモリ
JPH03231320A (ja) * 1990-02-06 1991-10-15 Mitsubishi Electric Corp マイクロコンピュータシステム
US5243576A (en) * 1990-08-30 1993-09-07 Nec Corporation Semiconductor memory device
JPH04255989A (ja) 1991-02-07 1992-09-10 Mitsubishi Electric Corp 半導体記憶装置および内部電圧発生方法
JPH0528634A (ja) * 1991-07-18 1993-02-05 Canon Inc 磁気記録装置
US5329168A (en) * 1991-12-27 1994-07-12 Nec Corporation Semiconductor integrated circuit device equipped with substrate biasing system selectively powered from internal and external power sources
EP0836194B1 (en) * 1992-03-30 2000-05-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JP3090833B2 (ja) * 1993-12-28 2000-09-25 株式会社東芝 半導体記憶装置
DE19618094C2 (de) * 1996-05-06 1999-06-02 Sgs Thomson Microelectronics Steuerschaltung mit nachstimmbarem Standby-Oszillator
US6134167A (en) * 1998-06-04 2000-10-17 Compaq Computer Corporation Reducing power consumption in computer memory
US6038673A (en) * 1998-11-03 2000-03-14 Intel Corporation Computer system with power management scheme for DRAM devices
US6208577B1 (en) * 1999-04-16 2001-03-27 Micron Technology, Inc. Circuit and method for refreshing data stored in a memory cell
JP2001338489A (ja) 2000-05-24 2001-12-07 Mitsubishi Electric Corp 半導体装置
US6947345B2 (en) * 2001-04-02 2005-09-20 Nec Electronics Corporation Semiconductor memory device
JP3724464B2 (ja) * 2002-08-19 2005-12-07 株式会社デンソー 半導体圧力センサ
US6894917B2 (en) * 2003-01-17 2005-05-17 Etron Technology, Inc. DRAM refresh scheme with flexible frequency for active and standby mode
US20050088894A1 (en) * 2003-10-23 2005-04-28 Brucke Paul E. Auto-refresh multiple row activation
JP4549711B2 (ja) * 2004-03-29 2010-09-22 ルネサスエレクトロニクス株式会社 半導体回路装置
JP2006146992A (ja) * 2004-11-16 2006-06-08 Elpida Memory Inc 半導体メモリ装置
US9384818B2 (en) * 2005-04-21 2016-07-05 Violin Memory Memory power management

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5545158A (en) * 1978-09-27 1980-03-29 Hitachi Ltd Mis field effect semiconductor circuit device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3806741A (en) * 1972-05-17 1974-04-23 Standard Microsyst Smc Self-biasing technique for mos substrate voltage
US4030084A (en) * 1975-11-28 1977-06-14 Honeywell Information Systems, Inc. Substrate bias voltage generated from refresh oscillator
JPS5559756A (en) * 1978-10-30 1980-05-06 Fujitsu Ltd Semiconductor device
US4356412A (en) * 1979-03-05 1982-10-26 Motorola, Inc. Substrate bias regulator
JPS5694654A (en) * 1979-12-27 1981-07-31 Toshiba Corp Generating circuit for substrate bias voltage
JPS58105563A (ja) * 1981-12-17 1983-06-23 Mitsubishi Electric Corp 基板バイアス発生回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5545158A (en) * 1978-09-27 1980-03-29 Hitachi Ltd Mis field effect semiconductor circuit device

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6061992A (ja) * 1983-09-14 1985-04-09 Nec Corp 擬似スタティックメモリ
JPH0312393B2 (ja) * 1983-09-14 1991-02-20 Nippon Electric Co
JPS63138594A (ja) * 1986-11-28 1988-06-10 Nec Corp ダイナミツクメモリ
JPH01149295A (ja) * 1987-12-03 1989-06-12 Mitsubishi Electric Corp 半導体記憶装置
JPH01213892A (ja) * 1988-02-23 1989-08-28 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JPH0214560A (ja) * 1988-06-30 1990-01-18 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JPH02156498A (ja) * 1988-12-08 1990-06-15 Mitsubishi Electric Corp リフレッシュ機能内蔵ダイナミック型半導体記憶装置
JPH02312095A (ja) * 1989-05-26 1990-12-27 Mitsubishi Electric Corp 半導体記憶装置
JPH04274084A (ja) * 1991-02-27 1992-09-30 Toshiba Corp 基板電位調整装置
JPH0745072A (ja) * 1993-07-24 1995-02-14 Nec Corp 自己リフレッシュ機能内蔵半導体集積回路装置
US5694365A (en) * 1996-02-15 1997-12-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of setting the magnitude of substrate voltage in accordance with the mode
US6700434B2 (en) 2000-08-14 2004-03-02 Mitsubishi Denki Kabushiki Kaisha Substrate bias voltage generating circuit

Also Published As

Publication number Publication date
EP0118108A3 (en) 1988-02-03
DE3484518D1 (de) 1991-06-06
EP0118108B1 (en) 1991-05-02
EP0118108A2 (en) 1984-09-12
US4616346A (en) 1986-10-07
JPH0311033B2 (ja) 1991-02-15

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