JPH01149295A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は間欠動作を行なう基板バイアス電圧発生回路
と、セルフリフレッシュ（自己リフレッシュ）モード動
作を有する半導体記憶装置に関する。

〔従来の技術〕

近年、パーソナルコンピュータ（以下「パソコン」とい
う）の普及が著しい。特に、最近では携帯型パソコンに
対する震要が増大している。このような１帯型パソコン
に用いられる記憶装置としては、通常ダイナミック型半
導体記憶装置あるいはスタチック型半導体記憶装置が用
いられている。

このうちダイナミック型半導体記憶装置は、半導体基板
上に設けられたキャパシタに情報電荷を蓄積するという
原理を用いている。

このようなダイナミック型半導体記憶装置では、接合リ
ーク等により蓄積電荷が徐々に失われるため、ある一定
時間ごとに蓄積情報を再書き込みする、いわゆるリフレ
ッシュ動作が必要である。通常、このようなリフレッシ
ュは、ＲＡＳオンリーリフレッシュ、ＣＡＳビフォアＲ
ＡＳリフレッシュ等のリフレッシュ操作が行われるが、
これらのリフレッシュ操作は、いずれも外部クロックに
より１サイクルずつ制御する方式であるため、すべてメ
モリセルに対して再書き込みを行うには複雑な制御が必
要となり、好ましくない。

そこで、例えば［山田他“Ａｕｔｏ／５ｅｌｆ　Ｒｅｆ
ｒｅｓｈ機能内蔵６４Ｋｂｉｔ　　ＭＯＳダイナミック
ＲＡＭ”電子通信学会論文誌’８３／１　ｖｏｌ、Ｊ６
６−Ｃ，Ｎｏ、１　、　ｐｐ、　６２−６９．　Ｊに示
されている如く、アドレスカウンタとタイマ回路を内蔵
して自動的にリフレッシュを続行するというセルフリフ
レッシュ（自己リフレッシュ）モードを有するダイナミ
ック型半導体記憶装置が考案され商用に供されている。

このセルフリフレッシュ動作は前述の文献に詳しく記載
されているが、以下に簡単に説明する。

ダイナミック型半導体記憶装置の待機状態と動作状態を
区別する信号ＲＡＳが“Ｈ″レベル待機状態）に保たれ
、外部からリフレッシュ制御端子（図示省略）に与えら
れるリフレッシュ制御信号ＲＥＦが°“Ｈ１１からＬ″
になると、セルフリフレッシュが開始され、まずアドレ
スカウンタにより指定されたアドレスのメモリセルに対
しオートリフレッシュ時の動作と同じ１サイクルのリフ
レッシュ動作が行われる。そして、この１サイクルのリ
フレッシュ動作が完了すると、ダイナミック型半導体記
憶装置に設けられているタイマ回路（図示省略）が動き
始め、あらかじめタイマ回路にセットされている時間（
約１６μｓ）を越えてリフレッシュ制御信号ＲＥＦが“
Ｌ　１１に保持されると、アドレスカウンタが１ビツト
インクリメントされてそのリフレッシュアドレスに対応
するメモリセルがリフレッシュされる。この後、再び前
記タイマ回路が動き始め、上記と同様にして、さらに１
ビツトインクリメントされたリフレッシュアドレスに対
応するメモリセルがリフレッシュされる。このような一
連の動作は、リフレッシュ制御信号ＲＥＦが“Ｌ　９９
に保持される限り継続され、通常のリフレッシュモード
と同様に（６４にの場合）約２ｍｓ毎に１２８サイクル
のリフレッシュが行われ、全メモリセルがリフレッシュ
される。

ここで、前記タイマ回路について説明する。このタイマ
回路は、基板に与える電位、すなわち基板バイアス電圧
を発生させる基板バイアス電圧発生回路に用いられてい
るリングオシレータの出力に基づいて動作する。第２図
はリングオシレータ。

基板バイアス電圧発生回路およびタイマ回路を備えた従
来回路を示す図である。同図において、１は基板バイア
ス電圧発生回路であり、２は電源電位■。０と接地電位
ＧＮＤとの間で出力レベルが交互に変化するようなパル
ス波形を作成するリングオシレータである。このリング
オシレータ２の出力に基づいて基板バイアス電圧発生回
路１から基板バイアス電圧が出力されるように構成され
ている。また、基板バイアス電圧発生回路１は、Ｎチャ
ネルトランジスタＱ１．Ｑ２およびコンデンサＣにより
構成され、この回路１の入力側と出力側との間にコンデ
ンサＣおよびＮチャネルトランジスタＱ１がこの順で直
列に介挿されている。そして、このＮチャネルトランジ
スタＱ１のゲートが出力側と接続されている。また、コ
ンデンサＣとＮチャネルトランジスタ０１間のノードＮ
と接地電位ＧＮＤとの間にＮチャネルトランジスタＱ２
が介挿され、このＮチャネルトランジスタＱ２のゲート
が上記ノードＮと接続されている。また、タイマ回路３
はリングオシレータ２の出力側と接続され、リングオシ
レータの出力信号に基づきタイマ回路３にあらかじめセ
ットされている時間（約１６μｓ）ごとにセルフリフレ
ッシュ用のタイミング信号を出力するように構成される
。

この基板バイアス電圧発生回路の動作は次のとおりであ
る。まず、リングオシレータ２の出力が電源電位■。０
になる時（ステップ１）、ノードＮの電圧は、コンデン
サＣによる容量結合により電源電位Ｖ。。レベルまで高
くなろうとするが、ノードＮの電圧がＮチャネルトラン
ジスタＱ２のスレッシホールド電圧■■２まで上昇する
とＮチャネルトランジスタＱ２が導通状態になってそれ
以上の電圧上昇が抑えられ、これによりノードＮは電圧
■□２に保たれる。次に、リングオシレータ２の出力が
接地電位ＧＮＤになる時（ステップ２）、ノードＮの電
圧は、コンデンサＣの容量結合により電圧（■□２　　
’ＣＣ）になろうとするが、ノードＮの電圧が端子王の
電圧ＶＴからＮチャネルトランジスタＱ１のスレッシホ
ールド電圧ＶＴＩを減じた電圧（Ｖ、−Ｖ□１）より小
さくなるとＮチャネルトランジスタＱ１が導通状態にな
って、ノードＮの電圧はそれほど低くならない。ステッ
プ１およびステップ２をそれぞれ１回ずつ行なうと、ノ
ードＮの電圧および電圧■１は低下する。なお、その程
度は容量Ｃおよび電圧■１の負荷容量の比で決まる。さ
らに、ステップ１およびステップ２を数回繰り返すと、
ノードＮの電圧は電圧（■□２−■　）と電圧■　との
間の発振となり、電圧■□ＣＣＴ２ は電圧（Ｖ、□−Ｖ　ｃｃ　＋　Ｖ　ｒ　１）の一定員
電圧となる。

例えば、Ｖ　　＝５Ｖ、Ｖ１１＝Ｖ、２−ＩＶの時、Ｃ Ｖ、＝−３Ｖが得られ、半導体基板（図示省略）に与え
られる。　　　− ところで、半導体記憶装置の待機状態（制御信号ＲＡＳ
が“Ｈ”レベル）における消費電力は、この基板バイア
ス電圧発生回路１における消費電力が大部分を占める。

そこで、これを低減するために例えば「Ｗ、Ｌ、Ｈａｒ
ｔｉｎｏ　ｅｔ　ａｌ、、”＾ｎ　０ｎ−ＣｈｉｐＢａ
ｃｋ−Ｂｉａｓ　Ｇｅｎｅｒａｔｏｒ　ｆｏｒ　ＨＯ３
Ｄｙｎａｍｉｃ　Ｍｅｍｏｒｙ。

ＩＥＥＥ　Ｊ、５ｏｌｉｄ−８ｔａｔｅ　　Ｃ１ｒｃｕ
ｉｔｓ、ｖｏｌ、５ｃｉ５．Ｎｏ。

５、Ｅｌｆ）、８２０−８２６．ＯＣｔ、１９８０　Ｊ
に記載されている如く、基板バイアス電圧発生回路１を
間欠動作させる方法が考案されている。第３図は、この
考案に係る一実施例を示す図である。同図において、従
来例である第２図との相違点は、基板バイアス電圧発生
回路１の出力電圧を検出する基板電位検出回路４が設け
られていることと、この基板電位検出回路４の出力信号
に基づいてリングオシレータ２の動作を制御する制御回
路５が設けられていることである。同図に示すように、
基板電位検出回路４により基板電位が常時監視されて、
この基板電位が所定のレベルに到達した後は制御回路５
によりリングオシレータ２の発振が停止されて基板バイ
アス電圧発生回路１の動作も停止される。また、基板電
位がなんらかの理由により所定のレベルより高くなれば
制御回路５を介して再びリングオシレータ２が動作され
るように構成されている。こうして、基板電位に基づい
て基板バイアス電圧発生回路１が間欠的に動作し、消費
電力の低減が図られている。

〔発明が解決しようとする問題点〕 従来の間欠動作が行われる基板バイアス電圧発生回路１
を有する半導体記憶装置は以上のように構成され、基板
電位に応じてリングオシレータ２が間欠動作される。し
たがって、上記第３図の構成において、第２図のタイマ
回路３を内蔵したセルフリフレッシュ方式を採用しよう
とすると、基板バイアス電圧発生回路１の専用のリング
オシレータ２以外に、タイマ回路３用として常時発振し
ているリングオシレータ（図示省略）が新たに必要とな
り、半導体記憶装置のサイズが大きくなるという問題点
があった。

この発明は上記のような問題点を解消するためになされ
たもので、１つの発振器により間欠動作を行なう基板バ
イアス電圧発生回路と、セルフリフレッシュ用のタイミ
ング信号を作成するタイマ回路との両方を同時に実現で
き、サイズの小さな半導体記憶装置を得ることを目的と
する。

〔問題点を解決するための手段〕

この発明は、発振器の出力に基づいて一定電圧を発生さ
せる基板バイアス電圧発生回路と、前記発振器の出力に
基づいて一定時間ごとにセルフリフレッシュ用のタイミ
ング信号を出力するタイマ回路とを備えた半導体記憶装
置において、前記基板バイアス電圧発生口°路の出力電
圧を検出し、その電圧に応じて前記発振器から前記基板
バイアス電圧発生回路への出力の導通・′ａｒ！ｆｔを
制御する手段を設けている。

〔作用〕

この発明における半導体記憶装置は、発振器の出力に基
づいてタイマ回路が常に一定時間ごとに信号を出力する
一方、基板バイアス電圧発生回路の出力電圧を検出し、
前記出力電圧が所定レベルより高ければ前記発振器の出
力が前記基板バイアス電圧発生回路に与えられて、基板
バイアス電圧発生回路が動作し、逆に低ければ前記発振
器の出力が基板バイアス電圧発生回路に与えられるのが
停止される。

〔実施例〕

第１図はこの発明に係る一実施例を示す図である。同図
において、従来例である第３図との相違点は、リングオ
シレータ２とセルフリフレッシュモード用のタイマ回路
３とが接続されていることと、制御回路５により開閉が
制御されるスイッチ回路６．インバータ１．、、−１　
　が直列に接続されてリングオシレータ２とコンデンサ
Ｃとの間に介挿されていることである。インバータ１１
．１２はキャパシタＣを駆動するための比較的駆動能力
の高いインバータであり、第２図あるいは第３図におけ
るリングオシレータ２中の最終段のインバータ（図示省
略）に相当するサイズである。その他の構成については
従来例と同じである。

次に、動作について説明する。基板バイアス電圧発生回
路１の動作原理は従来例である第２図あるいは第３図と
同じであるが第３図における従来例では、基板電位検出
回路４により基板電位が常時監視されて、これが所定の
レベルに到達した後は制御回路５によりリングオシレー
タ２の発振が停止されていたが、本発明ではリングオシ
レータ２の発振そのものは停止されず、制御回路５によ
リスイッチ回路６が遮断されてリングオシレータ２の出
力とキャパシタＣの間の電気的接続が切り離される。ま
た、基板電位が所定のレベルより高くなれば制ｗＪ何路
５を介し再びスイッチ回路６が導通状態になりリングオ
シレータ２の出力側とインバータ■１の入力側とが電気
的に接続されて基板バイアス電圧発生回路１の動作が再
開される。

一方、リングオシレータ２の出力に基づいてタイマ回路
３は、あらかじめセットされている時間（約１６μｓ）
ごとに上記のセルフリフレッシュ動作を行うためのタイ
ミング信号を出力する。

以上のように、１つのリングオシレータ２により間欠動
作を行なう基板バイアス電圧発生回路１とセルフリフレ
ッシュ用のタイミング信号を出力するタイマ回路３の両
方が同時に実現できるので、サイズの小さな半導体記憶
装置が得られる。

（発明の効果） 以上のように、この発明の半導体記憶装置によれば、基
板バイアス電圧発生回路の出力電圧を検出し、その電圧
に応じて発振器から前記基板バイアス電圧発生回路への
出力の導通・遮断を制御する手段を設けたので、前記基
板バイアス電圧発生回路の間欠動作が可能となって消費
電力が低減できるとともに、前記発振器の出力に基づい
てタイマ回路は一定時間ごとにセルフリフレッシュ用の
タイミング信号を出力することができるので、新たに前
記タイマ回路専用の発振器を設ける必要はなくなり小型
の半導体記憶装置を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る半導体記憶装置の回
路図、第２図は従来の半導体記憶装置の回路図、第３図
は従来の他の半導体記憶装置の回路図である。 図において、１は基板バイアス電圧発生回路、２はリン
グオシレータ、３はタイマ回路、４は基板電位検出回路
、５は制御回路、６はスイッチ回路である。 なお、各図中同一符号は同一または相当部分を示す。 第１図 １：奈耀ノ召アス電斥Ｉｔヱ回ヌ汐 ２：１！ンク″ズシレータ ３：タイマ回路 ４：茶液を仇藤ね回路 ５：悌１円１回芳 ６：スイツ＋回路

Claims (1)

【特許請求の範囲】
1. （１）発振器の出力に基づいて一定電圧を発生させる基
   板バイアス電圧発生回路と、前記発振器の出力に基づい
   て一定時間ごとにセルフリフレッシュ用のタイミング信
   号を出力するタイマ回路とを備えた半導体記憶装置にお
   いて、 前記基板バイアス電圧発生回路の出力電圧を検出し、そ
   の電圧に応じて前記発振器から前記基板バイアス電圧発
   生回路への出力の導通・遮断を制御する手段を設けたこ
   とを特徴とする半導体記憶装置。