JPH02137186A - 半導体ダイナミックメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は半導体ダイナミックメモリ装置に関するもの
である。

従来の技術 ＭＯＳトランジスタを用いた大容量メモリ装置としては
、１箇のトランジスタと１箇のキャパシタとでメモリセ
ルを構成したダイナミックメモリ装置が有利であり、一
般的である。この種のメモリ装置はキャパシタに電荷を
蓄積し、この電荷の有無で書き込み情報が２値論理の０
であるかｌであるかを判定するため、長時間放置すると
キャパシタの微小リーク電流により蓄積電荷が減少し、
書き込み情報が失われてしまう。従って、蓄積電荷が一
定量以下に減少する前に情報を読出し、同じ情報を書き
込むリフレッシュと呼ばれる動作を実行し、情報の消失
を防止する。

しかしながら半導体ダイナミックメモリ装置は、メモリ
装置としては読出しも書き込みも行わない待機状態にお
いても、リフレッシュ動作が不可欠のため、リフレッシ
ュに必要なアドレスの設定やクロックの供給を外部回路
で行わねばならない。そのために、メモリシステムが複
雑になる傾向にあった。

近年、メモリシステムの簡略化を目的として、リフレッ
シュを外部回路に依らず、半導体ダイナミックメモリ装
置内部で行うセルフ・リフレッシュ方式が提案された（
例えば日経エレクトロニクスｎｏ、２１５．ｐｐ、１６
７（１９７９））。

以下に従来の半導体ダイナミックメモリ装置のセルフ・
リフレッシュについて説明する。第４図は従来のセルフ
・リフレッシュ回路のブロック図であり、３１はメモリ
セル・マトリックス、３２は行選択回路、３３はセンス
・リフレッシュ・アンプ、３４は所定の周期で自励的に
動作するセルフ・リフレッシュ・クロック発生器、３５
はセルフ・リフレッシュ・クロックに同期し制御クロッ
クを発生する制御クロック発生器、３６はリフレッシュ
・アドレス・カウンタである。以上のように構゛成され
たセルフ・リフレッシュ回路の動作は、先ずセルフ・リ
フレッシュ・クロックに同期した制御クロックによりリ
フレッシュ・アドレス・カウンタ３６で指定された行ア
ドレスに属するメモリセルのリフレッシュを実行する。

その後、リフレッシュ・アドレス・カウンタ３６を１ビ
ツト前進させる動作を１リフレッシュ周期内に行う。こ
の動作を繰返し継続すると、ｍ行×ｎ列のメモリセル・
マトリックスをもつメモリ装置では、セルフ・リフレッ
シュをｍ周期実行することで、全メモリセルのリフレッ
シュが完了する。これを継続して実行すれば外部回路な
しでダイナミックメモリ装置のリフレッシュが可能とな
る。

このためセルフ・リフレッシュは、システムの電源が切
断された時に、電池でダイナミックメモリ装置の情報を
保護する場合に主として用いられる。

セルフ・リフレッシュ・クロック発生器３４は、一定周
期で発振する発娠器出力を分周してクロックを発生させ
ている。このため、セルフ−リフレッシュ周期は、−度
設定すれば温度条件や電源条件により若干変動するもの
の、大きく変化することはない。

発明が解決しようとする課題 セルフ・リフレッシュ時の平均消費電流は、セルフ・リ
フレッシュ・クロックの周期にほぼ反比例し、消費電流
を減少させるためにはセルフ・リフレッシュ・クロック
の周期を長（設定すればよい。ところが、この周期を、
メモリセルの記憶保持時間ＴＨをメモリセル・マトリッ
クスの行の数ｍで割った値以上に長く設定すると、全メ
モリセルを記憶保持時間ＴＨ以内でリフレッシュするこ
とができなくなる。さらに、このＴ、は周囲温度が１０
℃上昇すると、約半分に減少する。従って、高温時でも
正しくセルフ・リフレッシュ動作を実行するためには、
セルフ・リフレッシュ・クロック周期を、十分余裕をも
って、短か（設定する必要があり、消費電流を減少させ
ることがむっかじいという問題点を有していた。

本発明の目的は、上記従来の問題点を解決するもので、
高温時においても誤動作せず、通常使用温度の室温付近
でセルフ・リフレッシュ時の消費電流が少ない半導体ダ
イナミックメモリ装置を提供することにある。

課題を解決するための手段 この目的を達成するために、本発明の半導体ダイナミッ
クメモリ装置は、半導体基板上に設けたＰＮ接合の第１
の端子を所定の電圧まで同ＰＮ接合を逆方向にバイアス
するように充電する第１の回路手段と、前記第１の端子
が所定の電圧まで充電された後、前記第１の端子を電源
から切断する第２の回路手段と、前記第１の端子の電圧
レベルを検出する電圧検出器と、前記電圧検出器の出力
により前記第１の端子の充電、及び電源からの切断をｆ
ｌｉｌＪ御する第１の発振回路とを備え、前記第１の発
振回路の出力であるクロック・パルスの１周期の時間で
、全メモリセルのリフレッシュを完了させる構成である
。

また、これに加えて、起動信号の印加で起動し、停止信
号の印加で停止する第２の発振回路を含み、その出力の
クロック・パルスの周期が第１の発振回路の出力の周期
よりも短か（、前記第１の発振回路の出力の１周期毎に
所定の数のクロック・パルスを発生後′、停止する間歇
発振動作を繰返させる第３の回路手段を備えた構成を持
つ。

作用 上記の構成によると、ＰＮ接合の第１の端子が所定の電
圧まで充電された後、電源から切断されると、同ＰＮ接
合の逆方向リーク電流により、第１の端子の電圧は、時
間の経過とともに減衰する。この電圧が電圧検出器の検
出レベルに達した後、第１の端子を所定の電圧まで再度
充電し、電源から切断すると、第１の端子の電圧は再び
減衰する。この動作を繰返すと発振動作が継続する。

このとき、発振回路の周期はＰＮ接合の逆方向リーク電
流の大小でほぼ決定され、高温で短く、低温で長くなる
。第１の発掘回路の周期Ｔ１の中で全メモリセルをリフ
レッシュするために必要なｍ回のセルフ・リフレッシュ
を実行すると、平均リフレッシュ周期Ｔ＋／ｍもまた高
温で短がく、低温で長くなる。従って、この周期に反比
例する平均リフレッシュ電流は、高温で大きく、低温で
小さくなる。セルフ・リフレッシュ・クロックの周期を
動作最大温度で従来と同じ値に設定すると、通常使用温
度ではクロックの周期が長くなり、消費電流が減少する
。

また１、第１の発掘回路の出力の１周期毎にｍ箇のクロ
ック・パルスを発生、停止する間歇発振動作をする警２
の発振回路の出力をセルフ・リフレッシュ・クロックに
用いると、クロック・パルス停止期間は最も消費電流が
小さい待機状態にできるため、常時連続してクロックを
動作させる従来の方式に比べ、セルフ・リフレッシュ時
の消費電流を減少させることができる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。第１図は本発明の一実施例の半導体ダイナミッ
クメモリ装置のうち、セルフ・リフレッシュ・クロック
を発生するタイミング発生器のブロック図である。第１
図において、１１は半導体基板上に設けたＰＮ接合、１
２はＰチャネル・ＭＯＳトランジスタ、１３はＣＭＯＳ
インバータを偶数段従属接続した電圧検出器、１４は電
圧検出器１３の出力波形を遅延させる遅延回路で、これ
ら全部で第１の発振回路１８を構成する。さらに１９は
信号により起動と停止が可能な第２の発信回路、２０は
計数回路である。上記の遅延回路、第２の発振回路、計
数回路は、いずれもＣＭＯ３で回路構成する。トランジ
スタ１２のソースは、電源１７に、ドレインは、ＰＮ接
合１１の第１の端子（Ｎ型半導体側）１５に接続されて
いる。また、ＰＮ接合の第２の端子（Ｐ型半導体側）１
６は半導体基板または、接地電位に接続されている。第
１の端子１５は、電圧検出器１３の入力に接続され、電
圧検出器１３の出力は遅延回路１４を経て、トランジス
タ１２のゲートに接続されている。電圧検出器１３の出
力は、同時に第２の発振回路１９の起動信号入力端子に
も接続され、第２の発振回路１９の出力は、計数回路２
０に接続されるとともに、セルフ・リフレッシュ・クロ
ックとして出力端子２３に引き出される。計数回路２０
の出力は第２の発振回路１９の停止信号入力端子に接続
されている。

本実施例の半導体ダイナミックメモリ装置は、要するに
、第４図に示す従来の回路のうち、セルフ・リフレッシ
ュ・クロック発生器３４の替わりに、上記の第１図に示
すタイミング発生器の出力端子２３のセルフ・リフレッ
シュ・クロックを用いてセルフ・リフレッシュ回路を構
成したものである。つまり、第４図のセルフ・リフレッ
シュ・クロック発生器３４以外の構成は、従来と同じで
よい。

また、第１図中のＰＮ接合１１はメモリセルに含むＰＮ
接合と同一基板上に同一製造工程でつくる。

以上のように構成された本実施例の半導体ダイナミック
メモリ装置について、以下にその動作を説明する。第２
図は第１図中の、第１の発振回路１８の動作を説明する
タイミング図で、（ａ）に全体図を、（ｂ）に同全体図
うちの点線で囲んだ部分の拡大図を示す。第１の端子１
５が電源電圧５Ｖまで充電された後、電源から切断され
ると、ＰＮ接合１１の逆方向リーク電流のために第１の
端子１５の電圧は時間の経過と共に減衰する。この電圧
が電圧検出器１３の電圧検出レベルに達すると、電圧検
出器１３の出力波形は反転してロウレベルとなる。これ
をうけて遅延時間りの後、遅延回路１４も反転し、トラ
ンジスタ１２のゲートをロウレベルにする。Ｐチャネル
・トランジスタ１２はオン状態になり、電源１７と第１
の端子１５を導通させる。第１の端子１５の電圧は電源
から流入する電流で上昇し始め、電圧検出レベルを横切
った時に電圧検出器１３の出力がハイレベルに転じ、そ
の後、遅延時間りを経過してトランジスタ１２のゲート
がハイレベルに戻り、トランジスタ１２をオフし、第１
の端子が電源から切断される。第１の端子１５は遅延時
間りの間に完全に電源電圧まで充電されており、電源か
ら切断されると、再びＰＮ接合１１のリーク電流のため
に電圧は減衰し始める。こうした動作が繰返され発振動
作が継続する。発振周期は第１の端子１５の電圧が電源
電圧から電圧検出レベルに減衰するまでの時間でおおむ
ね決定されるため、ＰＮ接合１１の逆方向リーク電流の
増加する高温では周期が短かく、リーク電流の減少する
低温では長く変化する。

第３図は第２の発振回路１９の動作を説明するタイミン
グ図である。第１の発振回路１８の出力波形の降下エツ
ジで第２の発振回路１９が起動され、周期Ｔ２で発振し
始める。ここで、Ｔ２は第１の発振回路１８の周期Ｔ１
よりも小である。周期Ｔ２のクロック・パルスがｍＭ発
生すると、第ｍ番目の上昇エツジで計数回路の出力が立
下り、これが停止信号となり、第２の発振回路１９が停
止する。

以上のように本実施例によれば、逆方向リーク電流によ
り電圧を減衰させるＰＮ接合と、これを再び充電するた
めの回路手段、すられち、電圧検出器１３および遅延回
路１４とで第１の発振回路を構成したことにより、この
発振周期で制御したメモリセルの平均リフレッシュ周期
を温度の低下１０℃あたり約２倍に長（変化させること
ができ、室温での平均リフレッシュ電流の値を温度７０
℃での値に比べ、約１桁減少させることができる。また
、第２の発振回路１９および計数回路２０を付加してセ
ルフ・リフレッシュ・クロックを間歇発振動作させたこ
とにより、従来の連続動作に比較して、消費電流が約１
０μＡ減少する。

さらに、メモリセルの記憶保持時間の温度変化は電荷蓄
積節点に接続されたＰＮ接合のリーク電流に起因し、同
一基板上に同一製造工程でつくられたＰＮ接合を持つ本
実施例の第１の発振回路の周期の温度変化と本質的に同
様の特性を示すため、本実施例では温度が変化してもセ
ルフ・リフレッシュ周期がメモリセルの記憶保持時間に
常に対応して変化し、高温時におけるセルフ・リフレッ
シュ特性の信頼性が向上する。

なお、本実施例では、周期Ｔ＋がＴ２に比べ十分大きい
場合を示したが、Ｔ２　Ｘｍ＞ＴＩの場合、停止信号よ
り前に次の起動信号がくることを防ぐため、起動信号で
計数回路をリセットし、第２の発振回路が連続発振とな
るようにしてもよい。また、第１の発振回路の周期をよ
り長く設定するために、ＰＮ接合１１と並列にキャパシ
タを接続してもよい。さらに、第１の発振回路の出力と
第２の発振回路の起動信号入力との間に分周回路を設け
、起動信号の周期を長くしてもよい。また、本実施例で
は、セルフ・リフレッシュ・クロックを発生するタイミ
ング発生器をメモリ装置と同一基板に設けたが、タイミ
ング発生器のみを別の半導体基板上に設けてもよい。こ
の場合でも、リフレッシュ電流の低消費電流化と信頼性
の向上が得られるとともに、１箇のタイミング発生器で
複数筒のメモリ装置のリフレッシュが可能となる。

発明の効果 本発明の効果として、逆方向リーク電流により電圧を減
衰させるＰＮ接合と再び充電する回路手段で発振回路を
構成することにより、この発娠周期で制御するメモリセ
ルの平均リフレッシュ周期を温度の低下にともない長（
変化させることができ、室温での平均リフレッシュ電流
の値を高温での値に比べ減少させることができる。また
、間歇発振動作するクロックを用いることにより、従来
の連続動作に比較し消費電流を減少させることができる
。さらに、メモリセルの記憶保持時間の温度変化は電荷
蓄積節点に接続されたＰＮ接合のリーク電流に起因し、
ＰＮ接合を持つ第１の発振回路の周期の温度変化と本質
的に同様の特性を示すため、本発明では温度が変化して
も平均リフレッシュ周期がメモリセルの記憶保持時間に
常に対応して変化し、高温時におけるリフレッシュ特性
の信頼性が向上する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるダイナミックメモリ
装置のうちのセルフ・リフレッシュ・クロックを発生す
るタイミング発生器のブロック図、第２図は第１図中の
第１の発振回路の動作を説明するタイミング図、第３図
は第１図中の第２の発振回路の動作を説明するタイミン
グ図、第４図は従来の半導体ダイナミックメモリ装置で
用いられたセルフ・リフレッシュ回路のブロック図であ
る。 １１・・・・・・ＰＮ接合、１２・・・・・・Ｐチャネ
ルＭＯＳトランジスタ、１３・・・・・・電圧検出器、
１４・・・・・・遅延回路、１８・・・・・・第１の発
振回路、１９・・・・・・第２の発振回路、２０・・・
・・・計数回路。 代理人の氏名　弁理士　粟野重孝　ほか１名）２−一 １３−・ ！５−− １６　−・− Ｉ７　−・− ２１−・− ＰＮ＃合 ｐ　４−　？卆ルＭＯ５トランジスタ 霊圧検出ａ ＰＮＮ会合鶴−の扇子 ＰＮ道会の填二の扇子 電　　　源 第１０養播１ｉｉ］路 第２の発煩６の起１１号λ力 礪２の発振６の沸止壇号λＤ 第２図 ム）全体図 第　１　口

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に設けたＰＮ接合の第１の端子を所
   定の電圧まで前記ＰＮ接合を逆方向にバイアスするよう
   に充電する回路手段と、前記第１の端子が所定の電圧ま
   で充電された後、前記第１の端子を電源から切断する回
   路手段と、前記第１の端子の電圧レベルを検出する電圧
   検出器と、前記電圧検出器の出力により前記第１の端子
   の充電、及び電源からの切断を制御する第１の発振回路
   とを備え、前記発振回路の出力であるクロック・パルス
   の１周期の時間で、全メモリセルのリフレッシュを完了
   させる半導体ダイナミックメモリ装置。
2. （２）出力のクロック・パルスの周期が第１の発振回路
   の出力の周期よりも短かい第２の発振回路を含み、前記
   第１の発振回路の出力の１周期毎に所定の数のクロック
   ・パルスを発生後、停止する間歇発振動作を繰返させる
   回路手段を備えたことを特徴とする請求項１記載の半導
   体ダイナミックメモリ装置。