JPH0673237B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ダイナミック型RAM（ランダム・アクセス・メモ
リ）のように基板バイアス電圧発生回路を内蔵した半導
体記憶装置に利用して有効な技術に関するものである。

〔背景技術〕

MOSFET（絶縁ゲート形電界効果トランジスタ）で構成さ
れた半導体記憶装置においては、基板との寄生容量を減
少させる等のための基板バックバイアス電圧を内蔵の基
板バイアス電圧発生回路により形成することが公知であ
る。このように基板バイアス電圧発生回路を内蔵するこ
とによって、5Vのような単一電圧化と外部端子の削減を
図ることができる。

ところで、内部の各回路が一斉に動作を開始する選択状
態と内部回路が何も動作を行わない非選択状態とでは、
基板に流れる電流が大きく異なる。このように内部回路
の動作に無関係に発生する発振パルスを整流して基板バ
ックバイアス電圧を形成する場合には、必然的にその最
悪条件を想定してその電流供給能力を設定することにな
る。このため、基板バイアス電圧発生回路における消費
電流が多くなるとともに、その電圧変動幅が大きくなる
という問題が生じる。

そこで、本願発明者等は、先に基板バックバイアス電圧
をモニターして、そのレベルが一定レベルに達したら、
基板バイアス電圧発生回路の動作を停止させることを考
えた。さらに、本願発明者等は、基板バイアス電圧源か
らレベル検出回路への電流供給を小さくするため、レベ
ル検出回路を構成するMOSFETのコンダクタンスを小さく
していることから、電源投入時に基板バイアス電圧回路
の立ち上がりが遅くなるという新しい問題を発見した。
（基板バイアス電圧発生回路については、たとえば特開
昭55−13566号公報参照） 〔発明の目的〕 この発明の目的は、低消費電力で，電源投入時を含んで
より安定した動作を行う基板バイアス電圧発生回路を具
備する半導体集積回路を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書を記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、電
源投入時に、基板バイアス電圧発生回路の起動制御信号
を強制的に起動状態とし、安定動作後は、この起動回路
を電気的に開放して通常のレベル検出動作を電圧発生制
御を行わせるものである。

〔実施例〕

第２図には、この発明に係るダイナミック型RAMの一実
施例の回路図が示されている。同図の各回路素子ないし
回路ブロックは、公知の半導体集積回路の製造技術によ
って、特に制限されないが、単結晶シリコンのような１
個の半導体基板上において形成される。

１ビットのメモリセルMCは、その代表として示されてい
るように情報記憶キャパシタCsとアドレス選択用MOSFET
Qmとからなり、論理“1",“0"の情報はキャパシタCsに
電荷が有るか無いかの形で記憶される。情報の読み出し
は、MOSFET Qmをオン状態にしてキャパシタCsを共通の
データ線DLにつなぎ、データ線DLの電位がキャパシタCs
に蓄積された電荷量に応じてどのような変化が起きるか
をセンスすることによって行われる。メモリセルMCを小
さく形成し、かつ共通のデータ線DLに多くのメモリセル
をつないで高集積、大容量のメモリマトリックスにして
あるため、上記キャパシタCsと、共通データ線DLの浮遊
容量Co（図示せず）との関係は、Cs/Coの比が非常に小
さな値になる。したがって、上記キャパシタCsに蓄積さ
れた電荷量によるデータ線DLの電位変化は、非常に微少
な信号となっている。

このような微少な信号を検出するための基準としてダミ
ーセルDCが設けられている。このダミーセルDCは、その
キャパシタCdの容量値がメモルセルMCのキャパシタCsの
ほゞ半分であることを除き、メモルセルMCと同じ製造条
件、同じ設計定数で作られている。キャパシタCdは、そ
のアドレッシングに先立って、タイミング信号φｄを受
けるMOSFET Qd′によって接地電位に充電される。この
ように、キャパシタCdは、その容量値がキャパシタCsの
約半分の容量値に設定されているので、メモルセルMCか
らの読み出し信号のほゞ半分に等しい基準電圧を形成す
ることになる。

同図においてSAは、上記アドレッシングにより生じるこ
のような電位変化の差を、タイミング信号（センスアン
プ制御信号）φpa1,φpa2で決まるセンス期間に拡大す
るセンスアンプであり（その動作は後述する）、１対の
平行に配置された相補データ線DL,▲▼にその入出
力ノードが結合されている。相補データ線DL,▲▼
に結合されるメモルセルの数は、検出精度を上げるため
等しくされ、DL,▲▼のそれぞれに１個ずつのダミ
ーセルが結合されている。また、各メモルセルMCは、１
本のワード線WLと相補対データ線の一方との交叉点にお
いて結合される。各ワード線WLは双方のデータ線対と交
差しているので、ワード線WLに生じる雑音成分が静電結
合によりデータ線にのっても、その雑音成分が双方のデ
ータ線対DL,▲▼に等しく現れ、差動型のセンスア
ンプSAによって相殺される。

上記アドレッシングにおいて、相補データ線対DL,▲
▼の一方に結合されたメモルセルMCが選択された場
合、他方のデータ線には必ずダミーセルDCが結合される
ように一対のダミーワード線DWL,▲▼の一方が選
択される。

上記センスアンプSAは、一対の交差結線されたMOSFET Q
1,Q2を有し、これらの正帰還作用により、相補データ線
DL,▲▼に現れた微少な信号を差動的に増幅する。
この正帰還動作は、２段階に分けておこなわれ、比較的
小さいコンダクタンス特性にされたMOSFET Q7が比較的
早いタイミング信号φpa1によって導通し始めると同時
に開始され、アドレッシングによって相補データ線DL,
▲▼に与えられた電位差に基づき高い方のデータ線
電位は遅い速度で、低い方のそれは速い速度で共にその
差が広がりながら下降していく。この時、上記差電位が
ある程度大きくなったタイミングで比較的大きいコンダ
クタンス特性にされたMOSFET Q8がタイミング信号φpa2
によって導通するので、上記低い方のデータ線電位が急
速に低下する。このように２段階に分けてセンスアンプ
SAの動作を行わせることによって、上記高い方の電位落
ち込みを防止する。こうして低い方の電位が交差結合MO
SFETのしきい値電圧以下に低下したとき正帰還動作が終
了し、高い方の電位の下降は電源電圧Vccより低く上記
しきい値電圧より高い電位に留まるとともに、低い方の
電位は最終的に接地電位（0V）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
ルセルMCの記憶情報は、このセンス動作によって得られ
たハイレベル若しくはロウレベルの電位をそのまま受け
取ることによって回復する。しかしながら、前述のよう
にハイレベルが電源電圧Vccに対して一定以上落ち込む
と、何回かの読み出し、再書込みを繰り返しているうち
に論理“0"として読み取られるところの誤動作が生じ
る。この誤動作を防ぐために設けられるのがアクティブ
リストア回路ARである。このアクティブリストア回路AR
は、ロウレベルの信号に対して何ら影響を与えずハイレ
ベルの信号にのみ選択的に電源電圧Vccの電位にブース
トする働きがある。このようなアクティブリストア回路
ARの具体的回路構成は、この発明に直接関係ないのでそ
の詳細な説明を省略する。

同図において代表として示されているデータ線対DL,▲
▼は、カラムスイッチCWを構成するMOSFET Q3,Q4を
介してコモン相補データ線対CDL,▲▼に接続され
る。他の代表として示されているデータ線対についても
同様なMOSFET Q5,Q6を介してコモン相補データ線対CDL,
▲▼に接続される。このコモン相補データ線対CD
L,▲▼には、出力アンプを含むデータ出力バッフ
ァDOBの入力端子とデータ入力バッファDIBの出力端子に
接続される。

ロウデコーダ及びカラムデコーダR,C−DCRは、アドレス
バッファADBで形成された内部相補アドレス信号を受け
て、１本のワード線及びダミーワード線並びにカラムス
イッチ選択信号を形成してメモルセル及びダミーセルの
アドレッシングを行う。すなわち、ロウアドレスストロ
ーブ信号▲▼により形成されたタイミング信号φ
arに同期して外部アドレス信号AX0〜AXiをアドレスバッ
ファＲ−ADBに取込み、ロウデコーダＲ−DCRに伝えると
ともに、ワード線選択タイミング信号φｘにより上記ア
ドレスデコーダ出力に従った所定のワード線及びダミー
ワード線の選択動作を行う。

また、カラムアドレスストローブ信号▲▼により
形成されたタイミング信号φacに同期して外部アドレス
信号AY0〜AYiをアドレスバッファＣ−ADBに取込み、カ
ラムデコーダＣ−DCRに伝えるとともに、データ線選択
タイミング信号φｙによりデータ線の選択動作を行う。

タイミング制御回路TCは、外部端子から供給されたロウ
アドレスストローブ信号▲▼、カラムアドレスス
トローブ信号▲▼及びライトイネーブル信号▲
▼を受け、上記代表として例示的に示されたタイミン
グ信号の他、メモリ動作に必要な他の各種タイミング信
号を形成する。

なお、特に制限されないが、低消費電力化及びワード線
を選択状態にしておいてカラムアドレス信号を切り換え
ることにより連続読み出し動作を可能にするため、上記
カラム系のアドレスバッファとアドレスデコーダ、デー
タ出力バッファDOBはCMOS（相補型）スタティック型回
路により構成される。

基板バイアス発生回路Vbb−Ｇは、基板に負のバックバ
イアス電圧−Vbbを供給することによって、その上に形
成されたMOSFETのソース、ドレインと基板間との寄生容
量を減らして、その高速動作化を実現するため等に設け
られる。基板バイアス電圧発生回路Vbb−Ｇは、集積回
路の外部端子を構成する電源端子Vccと基準電位端子も
しくはアース端子との間に加えられる＋5Vのような正電
源電圧に応答して、半導体基板に供給すべき負のバック
バイアス電圧−Vbbを発生する。この実施例の基板バイ
アス発生回路Vbb−Ｇは、後述するようなモニター回路
が設けられ、上記バックバイアス電圧−Vbbが所望の電
位にされた後にはその動作が停止させられる。

第１図には、上記基板バイアス電圧発生回路Vbb−Ｇの
一実施例の回路図が示されている。同図の各回路素子
は、公知のCMOS（相補型MOS）集積回路の製造技術によ
って、上記第１図に示した他の回路ブロックとともに１
個の単結晶シリコンのような半導体基板上において形成
される。なお、同図において、ソース・ドレイン間に直
線が付加されたMOSFETはＰチャンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルMOSFET
は、かかる半導体基板表面に形成されたソース領域、ド
レイン領域及びソース領域とドレイン領域との間の半導
体基板表面に薄い厚さのゲート絶縁膜を介して形成され
たポリシリコンからなるようなゲート電極から構成され
る。ＰチャンネルMOSFETは、上記半導体基板表面に形成
されたＮ型ウェル領域に形成される。これによって、半
導体基板は、その上に形成された複数のＮチャンネルMO
SFETの共通の基板ゲートを構成する。Ｎ型ウェル領域
は、その上に形成されたＰチャンネルMOSFETの基板ゲー
トを構成する。ＰチャンネルMOSFETの基板ゲートすなわ
ちＮ型ウェル領域は、第１図の電源端子Vccに結合され
る。また、Ｐ型基板には、基板バイアス電圧発生回路Vb
b−Ｇにより形成された基板バックバイアス電圧−Vbbが
供給される。

基板バイアス発生回路は、後述するような制御信号によ
ってその発振動作が選択的に停止させられる発振回路が
用いられる。すなわち、発振回路CSCは、その一方の入
力端子を用いて縦列形態にされ、終段のゲート回路G3の
出力が初段ゲート回路G1の入力に帰還されるこによって
リング状にされたCMOSナンド（NAND）ゲート回路G1〜G3
により構成される。この発振回路OSCは、各ナンドゲー
ト回路G1〜G3の他方の入力に供給される制御信号がハイ
レベル（論理“1"）なら、それぞれのゲートが開き、実
質的にインバータ動作を行うので、リングオシレータと
しての発振動作を行う。この発振出力は、波形整形と増
幅を行うCMOSインバータ回路IV2とIV3を通して出力され
る。このようにして形成された出力パルスは、キャパシ
タC1とダイオード形態のMOSFET Q18,Q19からなる整流回
路によって負のバックバイアス電圧−Vbbを形成する。
すなわち、出力パルスがハイレベルの期間に、MOSFET Q
18がオン状態になってキャパシタC1をVcc−Vthにプリチ
ャージさせる。次に、出力パルスがロウレベルにされる
と、キャパシタC1からは負の電圧−（Vcc−Vth）が出力
される。この負電圧−（Vcc−Vth）によってMOSFET Q19
がオン状態にされ、その電圧を基板に伝える。このよう
な動作の繰り返しによって、基板には約−（Vcc−2Vt
h）のような負のバイアス電圧−Vbbが与えられる。

この実施例では、上記基板バイアス電圧−VbbがRAMの動
作の高速動作に必要な一定のレベルを越えて絶対値的に
大きくされたのを検出するため、次のレベル検出回路LV
Mが設けられる。ＰチャンネルMOSFET Q10及びQ22は、そ
のゲートに定常的に回路の接地電位が供給されることに
よって、定常的にオン状態にされ、負荷抵抗として作用
し、またMOSFET Q23はダイオード形態とされ、レベルシ
フトの役割を持つ。MOSFET Q10には、レベルクランプ用
のＮチャンネルMOSFET Q11が直列に接続される。このMO
SFET Q11のゲートは、定常的に回路の接地電位が供給さ
れることによって定常的にオン状態にされ、そのソース
電位は回路の接地電位より少なくとも低いレベルにされ
る。上記MOSFET Q11のソースと基板（−Vbb）との間に
は、ダイオード形態にされたレベルシフト用のＮチャン
ネルMOSFET Q12が直列接続される。もしも、基板バック
バイアス電圧−VbbがMOSFET Q11と上記ダイオード形態
のMOSFET Q12による合成のしきい値電圧2Vthより絶対値
的に低いレベルの時、これらのMOSFET Q11、Q12はオフ
状態になる。これによって、MOSFET Q11とQ10の接続点
の電位は、ほゞ電源電圧Vccのようなハイレベルにな
る。一方、上記基板バックバイアス電圧−Vbbが上記ダ
イオード形態のMOSFET Q11、Q12による合成のしきい値
電圧2Vthより絶対値的に大きなレベルにされた時、これ
らのMOSFET Q11、Q12はオン状態になる。これによっ
て、MOSFET Q11とQ10の接続点の電位は、−Vbb＋2Vthに
される。なお、この時、上記電源電圧Vccから基板に流
れる電流によって、基板バックバイアス電圧−Vbbを絶
対値的に低下させてしまうのを防止するため、及び上記
MOSFET Q12とMOSFET Q11による合成コンダクタンスによ
って上記のようなロウレベルを形成するため、上記負荷
MOSFET Q10のコンダクタンスは、極めて小さい値に設定
される。すなわち、MOSFET Q10は微少電流しか流さない
ような極めて小さいコンダクタンスに設定される。

上記のような検出出力のハイレベルとロウレベルとは、
CMOSにより構成されたインバータ回路IV4によって判定
され、同じくCMOSで構成されたインバータIV5、IV6に伝
達される。このレベル判定動作にヒステリシス特性を持
たせるため、上記CMOSインバータ回路の入力端子と電源
電圧Vccとの間、言い換えるならば、上記MOSFET Q10と
並列形態にＰチャンネルMOSFET Q17が設けられる。この
MOSFET Q17のゲートには、上記インバータ回路IV6の出
力信号が供給される。これによって、インバータ回路IV
4の入出力伝達特性は後述するようなヒステリシス特性
を持つようにされる。

これらのCMOSインバータ回路IV4〜IV6の出力は、同様な
CMOSインバータ回路IV1の入力に伝えられる。このCMOS
インバータ回路IV1の出力は、上記リングオシレータOSC
を構成するナンドゲート回路G1〜G3の他方の入力に共通
に供給される。

次に、この実施例回路の動作を第３図のタイミング図に
従って説明する。

基板バックバイアス電圧−Vbbが上記MOSFET Q11、Q12の
合成のしきい値電圧2Vthより絶対値的に小さいと、これ
らのMOSFET Q11、Q12はオフ状態になる。これによっ
て、その検出出力はハイレベルにされるので、インバー
タ回路IV4〜IV6及びIV1を通した出力信号はハイレベル
にされる。この場合、上記検出出力のハイレベルによっ
て、インバータ回路IV6の出力信号はロウレベルにされ
る。帰還用MOSFET Q17は、上記インバータ回路IV6の出
力信号のロウレベルによってオン状態にされる。これに
よりレベル検出回路における負荷側のコンダクタンスが
比較的大きくされている。また、上記インバータIV1の
出力信号のハイレベルによって、各ナンドゲート回路G1
〜G3はそのゲートを開き、実質的にインバータ回路とし
て動作する。従って、発振回路OSCは発振動作を行う。
整流回路は、上記発振出力パルスが供給されるので、上
記整流動作によって基板バックバイアス電圧−Vbbを絶
対値的に大きくさせる。

このような整流動作によって、基板バックバイアス電圧
−Vbbが上記しきい値電圧2Vthを越えると、上記MOSFET
Q11、Q12はオン状態にされる。この場合、基板バックバ
イアス電圧−Vbbの低下に伴い、MOSFET Q11、Q12の合成
のコンダクタンス特性が上記負荷側（Q10,Q17Q22及びQ2
3）の合成コンダクタンス特性より大きくされるような
レベルV1に達すると、その検出出力はハイレベルからロ
ウレベルにされる。このような切り換え動作は、インバ
ータ回路IV6の出力信号がハイレベルになると上記Ｐチ
ャンネルMOSFET Q17のコンダクタンスがより小さくされ
ることにより、上記検出出力のロウレベルの助長させる
よう正帰還動作によって高速に切り換えられる。

上記検出出力のロウレベルによって、４つのインバータ
回路を通して各ナンドゲート回路G1〜G3にロウレベル
（論理“0"）を供給する。これにより、その出力をハイ
レベル（論理“1"）に固定して発振動作を停止させる。
したがって、必要以上に絶対値的に大きなレベルの基板
バックバイアス電圧−Vbbを形成するための発振回路の
動作と、整流動作が停止させられるから、低消費電力化
を実現することができる。

上記整流動作の停止により基板バイアス電圧−Vbbは、
そのリーク電流によって絶対値的に低下する。このと
き、上記MOSFET Q17はオフ状態にされているから、MOSF
ET Q10、Q22及びQ23の合成コンダクタンスとMOSFET Q1
1、Q12の合成コンダクタンス比に従って検出出力レベル
が決定される。これによって、CMOSインバータ回路IV4
の出力がハイレベルからロウレベルに変化させられる基
板バイアス電圧−Vbbの電圧は電圧V2のように絶対値的
に小さくされる。すなわち、この電圧V2より基板バイア
ス電圧−Vbbが絶対値的に低下すると、再び発振動作と
それに伴い整流動作が再開される。このように、発振動
作の停止とその再開が行われる基板バイアス電圧−Vbb
のレベルは、電圧V1とV2のようなヒステリシス特性を持
つレベル検出動作によって行われるものである。これに
よって、レベル検出回路LVMと電圧発生回路間でのフィ
ードバックループが形成されない。

一方、電源投入時を考えると、レベル検出部の動作電流
を抑えるため、上記のように関連するMOSFETのコンダク
タンスを小さくしているので、基板バックバイアス電圧
−Vbbの立ち上がりが他の電源電圧の立ち上がりより遅
れることが懸念される。このため、起動制御用のＰチャ
ンネル型MOSFET Q20及びQ21は、基板バイアス電圧発生
回路の電源投入時の立ち上がり動作を速くさせるため、
次の動作を行う。すなわち、電源電圧Vccが投入される
前は、MOSFET Q21のゲートが結合されたノードNS1のキ
ャパシタCS1とノードNS2に関する浮遊キャパシタCS2は
リーク放電によって電荷がない状態にあるため、ノード
NS1とノードNS2の電位は接地電位にある。電源電圧Vcc
が投入されるを、MOSFET Q20及びQ21はともにゲート電
圧が接地電位であるためにオン状態となり、浮遊キャパ
シタCS1及びCS2はMOSFET Q20及びQ21によって、電源電
圧Vccに向かって充電が開始される。ここで、MOSFET Q2
0のコンダクタンスはQ21のコンダクタンスに比較して、
例えば20分の１程に小さい値に設定されているため、ノ
ードNS2の電位が先に電源電圧Vccに向かって立ち上が
る。ノードNS2の電位がインバータIV4の論理判定レベル
より高くなるとインバータIV4が反転し、インバータIV
5、IV6及びIV1を経て、発振回路を構成するNANDゲート
回路G1〜G3の動作制御入力にハイレベルが与えられ、発
振を開始して基板バックバイアス電圧−Vbbを発生させ
る。

一方、起動制御用のMOSFET Q20により、ノードNS1の電
位が遅れて上昇し、電源電圧Vcc−Vth21（MOSFET Q21の
しきい値電圧）に達するとMOSFET Q21はカットオフ状態
となり、以後、MOSFET Q20を介してキャパシタCS1は充
電し続けるたため、MOSFET Q21は電源電圧Vccを切断す
るまでオフ状態を維持する。これにより、MOSFET Q21は
通常の基板バイアス電圧発生回路の動作に影響を与える
ことなく，電源電圧投入時にレベル判定部のノードNS2
の電位を急速に立ち上げることで、基板バイアス電圧発
生回路の速やかな起動を行う。

〔効 果〕

（１）電源投入時、低コンダクタンスのMOSFETで構成さ
れたレベル検出部とは別に、比較的大きいコンダクタン
スのMOSFETで構成される起動回路を設け、直接基板バイ
アス電圧発生回路を起動状態することで、簡単な回路構
成で、基板バックバイアス電圧を急速に立ち上げること
ができるという効果が得られる。

（２）上記（１）項による起動後、安定動作に達した
ら、起動回路を非動作状態にするため、起動回路による
電力消費を抑えるとともに、通常のレベル検出及び電圧
発生動作に影響を与えないという効果が得られる。

（３）上記（１）及び（２）項により、基板バックバイ
アス電圧をモニターして、それを発生するための電圧発
生回路の動作を間欠的に行わせることにより、必要以上
のレベルの基板バックバイアス電圧を発生するために消
費される無駄な消費電流を抑えるため、低消費電力化と
基板バックバイアス電圧の安定化が図られ、バッテリー
バックアップ動作時のバッテリーの長寿命化が実現でき
るという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、常時動作し、
基板に生じるリーク電流を補うような小さい電流供給能
力しか持たない基板バイアス電圧発生回路を別に設ける
ものであってもよい。また、モニター回路の出力信号
は、チップ選択信号等によって無効にさせられるように
するものであってもよい。この理由は、チップ選択状態
にされると、全回路が一斉に動作を開始するので、基板
バイアス電圧は絶対値的に低下させられるから、上記モ
ニター回路の出力信号を一時的に無効にすることによっ
て基板バイアス電圧発生回路を無条件で動作させ、上記
電圧の低下を未然に小さくできるからである。

また、第１図において、Ｐチャンネル型MOSFET Q20は電
源投入後常時動作状態となるものであるから、そのゲー
トは接地電位に直接接続してもよく、適当な高抵抗値に
設計されたポリシリコンであってもよい。また、電源電
圧VccとMOSFET Q21のゲートとの間に、電源電圧Vcc切断
時に浮遊キャパシタCS2の電荷を放電させる方向に、ダ
イオードを付加するものであってもよい。

〔利用分野〕

この発明は、例えば、上記のようなダイナミック型RA
M、スタティック型RAMのような半導体記憶装置の他、電
圧発生回路を内蔵する半導体集積回路装置に広く適用す
ることができるものである。

【図面の簡単な説明】 第１図は、この発明を適用した起動回路を有する基板バ
イアス電圧発生回路の一実施例を示す回路図、 第２図は、第１図の基板バイアス電圧発生回路を含むダ
イナミック型RAMの一実施例を示す回路図、 第３図は、第１図の基板バイアス電圧発生回路の動作を
説明するためのタイミング図である。 Q10、Q17、Q20〜Q23……Ｐチャンネル型MOSFET Q11、Q12、Q18、Q19……Ｎチャンネル型MOSFET CS1、CS2……浮遊キャパシタ IV1〜IV6……インバータ回路 MC……メモルセル、DC……ダミーセル、 CW……カラムスイッチ、SA……センスアンプ、 AR……アクティブリストア回路、 Ｒ−DCR……ロウデコーダ、 Ｃ−DCR……カラムデコーダ、 ADB……アドレスバッファ、 DOB……データ出力バッファ、 DIB……データ入力バッファ、 TC……タイミング制御回路、 Vbb−Ｇ……基板バイアス電圧発生回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０２Ｍ 3/07 8726−5Ｈ Ｈ０３Ｋ 19/096 Ｄ 8321−5Ｊ

Claims (2)

【特許請求の範囲】
1. 【請求項１】基板バックバイアス電圧のレベルを検出す
   るレベル検出回路と、この検出出力によって選択的に動
   作される電圧発生回路と、電源投入時に、レベル検出回
   路の検出出力を強制的に電圧発生回路を起動させる状態
   にする起動回路とを含む基板バックバイアス電圧発生回
   路を具備することを特徴とする半導体集積回路装置。
2. 【請求項２】上記起動回路は、そのゲートを回路の接地
   電位に接続され、ソースに基板バックバイアス電圧が供
   給されるＮチャンネル型MOSFETとレベル判定を行うイン
   バータの入力とが結ばれるノードと回路の電源電圧との
   間に設けられた第１のＰチャンネル型MOSFETと、第１の
   Ｐチャンネル型MOSFETのゲートと電源電圧との間に設け
   られ、そのコンダクタンスが上記第１のＰチャンネル型
   MOSFETのコンダクタンスより比較的小さい第２のＰチャ
   ンネル型MOSFETとにより構成されることを特徴とする特
   許請求の範囲第１項記載の半導体集積回路装置。