JPS62150586A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ダイナミック型ＲＡＭ　（ランダム・アクセス・メ
モリ）のように基板バイアス電圧発生回路を内蔵した半
導体記憶装置に利用して有効な技術に関するものである
。 〔背景技術〕 ＭＯＳＦＥＴ　（絶縁ゲート形電界効果トランジスタ）
で構成された半導体記憶装置においては、基板との寄生
容量を減少させる等のための基板バックバイアス電圧を
内蔵の基板バイアス電圧発生回路により形成することが
公知である。このように基板バイアス電圧発生回路を内
蔵することによって、５Ｖのような単一電圧化と外部端
子の削減を図ることができる。 ところで、内部の各回路が一斉に動作を開始する選択状
態と内部回路が何も動作を行わない非選択状態とでは、
基板に流れる電流が大きく異なる。 このように内部回路の動作に無関係に発生する発振パル
スを整流して基板バックバイアス電圧を形成する場合に
は、必然的にその最悪条件を想定してその電流供給能力
を設定することになる。このため、基板バイアス電圧発
生回路における消費電流が多くなるとともに、その電圧
変動幅が太き（なるという問題が生じる。 そこで、本願発明者等は、先に基板バックバ・Ｃアス電
圧ヲモニターして、そのレベルが一定レベルに達したら
、基板バイアス電圧発生回路の動作を停止させることを
考えた。さらに、本願発明者等は、基板バイアス電圧源
からレベル検出回路への電流供給を小さくするため、レ
ベル検出回路を構成するＭＯＳ　Ｆ　ＥＴのコンダクタ
ンスを小さくしていることから、電源投入時に基板バイ
アス電圧回路の立ち上がりが遅くなるという新しい問題
を発見した。（基板バイアス電圧発生回路については、
たとえば特開昭５５−１３５６６号公報参照） 〔発明の目的〕 この発明の目的は、低消費電力で、電源投入時を含んで
より安定した動作を行う基板バイアス電圧発生回路を具
備する半導体集積回路を提供することにある。 この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。 すなわち、電源投入時に、基板バイアス電圧発生回路の
起動制御信号を強制的に起動状態とし、安定動作後は、
この起動回路を電気的に開放して通常のレベル検出動作
と電圧発生制御を行わせるものである。 〔実施例〕 第２図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。同図の各回路素子ない
し回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。 １ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ５ＦＥＴＱｍとからなり、論理“１”、”Ｏ″の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。情報の読み出しは、ＭＯＳＦＥＴＱｍをオン状態に
してキャパシタＣｓを共通のデータ線ＤＬにつなぎ、デ
ータ線ＤＬの電位がキャパシタＣｓに蓄積された電荷量
に応じてどのような変化が起きるかをセンスすることに
よって行われる。メモリセルＭＣを小さく形成し、かつ
共通のデータ線ＤＬに多くのメモリセルをつないで高集
積、大容量のメモリマトリックスにしであるため、上記
キャパシタＣｓと、共通データ線ＤＬの浮遊容量Ｃｏ（
図示せず）との関係は、Ｃｓ　／　Ｃｏの比が非常に小
さな値になる。 したがって、上記キャパシタＣｓに蓄積された電荷量に
よるデータ線ＤＬの電位変化は、非常に微少な信号とな
っている。 このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのはり半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、そのアドレッシングに先立って、タイミン
グ信号φｄを受けるＭＯＳＦＥＴＱｄ’によって接地電
位に充電される。このように、キャパシタＣｄは、その
容量値がキャパシタＣｓの約半分の容量値に設定されて
いるので、メモリセルＭＣからの読み出し信号のはり半
分に等しい基準電圧を形成することになる。 同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ＋φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出力ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、ＤＬ、ＤＬのそれぞれに１１［Ａずつ
のダミーセルが結合されている。また、各メモリセルＭ
Ｃは、１本のワード線ＷＬと相補対データ線の一方との
交叉点におい°ζ結合される。各ワード線ＷＬは双方の
データ線対と交差しているので、ワード線ＷＬに生じる
雑音成分が静電結合によりデータ線にのっても、その雑
音成分が双方のデータ線対ＤＬ、ＤＬに等しく現れ、差
動型のセンスアンプＳＡによって相殺される。 上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。 上記センスアンプＳＡは、一対の交差結線されたＭＯＳ
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰遍作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段階に分けておこなわ
れ、比較的小さいコンダクタンス特性にされたＭＯＳＦ
ＥＴＱ７が比較的早いタイミング信号φｐａｌによって
導通し始めると同時に開始され、アドレッシングによっ
て相補データ線ＤＬ、ＤＬに与えられた電位差に基づき
高い方のデータ線電位は遅い速度で、低い方のそれは速
い速度で共にその差が広がりながら下降していく。この
時、上記差電位がある程度大きくなったタイミングで比
較的大きいコンダクタンス特性にされたＭＯＳＦＥＴＱ
８がタイミング信号φｐａ２によって導通するので、上
記低い方のデータ線電位が急速に低下する。このように
２段階に分けてセンスアンプＳＡの動作を行わせること
によって、上記高い方の電位落ち込みを防止する。 こうして低い方の電位が交差結合ＭＯＳ　Ｆ　ＥＴのし
きい値電圧以下に低下したとき正帰還動作が終了し、高
い方の電位の下降は電源電圧Ｖｃｃより低く上記しきい
値電圧より高い電位に留まるとともに、低い方の電位は
最終的に接地電位（Ｏｖ）に到達する。 上記のアドレッシングの際、一旦破壊され力）かったメ
モリセルＭＣの記憶情報は、このセンス動作によって得
られたハイレベル若しくはロウレベルの電位をそのまま
受は取ることによって回復する。しかしながら、前述の
ようにハイレベルが電源電圧Ｖｃｃに対して一定以上落
ち込むと、何回かの読み出し、再書込みを繰り返してい
るうちに論理“０”として読み取られるところの誤動作
が生じる。この誤動作を防ぐために設けられるのがアク
ティブリストア回路ＡＲである。このアクティブリスト
ア回路ＡＲは、ロウレベルの信号に対して何ら影響を与
えずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの
電位にブーストする働きがある。このようなアクティブ
リストア回路ＡＲの具体的回路構成は、この発明に直接
関係ないのでその詳細な説明を省略する。 同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯＳＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯＳＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ｃＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプを
含むデータ出カバソファＤＯＢの入力端子とデータ人力
バッファＤＩＢの出力端子に接続される。 ロウデコーダ及びカラムデコーダＲ，Ｃ−ＤＣＲは、ア
ドレスバッファＡＤＢで形成された内部相補アドレス信
号を受けて、１本のワード線及びダミーワード線並びに
カラムスイッチ選択信号を形成してメモリセル及びダミ
ーセルのアドレッシングを行う。すなわち、ロウアドレ
スストローブ信号ＲＡＳにより形成されたタイミング信
号φａｒに同期して外部アドレス信号ＡＸＯ−Ａｘｔを
アドレスバッファＲ−ＡＤＢに取込み、ロウデコーダＲ
−ＤＣＨに伝えるとともに、ワード線選択タイミング信
号φＸにより上記アドレスデコーダ出力に従った所定の
ワード線及びダミーワード線の選択動作を行う。 また、カラムアドレスストローブ信号ＣＡＳにより形成
されたタイミング信号φａｃに同期して外部アドレス信
号ＡＹＯ〜Ａ　Ｙ　ｉをアドレスバッファＣ−ＡＤＨに
取込み、カラムデコーダＣ−ＤＣＲに伝えるとともに、
データ線選択タイミング信号φｙによりデータ線の選択
動作を行う。 タイミング制御回路ＴＣは、外部端子から供給されたロ
ウアドレスストローブ信号ＲＡＳ、カラムアドレススト
ローブ信号ＣＡＳ及びライトイネーブル信号ＷＥを受け
、上記代表として例示的に示されたタイミング信号の他
、メモリ動作に必要な他の各種タイミング信号を形成す
る。 なお、特に制限されないが、低消費電力化及びワード線
を選択状態にしておいてカラムアドレス信号を切り換え
ることにより連続読み出し動作を可能にするため、上記
カラム系のアドレスバ・ソファとアドレスデコーダ、デ
ーク出力バッファＤ。 ＢはＣＭＯ５Ｃ相補ｉｊ：りスタティック型回路により
構成される。 基板バイアス発生回路Ｖｂｂ−Ｇは、基板に負のバック
バイアス電圧−ｖｂｂを供給することにょうて、その上
に形成されたＭＯＳＦＥＴのソース、ドレインと基板間
との寄生容量を減らして、その高速動作化を実現するた
め等に設けられる。基板バイアス電圧発生回路Ｖｂｂ−
Ｇは、集積回路の外部端子を構成する電源端子Ｖｃｃと
基準電位端子もしくはアース端子との間に加えられる＋
５ｖのような正電源電圧に応答して、半導体基板に供給
すべき負のバックバイアス電圧−ｖｂｂを発生する。 この実施例の基板バイアス発生回路Ｖｂｂ−Ｇは、後述
するようなモニター回路が設けられ、上記バックバイア
ス電圧−Ｖｂｂが所望の電位にされた後にはその動作が
停止させられる。 第１図には、上記基板バイアス電圧発生回路■ｂｂ−ｃ
の一実施例の回路図が示されている。同図の各回路素子
は、公知のＣＭ　ＯＳ　（相補型ＭＯ３）集積回路の製
造技術によって、上記第１図に示した他の回路ブロック
とともに１個の単結晶シリコンのような半導体基板上に
おいて形成される。 なお、同図において、ソース・ドレイン間に直線が付加
されたＭＯＳ　Ｆ　ＥＴはＰチャンネル型である。 特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介し、て
形成されたポリシリコンからなるようなゲート電極から
構成される。ＰチャンネルＭＯＳＦＥＴは、上記半導体
基板表面に形成されたＮ型ウェル領域に形成される。 これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳ　Ｆ　ＥＴの共通の基板ゲートを
構成する。Ｎ型ウェル領域は、その上に形成されたＰチ
ャンネルＭＯＳ　Ｆ　ＥＴの基板ゲートを構成する。Ｐ
チャンネルＭＯＳＦＥＴの基板ゲートすなわちＮ型ウェ
ル領域は、第１図の電源端子Ｖｃｃに結合される。また
、Ｐ型基板には、基板バイアス電圧発生回路Ｖｂｂ−Ｇ
により形成された基板バックバイアス電圧−ｖｂｂが供
給される。 基板バイアス発生回路は、後述するような制御信号によ
ってその発振動作が選択的に停止させられる発振回路が
用いられる。すなわち、発振回路Ｏ８Ｃは、その一方の
入力端子を用いて縦列形態にされ、終段のゲート回路Ｇ
３の出力が初段ゲート回路Ｇ１の入力に帰還されるこに
よってリング状にされたＣＭＯＳナンド（Ｎ　Ａ　Ｎ　
Ｄ　）ゲート回路０１〜Ｇ３により構成される。この発
振回路Ｏ８Ｃは、各ナントゲート回路Ｇ１−Ｇ３の他方
の入力に供給される制御信号がハ・ｆレベル（論理“１
”）なら、それぞれのゲ・−トが開き、実質的にインバ
ータ動作を行うので、リングオシレータとしての発振動
作を行う。この発振出力は、波形整形と増幅を行うＣＭ
ＯＳインバータ回路ＩＶ２とＩＶ３を通して出力される
。このようにして形成された出力パルスは、キャパシタ
ＣＩとダイオード形態のＭＯＳＦＥＴＱ１　Ｂ、Ｑｌ、
９からなる整流回路によって負のバー・クバイアス電圧
−ｖｂｂを形成する。すなわち、出力パルスがハ・ｆし
・＼ルの期間に、ＭＯＳＦＥＴＱ１８がオン状態にな、
ってキャパシタＣ１をＶｃｃ−Ｖｔｈにプリチャージさ
せる。次に、出力パルスがロウレベルにされると、キャ
パシタＣＩからは負の電圧−（Ｖｃｃ−ＶＬｈ）が出力
される。この負電圧−（Ｖｃｃ−Ｖｔｈ）によってＭＯ
ＳＦＥＴＱＩ９がオン状態にされ、その電圧を基板に伝
える。このような動作の繰り返しによって、基板には約
−（■ｃｃ−２Ｖｔｈ）のような負のバイアス電圧＝ｖ
ｂｂが与えられる。 この実施例では、上記基板バイアス電圧−ｖｂｂがＲＡ
Ｍの動作の貰速動作に必要な一定のレベルを越えて絶対
値的に大きくされたのを検出するため、次のレベル検出
回路ＬＶＭが設けられる。Ｐチャンオフ１ＭＯ５ＦＥＴ
Ｑ１０及びＱ２２は、そのゲートに定常的に回路の接地
電位が供給されることによって、定常的にオン状態にさ
れ、負荷抵抗として作用し、またＭＯＳＦＥＴＱ２３は
グイオート形態とされ１、レベルシフトの役割を持つ。 ＭＯＳＦＥＴＱＩ　Ｏには、レベルクランプ用のＮチャ
ンネルＭＯＳＦＥＴＱＩ　１が直列に接続される。この
ＭＯＳＦＥＴＱＩ　１のゲートは、定常的に回路の接地
電位が供給されることによって定常的にオン状態にされ
、そのソース電位は回路の接地電位より少なくとも低い
レベルにされる。上記ＭＯＳＦＥＴＱＩ　１のソースと
基板（−Ｖｂｂ）との間には、ダイオード形態にされた
レベルシフト用のＮチャンネルＭＯＳＦＥＴＱＩ　２が
直列接続される。もしも、基板バックバイアス電圧−ｖ
ｂｂがＭＯＳＦＥＴＱＩ　１とと記ダイオード形態のＭ
ＯＳＦＥＴＱＩ　２による合成のしきい値電圧２ｖｔｈ
より絶対値的に低いレベルの時、これらのＭＯＳＦＥＴ
ＱＩＩ、Ｑｌ２はオフ状態になる。これによって、ＭＯ
ＳＦＥＴＱＩ　１とＱＩＯの接続点の電位は、はソ電源
電圧Ｖｃｃのようなハイレベルになる。一方、上記基板
バックバイアス電圧−Ｖｂｂが上記ダイオード形態のＭ
ＯＳＦＥＴＱＩ　１、Ｑｌ２による合成のしきい値電圧
２ｖｔｈより絶対値的に大きなレベルにされた時、これ
らのＭＯＳＦＥＴＱＩ　１、Ｑｌ２はオン状態になる。 これによって、ＭＯＳＦＥＴＱＩ　１とＱＩＯの接続点
の電位は、−Ｖｂｂ＋２Ｖｔｈにされる。なお、この時
、上記電源電圧Ｖｃｃから基板に流れる電流によって、
基板バックバイアス電圧−ｖｂｂを絶対値的に低下させ
てしまうのを防止するため、及び上記ＭＯＳＦＥＴＱ１
２とＭＯＳＦＥＴＱＩ　１による合成コンダクタンスに
よって上記のようなロウレベルを形成するため、上記負
荷ＭＯＳＦＥＴＱＩＯのコンダクタ：／スは、極めて小
さい値に設定される。 すなわち、ＭＯＳＦＥＴＱＬＯは微少電流しか流さない
ような極めて小さいコンダクタンスに設定される。 上記のような検出出力のハイレベルとロウ

【／ベルとは
、Ｃ，Ｍ　ＯＳにより構成されたインバータ回路ｉＶ４
によって判定され、同じ＜０ＭＯ３で構成されたインバ
ータＩ　Ｖ　５、Ｅ　Ｖ　＆に伝達される。 このレベル判定動作にヒステリシス特性を持たせるため
、上記Ｃｂｌｒ　ＯＳイ〉′バータ回路の入力端子と電
源電圧Ｖｃｃとの間、言い換えろならば、」二記Ｍｆ）
ＳＦＥＴＱＩＯと並列形態にＰチャンネルＭＯＳ　Ｆ’
　Ｅ　ＴＱ　１７が設けられる。このＭ　ＯＳ　Ｆ　Ｅ
ＴＱ１７のゲ・−叫・に）よ、上記インバ・−夕回路Ｔ
Ｖ６の出力信号が供給される。これによって、インパー
ク回路ＩＶ４の入出力伝達特性は後述するようなヒステ
リシス特性を持つようにされる。 これらのＣＭＯＳインバータ回路ＩＶ４〜ＩＶ６の出力
は、同様なＣＭＯＳインバータ回路■ｖ１の入力に伝え
られる。このＣＭＯＳインバータ回路ＩＶＩの出力は、
上記リングオシレータＯ８Ｃを構成するナントゲート回
路０１〜Ｇ３の他方の入力に共通に供給される。 次に、この実施例回路の動作を第３図のタイミング図に
従って説明する。 基板バックバイアス電圧−ｖｂｂが上記ＭＯ５ＦＥＴＱ
Ｉ　ｉ　Ｑｌ　２の合成のしきい値′電圧２Ｖｔｈより
絶対値的に小さいと、これらのＭＯＳｆ”ＥＴＱｌｌ、
Ｑｌ２はオフ状態になる。これｌ、こよって、その検出
出力はハイレベルにされるので、インバータ回路ＩＶ４
〜Ｉ’Ｖ６及びＩＶＩを通した出力信号はハイレベルに
される。この場合、上記検出出力のハイレベルによって
、インバータ回路ＩＶ６の出力信号はロウレベルにされ
る。帰還用Ｍ０５ＦＥＴＱ１７は、上記インバータ回路
ＩＶ６の出力信号のロウレベルによってオン状態にされ
る。 これによりレベル検出回路における負荷側のコンダクタ
ンスが比較的大きくされている。また、上記インバータ
ＩＶＩの出力信号のハイレベルによって、各ナントゲー
ト回路Ｇ】〜Ｇ３はそのゲー。 トを開き、実質的にインバータ回路として動作する。従
って、発振回路ＯＳＣは発振動作を行う。 整流回路は、上記発振出力パルスが供給されるので、上
記整流動作によって基板バックバイアス電圧−Ｖｔ＋ｂ
を絶対値的に大きくさせる。 このような整流動作によって、基板バックバイアス電圧
−ｖｂｂが上記しきい値電圧２Ｖｔｈｔ−越えると、上
記ＭＯ５ＦＥＴＱＩ　１、Ｃ１２はオン状態にされる。 この場合、基板バックバイアス電圧−ｖｂｂの低下に伴
い、ＭＯＳＦＥＴＱＩ　１、Ｃ１２の合成のコンダクタ
ンス特性が上記負荷側（Ｑ１０、Ｑ１７Ｑ２２及びＱ２
３）の合成コンダクタンス特性より大きくされるような
レベル■１に達すると、その検出出力はハイレベルから
ロウレベルにされる。このような切り換え動作は、イン
バータ回路ＩＶ６の出力信号がハイレベルになると上記
ＰチャンネルＭＯ５ＦＥＴＱＩ　７のコンダクタンスが
より小さくされることにより、上記検出出力のロウレベ
ルの助長させるような正帰遷動作によって高速に切り換
えられる。 上記検出出力のロウレベルによって、４つのインバータ
回路を通して各ナントゲート回路６１〜Ｇ３にロウレベ
ル（論理“０”）を供給するうこれにより、その出力を
ハイレベル（論理“１”）に固定して発振動作を停止さ
ｌる。したがって、必要以上に絶対値的に大きなレベル
の基板バックバイアス電圧−ｖｂｂを形成するための発
振回路の動作と、整流動作が停止させられるから、低消
費電力化を実現することができる。 上記整流動作の停止により基板バイアス電圧−ｖｂｂは
、そのリーク電流によって絶対値的に低下する。このと
き、上記ＭＯＳＦＥＴＱＩ　７はオフ状態にされている
から、Ｍ　ＯＳ　Ｆ　ＥＴ　Ｑ　１０、Ｃ２２及びＱ２
３の合成コンダクタンスとＭＯＳＦＥＴＱＩＩ、Ｃ１２
の合成コンダクタンス比に従って検出出力レベルが決定
される。これによって、ＣＭ　ＯＳインバータ回路ＩＶ
４の出力がハイレベルからロウレベルに変化させられる
基板バイアス電圧−ｖｂｂの電圧は電圧ｖ２のように絶
対値的に小さくされる。すなわち、この電圧ｖ２より基
板バイアス電圧−ｖｂｂが絶対値的に低下すると、再び
発振動作とそれに伴い整流動作が再開される。 このように、発振動作の停止とその再開が行われる基板
バイアス電圧−ｖｂｂのレベルは、電圧ｖ１とＶ２のよ
うなヒステリシス特性を持つレベル検出動作によって行
われるものである。これによって、レベル検出回ＩＧＬ
〜’Ｍと電圧発生回路間でのフィードバックループが形
成されない。 一方、電源投入時を考えると、レベル検出部の動作電流
を抑えるため、上記のように関連するＭＯＳＦＥＴのコ
ンダクタンスを小さくしているので、＆板ハフクバイア
ス電圧−ｖｂｂの立ち上がりが他の電源電圧の立ち上が
りより遅れることか懸念される。このため、起動制御用
のＰチャンネル型ＭＯＳＦＥＴＱ２０及びＣ２１は、基
板バイアス電圧発生回路の電源投入時の立ち上がり動作
を速くさせるため、次の動作を行う。すなわち、電源電
圧Ｖｃｃが投入される前は、ＭＯＳＦＥＴＱ２１のゲー
トが結合さたノードＮＳＩのキャパシタＣ８１とノード
ＮＳ２に関する浮遊キャパシタＣ８２はリーク放電によ
って電荷がない状態にあるため、ノードＮＳＩとノード
Ｎ　Ｓ　２の電位は接地電位にある。電源電圧Ｖｃｃが
投入されろと、ｚ・４０ＳＦＥＴＱ２０及びＱ２Ｌはと
もにゲート電圧が接地電位であるためにオン状態となり
、ｆｆ１．３１キヤパシタＣ３Ｉ及びＣ３２はＭＯＳＦ
ＥＴＱ２０及びＣ２１によって、電源電圧Ｖｃｃに向か
って充電が開始される。ここで、ＭＯＳＦＥＴＱ２０の
コンダクタンスはＣ２１のコンダクタンスに比校して、
例えば２０分の１程に小さい値に設定されているため、
ツートド＋３２の電位が先に重版電圧■ｃｃに向かって
立ち上がる。ノードＮＳ２の電位、がインバータＩＶ４
の論理判定レベルより高くなるとインバータＩ　’／　
、ｉが反転し１．インバータＩＶ５、ＩＶ６及びＩＶＩ
を経て、発振回路を構成するＮＡＮＤケート回路０１〜
Ｇ３の動作制御入力にハイレベルが与えられ、発振を開
始して基板バックバイアス電圧−ｖｂｂを発生させる。 一方、起動制御用のＭＯＳＦＥＴＱ２０により、ノード
ＮＳＩの電位が遅れて上昇し、電源電圧■ｃｃ−Ｖｔｈ
２１　（ＭＯＳＦＥＴＱ２１のしきい値電圧）に達する
とＭＯＳＦＥＴＱ２１はカットオフ状態となり、以後、
ＭＯＳＦＥＴＱ２０を介してキャパシタＣ５Ｉは充電し
続けるため、ＭＯＳＦＥＴＱ２Ｌは電源電圧ＶＣＣを切
断するまでオフ状態を維持する。これにより、ＭＯＳＦ
ＥＴＱ２１は通常の基板バイアス電圧発生回路の動作に
影響を与えることなく、電源電圧投入時にレベル判定部
のノードＮＳ２の電位を急速に立ち上げることで、基板
バイアス電圧発生回路の速やかな起動を行う。 〔効　果〕 （１）電源投入時、低コンダクタンスのＭ　ＯＳ　Ｆ　
Ｅ　Ｔで構成されたレベル検出部とは別に、比較的大き
いコンタ゛クタンスのＭＯＳＦＥＴで構成される起動回
路を設け、直接基板バイアス電圧発生回路を起動状態す
ることで、簡単な回路構成で、基板バックバイアス電圧
を急速に立ち上げることができるという効果が得られる
。 （２）上記（１）項による起＠後、安定動作に達したら
、起動回路を非動作状態にするため、ｆ４動回路による
電力消費を抑えるとともに、通常のレベル検出及び電圧
発生動作に影響を与えないという効果が得られる。 （３）上記（１）及び（２）項により、基板バックバイ
アス電圧をモニターして、それを発生するための電圧発
生回路の動作を間欠的に行わせることにより、必要以上
のレベルの基板バックバイアス電圧を発生するために消
費される無駄な消費電流を抑えるため、低消費電力化と
基板バーツクバイアス電圧の安定化が図られ、バッテリ
ーバックアップ動作時のバッテリーの長寿命化が実現で
きるという効果が得られる。 以上本亮明者によ−てなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、常時動作し、
基板に生じるリーク電流を補うような小さい電流供給能
力しか持たない基板バイアス電圧発生回路を別に設ける
ものであってもよい。また、モニター回路の出力信号は
、チップ選択信号等によって無効にさせられるようにす
るものであってもよい。この理由は、チンフ。 選択状態にされると、全回路が一介に動作を開始するの
で、基板バイアス電圧は絶対値的に低下させられるから
、上記モニター回路の出力信号を一時的に無効にするこ
とによっ′ζζ基板バイアスミ発生Ｍ路を無条件で動作
させ、上記電圧の低下を未然ｌ１．二小さくできるから
である。 また、第１図において、Ｐチャンネル型ＭＯ３Ｆ　Ｅ　
Ｔ　Ｑ　２０は電源投入後常時動作状態となるものであ
るから、そのゲートは接地電位に直接ＷＣ続してもよく
、適当な高抵抗値に設計されたポリシリコンであっても
よい。また、電源電圧ＶＣＣとＭＯＳＦＥＴＱ２１のゲ
ートとの間に、電源電圧■ｃｃ切断切断滓遊キャパシタ
９Ｓ２の電荷を放電させる方向に、ダイオ−１′を付加
するものであってもよい。 〔利用分野〕 この発明は、例えば、上記のようなダイナミック型ＲＡ
Ｍ、スタティンク型ＲＡ　Ｍのような半導体記憶装置の
他、電圧発生回路を内蔵する半導体集積回路’ＡＭに広
（適用することができるものである。

【図面の簡単な説明】

第１図は、この発明を適用した起動回路を有する基ｉ反
バイアス電圧発生回路の一実施例を示す回路図、 第２図は１．第１図の基１辰バイアス電圧発生図路を含
むダイ・ノーミンク型ＲＡ　Ｍの・一実施例を示す回路
図、 第３図は、第１図の基板バイアス電圧発生回路の動作を
説明するための夕・ｆミング図である。 ＱＩＯ１Ｑ１７、 Ｑ２０〜Ｑ２３・・Ｐチャンネル型Ｍ　ＯＳ　Ｆ　Ｅ　
ＴＱｌｌ、Ｃ１２、 Ｃ１８、Ｃ１９・・Ｎチャンネル型ＭＯＳＦＥＴＣ８１
、Ｃ３２・・浮遊キャパシタ ＩＶＩ〜ＩＶ６・・インバータ回路 ＭＣ・・・メモリセル、ＤＣ・・・ダミーセル、ＣＷ・
カラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・・・
・・・アクティブリストア回路、Ｒ−ＯＣＲ・・・・ロ
ウデコーダ、 Ｃ−ＤＣＲ・・・・カラムデコーダ、

Claims (1)

1. 【特許請求の範囲】 １、基板バックバイアス電圧のレベルを検出するレベル
   検出回路と、この検出出力によって選択的に動作される
   電圧発生回路と、電源投入時に、レベル検出回路の検出
   出力を強制的に電圧発生回路を起動させる状態にする起
   動回路とを含む基板バックバイアス電圧発生回路を具備
   することを特徴とする半導体集積回路装置。 ２、上記起動回路は、そのゲートを回路の接地電位に接
   続され、ソースに基板バックバイアス電圧が供給される
   Ｎチャンネル型ＭＯＳＦＥＴとレベル判定を行うインバ
   ータの入力とが結ばれるノードと回路の電源電圧との間
   に設けられた第１のＰチャンネル型ＭＯＳＦＥＴと、第
   １のＰチャンネル型ＭＯＳＦＥＴのゲートと電源電圧と
   の間に設けられ、そのコンダクタンスが上記第１のＰチ
   ャンネル型ＭＯＳＦＥＴのコンダクタンスより比較的小
   さい第２のＰチャンネル型ＭＯＳＦＥＴとにより構成さ
   れることを特徴とする特許請求の範囲第１項記載の半導
   体集積回路装置。