JPS62150586A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS62150586A JPS62150586A JP60290547A JP29054785A JPS62150586A JP S62150586 A JPS62150586 A JP S62150586A JP 60290547 A JP60290547 A JP 60290547A JP 29054785 A JP29054785 A JP 29054785A JP S62150586 A JPS62150586 A JP S62150586A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- level
- bias voltage
- voltage
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Logic Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、ダイナミック型RAM (ランダム・アクセス・メ
モリ)のように基板バイアス電圧発生回路を内蔵した半
導体記憶装置に利用して有効な技術に関するものである
。 〔背景技術〕 MOSFET (絶縁ゲート形電界効果トランジスタ)
で構成された半導体記憶装置においては、基板との寄生
容量を減少させる等のための基板バックバイアス電圧を
内蔵の基板バイアス電圧発生回路により形成することが
公知である。このように基板バイアス電圧発生回路を内
蔵することによって、5Vのような単一電圧化と外部端
子の削減を図ることができる。 ところで、内部の各回路が一斉に動作を開始する選択状
態と内部回路が何も動作を行わない非選択状態とでは、
基板に流れる電流が大きく異なる。 このように内部回路の動作に無関係に発生する発振パル
スを整流して基板バックバイアス電圧を形成する場合に
は、必然的にその最悪条件を想定してその電流供給能力
を設定することになる。このため、基板バイアス電圧発
生回路における消費電流が多くなるとともに、その電圧
変動幅が太き(なるという問題が生じる。 そこで、本願発明者等は、先に基板バックバ・Cアス電
圧ヲモニターして、そのレベルが一定レベルに達したら
、基板バイアス電圧発生回路の動作を停止させることを
考えた。さらに、本願発明者等は、基板バイアス電圧源
からレベル検出回路への電流供給を小さくするため、レ
ベル検出回路を構成するMOS F ETのコンダクタ
ンスを小さくしていることから、電源投入時に基板バイ
アス電圧回路の立ち上がりが遅くなるという新しい問題
を発見した。(基板バイアス電圧発生回路については、
たとえば特開昭55−13566号公報参照) 〔発明の目的〕 この発明の目的は、低消費電力で、電源投入時を含んで
より安定した動作を行う基板バイアス電圧発生回路を具
備する半導体集積回路を提供することにある。 この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。 すなわち、電源投入時に、基板バイアス電圧発生回路の
起動制御信号を強制的に起動状態とし、安定動作後は、
この起動回路を電気的に開放して通常のレベル検出動作
と電圧発生制御を行わせるものである。 〔実施例〕 第2図には、この発明に係るダイナミック型RAMの一
実施例の回路図が示されている。同図の各回路素子ない
し回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
1個の半導体基板上において形成される。 1ビツトのメモリセルMCは、その代表として示されて
いるように情報記憶キャパシタCsとアドレス選択用M
O5FETQmとからなり、論理“1”、”O″の情報
はキャパシタCsに電荷が有るか無いかの形で記憶され
る。情報の読み出しは、MOSFETQmをオン状態に
してキャパシタCsを共通のデータ線DLにつなぎ、デ
ータ線DLの電位がキャパシタCsに蓄積された電荷量
に応じてどのような変化が起きるかをセンスすることに
よって行われる。メモリセルMCを小さく形成し、かつ
共通のデータ線DLに多くのメモリセルをつないで高集
積、大容量のメモリマトリックスにしであるため、上記
キャパシタCsと、共通データ線DLの浮遊容量Co(
図示せず)との関係は、Cs / Coの比が非常に小
さな値になる。 したがって、上記キャパシタCsに蓄積された電荷量に
よるデータ線DLの電位変化は、非常に微少な信号とな
っている。 このような微少な信号を検出するための基準としてダミ
ーセルDCが設けられている。このダミーセルDCは、
そのキャパシタCdの容量値がメモリセルMCのキャパ
シタCsのはり半分であることを除き、メモリセルMC
と同じ製造条件、同じ設計定数で作られている。キャパ
シタCdは、そのアドレッシングに先立って、タイミン
グ信号φdを受けるMOSFETQd’によって接地電
位に充電される。このように、キャパシタCdは、その
容量値がキャパシタCsの約半分の容量値に設定されて
いるので、メモリセルMCからの読み出し信号のはり半
分に等しい基準電圧を形成することになる。 同図においてSAは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号(センスア
ンプ制御信号)φpal+φpa2で決まるセンス期間
に拡大するセンスアンプであり(その動作は後述する)
、1対の平行に配置された相補データ線DL、DLにそ
の入出力ノードが結合されている。相補データ線DL、
DLに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、DL、DLのそれぞれに11[Aずつ
のダミーセルが結合されている。また、各メモリセルM
Cは、1本のワード線WLと相補対データ線の一方との
交叉点におい°ζ結合される。各ワード線WLは双方の
データ線対と交差しているので、ワード線WLに生じる
雑音成分が静電結合によりデータ線にのっても、その雑
音成分が双方のデータ線対DL、DLに等しく現れ、差
動型のセンスアンプSAによって相殺される。 上記アドレッシングにおいて、相補データ線対DL、D
Lの一方に結合されたメモリセルMCが選択された場合
、他方のデータ線には必ずダミーセルDCが結合される
ように一対のダミーワード線DWL、DWLの一方が選
択される。 上記センスアンプSAは、一対の交差結線されたMOS
FETQI、Q2を有し、これらの正帰遍作用により、
相補データ線DL、DLに現れた微少な信号を差動的に
増幅する。この正帰還動作は、2段階に分けておこなわ
れ、比較的小さいコンダクタンス特性にされたMOSF
ETQ7が比較的早いタイミング信号φpalによって
導通し始めると同時に開始され、アドレッシングによっ
て相補データ線DL、DLに与えられた電位差に基づき
高い方のデータ線電位は遅い速度で、低い方のそれは速
い速度で共にその差が広がりながら下降していく。この
時、上記差電位がある程度大きくなったタイミングで比
較的大きいコンダクタンス特性にされたMOSFETQ
8がタイミング信号φpa2によって導通するので、上
記低い方のデータ線電位が急速に低下する。このように
2段階に分けてセンスアンプSAの動作を行わせること
によって、上記高い方の電位落ち込みを防止する。 こうして低い方の電位が交差結合MOS F ETのし
きい値電圧以下に低下したとき正帰還動作が終了し、高
い方の電位の下降は電源電圧Vccより低く上記しきい
値電圧より高い電位に留まるとともに、低い方の電位は
最終的に接地電位(Ov)に到達する。 上記のアドレッシングの際、一旦破壊され力)かったメ
モリセルMCの記憶情報は、このセンス動作によって得
られたハイレベル若しくはロウレベルの電位をそのまま
受は取ることによって回復する。しかしながら、前述の
ようにハイレベルが電源電圧Vccに対して一定以上落
ち込むと、何回かの読み出し、再書込みを繰り返してい
るうちに論理“0”として読み取られるところの誤動作
が生じる。この誤動作を防ぐために設けられるのがアク
ティブリストア回路ARである。このアクティブリスト
ア回路ARは、ロウレベルの信号に対して何ら影響を与
えずハイレベルの信号にのみ選択的に電源電圧Vccの
電位にブーストする働きがある。このようなアクティブ
リストア回路ARの具体的回路構成は、この発明に直接
関係ないのでその詳細な説明を省略する。 同図において代表として示されているデータ線対DL、
DLは、カラムスイッチCWを構成するMOSFETQ
3.Q4を介してコモン相補データ線対CDL、CDL
に接続される。他の代表として示されているデータ線対
についても同様なMOSFETQ5.Q6を介してコモ
ン相補データ線対cDL、CDLに接続される。このコ
モン相補データ線対CDL、CDLには、出力アンプを
含むデータ出カバソファDOBの入力端子とデータ人力
バッファDIBの出力端子に接続される。 ロウデコーダ及びカラムデコーダR,C−DCRは、ア
ドレスバッファADBで形成された内部相補アドレス信
号を受けて、1本のワード線及びダミーワード線並びに
カラムスイッチ選択信号を形成してメモリセル及びダミ
ーセルのアドレッシングを行う。すなわち、ロウアドレ
スストローブ信号RASにより形成されたタイミング信
号φarに同期して外部アドレス信号AXO−Axtを
アドレスバッファR−ADBに取込み、ロウデコーダR
−DCHに伝えるとともに、ワード線選択タイミング信
号φXにより上記アドレスデコーダ出力に従った所定の
ワード線及びダミーワード線の選択動作を行う。 また、カラムアドレスストローブ信号CASにより形成
されたタイミング信号φacに同期して外部アドレス信
号AYO〜A Y iをアドレスバッファC−ADHに
取込み、カラムデコーダC−DCRに伝えるとともに、
データ線選択タイミング信号φyによりデータ線の選択
動作を行う。 タイミング制御回路TCは、外部端子から供給されたロ
ウアドレスストローブ信号RAS、カラムアドレススト
ローブ信号CAS及びライトイネーブル信号WEを受け
、上記代表として例示的に示されたタイミング信号の他
、メモリ動作に必要な他の各種タイミング信号を形成す
る。 なお、特に制限されないが、低消費電力化及びワード線
を選択状態にしておいてカラムアドレス信号を切り換え
ることにより連続読み出し動作を可能にするため、上記
カラム系のアドレスバ・ソファとアドレスデコーダ、デ
ーク出力バッファD。 BはCMO5C相補ij:りスタティック型回路により
構成される。 基板バイアス発生回路Vbb−Gは、基板に負のバック
バイアス電圧−vbbを供給することにょうて、その上
に形成されたMOSFETのソース、ドレインと基板間
との寄生容量を減らして、その高速動作化を実現するた
め等に設けられる。基板バイアス電圧発生回路Vbb−
Gは、集積回路の外部端子を構成する電源端子Vccと
基準電位端子もしくはアース端子との間に加えられる+
5vのような正電源電圧に応答して、半導体基板に供給
すべき負のバックバイアス電圧−vbbを発生する。 この実施例の基板バイアス発生回路Vbb−Gは、後述
するようなモニター回路が設けられ、上記バックバイア
ス電圧−Vbbが所望の電位にされた後にはその動作が
停止させられる。 第1図には、上記基板バイアス電圧発生回路■bb−c
の一実施例の回路図が示されている。同図の各回路素子
は、公知のCM OS (相補型MO3)集積回路の製
造技術によって、上記第1図に示した他の回路ブロック
とともに1個の単結晶シリコンのような半導体基板上に
おいて形成される。 なお、同図において、ソース・ドレイン間に直線が付加
されたMOS F ETはPチャンネル型である。 特に制限されないが、集積回路は、単結晶P型シリコン
からなる半導体基板に形成される。NチャンネルMOS
FETは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介し、て
形成されたポリシリコンからなるようなゲート電極から
構成される。PチャンネルMOSFETは、上記半導体
基板表面に形成されたN型ウェル領域に形成される。 これによって、半導体基板は、その上に形成された複数
のNチャンネルMOS F ETの共通の基板ゲートを
構成する。N型ウェル領域は、その上に形成されたPチ
ャンネルMOS F ETの基板ゲートを構成する。P
チャンネルMOSFETの基板ゲートすなわちN型ウェ
ル領域は、第1図の電源端子Vccに結合される。また
、P型基板には、基板バイアス電圧発生回路Vbb−G
により形成された基板バックバイアス電圧−vbbが供
給される。 基板バイアス発生回路は、後述するような制御信号によ
ってその発振動作が選択的に停止させられる発振回路が
用いられる。すなわち、発振回路O8Cは、その一方の
入力端子を用いて縦列形態にされ、終段のゲート回路G
3の出力が初段ゲート回路G1の入力に帰還されるこに
よってリング状にされたCMOSナンド(N A N
D )ゲート回路01〜G3により構成される。この発
振回路O8Cは、各ナントゲート回路G1−G3の他方
の入力に供給される制御信号がハ・fレベル(論理“1
”)なら、それぞれのゲ・−トが開き、実質的にインバ
ータ動作を行うので、リングオシレータとしての発振動
作を行う。この発振出力は、波形整形と増幅を行うCM
OSインバータ回路IV2とIV3を通して出力される
。このようにして形成された出力パルスは、キャパシタ
CIとダイオード形態のMOSFETQ1 B、Ql、
9からなる整流回路によって負のバー・クバイアス電圧
−vbbを形成する。すなわち、出力パルスがハ・fし
・\ルの期間に、MOSFETQ18がオン状態にな、
ってキャパシタC1をVcc−Vthにプリチャージさ
せる。次に、出力パルスがロウレベルにされると、キャ
パシタCIからは負の電圧−(Vcc−VLh)が出力
される。この負電圧−(Vcc−Vth)によってMO
SFETQI9がオン状態にされ、その電圧を基板に伝
える。このような動作の繰り返しによって、基板には約
−(■cc−2Vth)のような負のバイアス電圧=v
bbが与えられる。 この実施例では、上記基板バイアス電圧−vbbがRA
Mの動作の貰速動作に必要な一定のレベルを越えて絶対
値的に大きくされたのを検出するため、次のレベル検出
回路LVMが設けられる。Pチャンオフ1MO5FET
Q10及びQ22は、そのゲートに定常的に回路の接地
電位が供給されることによって、定常的にオン状態にさ
れ、負荷抵抗として作用し、またMOSFETQ23は
グイオート形態とされ1、レベルシフトの役割を持つ。 MOSFETQI Oには、レベルクランプ用のNチャ
ンネルMOSFETQI 1が直列に接続される。この
MOSFETQI 1のゲートは、定常的に回路の接地
電位が供給されることによって定常的にオン状態にされ
、そのソース電位は回路の接地電位より少なくとも低い
レベルにされる。上記MOSFETQI 1のソースと
基板(−Vbb)との間には、ダイオード形態にされた
レベルシフト用のNチャンネルMOSFETQI 2が
直列接続される。もしも、基板バックバイアス電圧−v
bbがMOSFETQI 1とと記ダイオード形態のM
OSFETQI 2による合成のしきい値電圧2vth
より絶対値的に低いレベルの時、これらのMOSFET
QII、Ql2はオフ状態になる。これによって、MO
SFETQI 1とQIOの接続点の電位は、はソ電源
電圧Vccのようなハイレベルになる。一方、上記基板
バックバイアス電圧−Vbbが上記ダイオード形態のM
OSFETQI 1、Ql2による合成のしきい値電圧
2vthより絶対値的に大きなレベルにされた時、これ
らのMOSFETQI 1、Ql2はオン状態になる。 これによって、MOSFETQI 1とQIOの接続点
の電位は、−Vbb+2Vthにされる。なお、この時
、上記電源電圧Vccから基板に流れる電流によって、
基板バックバイアス電圧−vbbを絶対値的に低下させ
てしまうのを防止するため、及び上記MOSFETQ1
2とMOSFETQI 1による合成コンダクタンスに
よって上記のようなロウレベルを形成するため、上記負
荷MOSFETQIOのコンダクタ:/スは、極めて小
さい値に設定される。 すなわち、MOSFETQLOは微少電流しか流さない
ような極めて小さいコンダクタンスに設定される。 上記のような検出出力のハイレベルとロウ
ば、ダイナミック型RAM (ランダム・アクセス・メ
モリ)のように基板バイアス電圧発生回路を内蔵した半
導体記憶装置に利用して有効な技術に関するものである
。 〔背景技術〕 MOSFET (絶縁ゲート形電界効果トランジスタ)
で構成された半導体記憶装置においては、基板との寄生
容量を減少させる等のための基板バックバイアス電圧を
内蔵の基板バイアス電圧発生回路により形成することが
公知である。このように基板バイアス電圧発生回路を内
蔵することによって、5Vのような単一電圧化と外部端
子の削減を図ることができる。 ところで、内部の各回路が一斉に動作を開始する選択状
態と内部回路が何も動作を行わない非選択状態とでは、
基板に流れる電流が大きく異なる。 このように内部回路の動作に無関係に発生する発振パル
スを整流して基板バックバイアス電圧を形成する場合に
は、必然的にその最悪条件を想定してその電流供給能力
を設定することになる。このため、基板バイアス電圧発
生回路における消費電流が多くなるとともに、その電圧
変動幅が太き(なるという問題が生じる。 そこで、本願発明者等は、先に基板バックバ・Cアス電
圧ヲモニターして、そのレベルが一定レベルに達したら
、基板バイアス電圧発生回路の動作を停止させることを
考えた。さらに、本願発明者等は、基板バイアス電圧源
からレベル検出回路への電流供給を小さくするため、レ
ベル検出回路を構成するMOS F ETのコンダクタ
ンスを小さくしていることから、電源投入時に基板バイ
アス電圧回路の立ち上がりが遅くなるという新しい問題
を発見した。(基板バイアス電圧発生回路については、
たとえば特開昭55−13566号公報参照) 〔発明の目的〕 この発明の目的は、低消費電力で、電源投入時を含んで
より安定した動作を行う基板バイアス電圧発生回路を具
備する半導体集積回路を提供することにある。 この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。 すなわち、電源投入時に、基板バイアス電圧発生回路の
起動制御信号を強制的に起動状態とし、安定動作後は、
この起動回路を電気的に開放して通常のレベル検出動作
と電圧発生制御を行わせるものである。 〔実施例〕 第2図には、この発明に係るダイナミック型RAMの一
実施例の回路図が示されている。同図の各回路素子ない
し回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
1個の半導体基板上において形成される。 1ビツトのメモリセルMCは、その代表として示されて
いるように情報記憶キャパシタCsとアドレス選択用M
O5FETQmとからなり、論理“1”、”O″の情報
はキャパシタCsに電荷が有るか無いかの形で記憶され
る。情報の読み出しは、MOSFETQmをオン状態に
してキャパシタCsを共通のデータ線DLにつなぎ、デ
ータ線DLの電位がキャパシタCsに蓄積された電荷量
に応じてどのような変化が起きるかをセンスすることに
よって行われる。メモリセルMCを小さく形成し、かつ
共通のデータ線DLに多くのメモリセルをつないで高集
積、大容量のメモリマトリックスにしであるため、上記
キャパシタCsと、共通データ線DLの浮遊容量Co(
図示せず)との関係は、Cs / Coの比が非常に小
さな値になる。 したがって、上記キャパシタCsに蓄積された電荷量に
よるデータ線DLの電位変化は、非常に微少な信号とな
っている。 このような微少な信号を検出するための基準としてダミ
ーセルDCが設けられている。このダミーセルDCは、
そのキャパシタCdの容量値がメモリセルMCのキャパ
シタCsのはり半分であることを除き、メモリセルMC
と同じ製造条件、同じ設計定数で作られている。キャパ
シタCdは、そのアドレッシングに先立って、タイミン
グ信号φdを受けるMOSFETQd’によって接地電
位に充電される。このように、キャパシタCdは、その
容量値がキャパシタCsの約半分の容量値に設定されて
いるので、メモリセルMCからの読み出し信号のはり半
分に等しい基準電圧を形成することになる。 同図においてSAは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号(センスア
ンプ制御信号)φpal+φpa2で決まるセンス期間
に拡大するセンスアンプであり(その動作は後述する)
、1対の平行に配置された相補データ線DL、DLにそ
の入出力ノードが結合されている。相補データ線DL、
DLに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、DL、DLのそれぞれに11[Aずつ
のダミーセルが結合されている。また、各メモリセルM
Cは、1本のワード線WLと相補対データ線の一方との
交叉点におい°ζ結合される。各ワード線WLは双方の
データ線対と交差しているので、ワード線WLに生じる
雑音成分が静電結合によりデータ線にのっても、その雑
音成分が双方のデータ線対DL、DLに等しく現れ、差
動型のセンスアンプSAによって相殺される。 上記アドレッシングにおいて、相補データ線対DL、D
Lの一方に結合されたメモリセルMCが選択された場合
、他方のデータ線には必ずダミーセルDCが結合される
ように一対のダミーワード線DWL、DWLの一方が選
択される。 上記センスアンプSAは、一対の交差結線されたMOS
FETQI、Q2を有し、これらの正帰遍作用により、
相補データ線DL、DLに現れた微少な信号を差動的に
増幅する。この正帰還動作は、2段階に分けておこなわ
れ、比較的小さいコンダクタンス特性にされたMOSF
ETQ7が比較的早いタイミング信号φpalによって
導通し始めると同時に開始され、アドレッシングによっ
て相補データ線DL、DLに与えられた電位差に基づき
高い方のデータ線電位は遅い速度で、低い方のそれは速
い速度で共にその差が広がりながら下降していく。この
時、上記差電位がある程度大きくなったタイミングで比
較的大きいコンダクタンス特性にされたMOSFETQ
8がタイミング信号φpa2によって導通するので、上
記低い方のデータ線電位が急速に低下する。このように
2段階に分けてセンスアンプSAの動作を行わせること
によって、上記高い方の電位落ち込みを防止する。 こうして低い方の電位が交差結合MOS F ETのし
きい値電圧以下に低下したとき正帰還動作が終了し、高
い方の電位の下降は電源電圧Vccより低く上記しきい
値電圧より高い電位に留まるとともに、低い方の電位は
最終的に接地電位(Ov)に到達する。 上記のアドレッシングの際、一旦破壊され力)かったメ
モリセルMCの記憶情報は、このセンス動作によって得
られたハイレベル若しくはロウレベルの電位をそのまま
受は取ることによって回復する。しかしながら、前述の
ようにハイレベルが電源電圧Vccに対して一定以上落
ち込むと、何回かの読み出し、再書込みを繰り返してい
るうちに論理“0”として読み取られるところの誤動作
が生じる。この誤動作を防ぐために設けられるのがアク
ティブリストア回路ARである。このアクティブリスト
ア回路ARは、ロウレベルの信号に対して何ら影響を与
えずハイレベルの信号にのみ選択的に電源電圧Vccの
電位にブーストする働きがある。このようなアクティブ
リストア回路ARの具体的回路構成は、この発明に直接
関係ないのでその詳細な説明を省略する。 同図において代表として示されているデータ線対DL、
DLは、カラムスイッチCWを構成するMOSFETQ
3.Q4を介してコモン相補データ線対CDL、CDL
に接続される。他の代表として示されているデータ線対
についても同様なMOSFETQ5.Q6を介してコモ
ン相補データ線対cDL、CDLに接続される。このコ
モン相補データ線対CDL、CDLには、出力アンプを
含むデータ出カバソファDOBの入力端子とデータ人力
バッファDIBの出力端子に接続される。 ロウデコーダ及びカラムデコーダR,C−DCRは、ア
ドレスバッファADBで形成された内部相補アドレス信
号を受けて、1本のワード線及びダミーワード線並びに
カラムスイッチ選択信号を形成してメモリセル及びダミ
ーセルのアドレッシングを行う。すなわち、ロウアドレ
スストローブ信号RASにより形成されたタイミング信
号φarに同期して外部アドレス信号AXO−Axtを
アドレスバッファR−ADBに取込み、ロウデコーダR
−DCHに伝えるとともに、ワード線選択タイミング信
号φXにより上記アドレスデコーダ出力に従った所定の
ワード線及びダミーワード線の選択動作を行う。 また、カラムアドレスストローブ信号CASにより形成
されたタイミング信号φacに同期して外部アドレス信
号AYO〜A Y iをアドレスバッファC−ADHに
取込み、カラムデコーダC−DCRに伝えるとともに、
データ線選択タイミング信号φyによりデータ線の選択
動作を行う。 タイミング制御回路TCは、外部端子から供給されたロ
ウアドレスストローブ信号RAS、カラムアドレススト
ローブ信号CAS及びライトイネーブル信号WEを受け
、上記代表として例示的に示されたタイミング信号の他
、メモリ動作に必要な他の各種タイミング信号を形成す
る。 なお、特に制限されないが、低消費電力化及びワード線
を選択状態にしておいてカラムアドレス信号を切り換え
ることにより連続読み出し動作を可能にするため、上記
カラム系のアドレスバ・ソファとアドレスデコーダ、デ
ーク出力バッファD。 BはCMO5C相補ij:りスタティック型回路により
構成される。 基板バイアス発生回路Vbb−Gは、基板に負のバック
バイアス電圧−vbbを供給することにょうて、その上
に形成されたMOSFETのソース、ドレインと基板間
との寄生容量を減らして、その高速動作化を実現するた
め等に設けられる。基板バイアス電圧発生回路Vbb−
Gは、集積回路の外部端子を構成する電源端子Vccと
基準電位端子もしくはアース端子との間に加えられる+
5vのような正電源電圧に応答して、半導体基板に供給
すべき負のバックバイアス電圧−vbbを発生する。 この実施例の基板バイアス発生回路Vbb−Gは、後述
するようなモニター回路が設けられ、上記バックバイア
ス電圧−Vbbが所望の電位にされた後にはその動作が
停止させられる。 第1図には、上記基板バイアス電圧発生回路■bb−c
の一実施例の回路図が示されている。同図の各回路素子
は、公知のCM OS (相補型MO3)集積回路の製
造技術によって、上記第1図に示した他の回路ブロック
とともに1個の単結晶シリコンのような半導体基板上に
おいて形成される。 なお、同図において、ソース・ドレイン間に直線が付加
されたMOS F ETはPチャンネル型である。 特に制限されないが、集積回路は、単結晶P型シリコン
からなる半導体基板に形成される。NチャンネルMOS
FETは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介し、て
形成されたポリシリコンからなるようなゲート電極から
構成される。PチャンネルMOSFETは、上記半導体
基板表面に形成されたN型ウェル領域に形成される。 これによって、半導体基板は、その上に形成された複数
のNチャンネルMOS F ETの共通の基板ゲートを
構成する。N型ウェル領域は、その上に形成されたPチ
ャンネルMOS F ETの基板ゲートを構成する。P
チャンネルMOSFETの基板ゲートすなわちN型ウェ
ル領域は、第1図の電源端子Vccに結合される。また
、P型基板には、基板バイアス電圧発生回路Vbb−G
により形成された基板バックバイアス電圧−vbbが供
給される。 基板バイアス発生回路は、後述するような制御信号によ
ってその発振動作が選択的に停止させられる発振回路が
用いられる。すなわち、発振回路O8Cは、その一方の
入力端子を用いて縦列形態にされ、終段のゲート回路G
3の出力が初段ゲート回路G1の入力に帰還されるこに
よってリング状にされたCMOSナンド(N A N
D )ゲート回路01〜G3により構成される。この発
振回路O8Cは、各ナントゲート回路G1−G3の他方
の入力に供給される制御信号がハ・fレベル(論理“1
”)なら、それぞれのゲ・−トが開き、実質的にインバ
ータ動作を行うので、リングオシレータとしての発振動
作を行う。この発振出力は、波形整形と増幅を行うCM
OSインバータ回路IV2とIV3を通して出力される
。このようにして形成された出力パルスは、キャパシタ
CIとダイオード形態のMOSFETQ1 B、Ql、
9からなる整流回路によって負のバー・クバイアス電圧
−vbbを形成する。すなわち、出力パルスがハ・fし
・\ルの期間に、MOSFETQ18がオン状態にな、
ってキャパシタC1をVcc−Vthにプリチャージさ
せる。次に、出力パルスがロウレベルにされると、キャ
パシタCIからは負の電圧−(Vcc−VLh)が出力
される。この負電圧−(Vcc−Vth)によってMO
SFETQI9がオン状態にされ、その電圧を基板に伝
える。このような動作の繰り返しによって、基板には約
−(■cc−2Vth)のような負のバイアス電圧=v
bbが与えられる。 この実施例では、上記基板バイアス電圧−vbbがRA
Mの動作の貰速動作に必要な一定のレベルを越えて絶対
値的に大きくされたのを検出するため、次のレベル検出
回路LVMが設けられる。Pチャンオフ1MO5FET
Q10及びQ22は、そのゲートに定常的に回路の接地
電位が供給されることによって、定常的にオン状態にさ
れ、負荷抵抗として作用し、またMOSFETQ23は
グイオート形態とされ1、レベルシフトの役割を持つ。 MOSFETQI Oには、レベルクランプ用のNチャ
ンネルMOSFETQI 1が直列に接続される。この
MOSFETQI 1のゲートは、定常的に回路の接地
電位が供給されることによって定常的にオン状態にされ
、そのソース電位は回路の接地電位より少なくとも低い
レベルにされる。上記MOSFETQI 1のソースと
基板(−Vbb)との間には、ダイオード形態にされた
レベルシフト用のNチャンネルMOSFETQI 2が
直列接続される。もしも、基板バックバイアス電圧−v
bbがMOSFETQI 1とと記ダイオード形態のM
OSFETQI 2による合成のしきい値電圧2vth
より絶対値的に低いレベルの時、これらのMOSFET
QII、Ql2はオフ状態になる。これによって、MO
SFETQI 1とQIOの接続点の電位は、はソ電源
電圧Vccのようなハイレベルになる。一方、上記基板
バックバイアス電圧−Vbbが上記ダイオード形態のM
OSFETQI 1、Ql2による合成のしきい値電圧
2vthより絶対値的に大きなレベルにされた時、これ
らのMOSFETQI 1、Ql2はオン状態になる。 これによって、MOSFETQI 1とQIOの接続点
の電位は、−Vbb+2Vthにされる。なお、この時
、上記電源電圧Vccから基板に流れる電流によって、
基板バックバイアス電圧−vbbを絶対値的に低下させ
てしまうのを防止するため、及び上記MOSFETQ1
2とMOSFETQI 1による合成コンダクタンスに
よって上記のようなロウレベルを形成するため、上記負
荷MOSFETQIOのコンダクタ:/スは、極めて小
さい値に設定される。 すなわち、MOSFETQLOは微少電流しか流さない
ような極めて小さいコンダクタンスに設定される。 上記のような検出出力のハイレベルとロウ
【/ベルとは
、C,M OSにより構成されたインバータ回路iV4
によって判定され、同じ<0MO3で構成されたインバ
ータI V 5、E V &に伝達される。 このレベル判定動作にヒステリシス特性を持たせるため
、上記Cblr OSイ〉′バータ回路の入力端子と電
源電圧Vccとの間、言い換えろならば、」二記Mf)
SFETQIOと並列形態にPチャンネルMOS F’
E TQ 17が設けられる。このM OS F E
TQ17のゲ・−叫・に)よ、上記インバ・−夕回路T
V6の出力信号が供給される。これによって、インパー
ク回路IV4の入出力伝達特性は後述するようなヒステ
リシス特性を持つようにされる。 これらのCMOSインバータ回路IV4〜IV6の出力
は、同様なCMOSインバータ回路■v1の入力に伝え
られる。このCMOSインバータ回路IVIの出力は、
上記リングオシレータO8Cを構成するナントゲート回
路01〜G3の他方の入力に共通に供給される。 次に、この実施例回路の動作を第3図のタイミング図に
従って説明する。 基板バックバイアス電圧−vbbが上記MO5FETQ
I i Ql 2の合成のしきい値′電圧2Vthより
絶対値的に小さいと、これらのMOSf”ETQll、
Ql2はオフ状態になる。これl、こよって、その検出
出力はハイレベルにされるので、インバータ回路IV4
〜I’V6及びIVIを通した出力信号はハイレベルに
される。この場合、上記検出出力のハイレベルによって
、インバータ回路IV6の出力信号はロウレベルにされ
る。帰還用M05FETQ17は、上記インバータ回路
IV6の出力信号のロウレベルによってオン状態にされ
る。 これによりレベル検出回路における負荷側のコンダクタ
ンスが比較的大きくされている。また、上記インバータ
IVIの出力信号のハイレベルによって、各ナントゲー
ト回路G】〜G3はそのゲー。 トを開き、実質的にインバータ回路として動作する。従
って、発振回路OSCは発振動作を行う。 整流回路は、上記発振出力パルスが供給されるので、上
記整流動作によって基板バックバイアス電圧−Vt+b
を絶対値的に大きくさせる。 このような整流動作によって、基板バックバイアス電圧
−vbbが上記しきい値電圧2Vtht−越えると、上
記MO5FETQI 1、C12はオン状態にされる。 この場合、基板バックバイアス電圧−vbbの低下に伴
い、MOSFETQI 1、C12の合成のコンダクタ
ンス特性が上記負荷側(Q10、Q17Q22及びQ2
3)の合成コンダクタンス特性より大きくされるような
レベル■1に達すると、その検出出力はハイレベルから
ロウレベルにされる。このような切り換え動作は、イン
バータ回路IV6の出力信号がハイレベルになると上記
PチャンネルMO5FETQI 7のコンダクタンスが
より小さくされることにより、上記検出出力のロウレベ
ルの助長させるような正帰遷動作によって高速に切り換
えられる。 上記検出出力のロウレベルによって、4つのインバータ
回路を通して各ナントゲート回路61〜G3にロウレベ
ル(論理“0”)を供給するうこれにより、その出力を
ハイレベル(論理“1”)に固定して発振動作を停止さ
lる。したがって、必要以上に絶対値的に大きなレベル
の基板バックバイアス電圧−vbbを形成するための発
振回路の動作と、整流動作が停止させられるから、低消
費電力化を実現することができる。 上記整流動作の停止により基板バイアス電圧−vbbは
、そのリーク電流によって絶対値的に低下する。このと
き、上記MOSFETQI 7はオフ状態にされている
から、M OS F ET Q 10、C22及びQ2
3の合成コンダクタンスとMOSFETQII、C12
の合成コンダクタンス比に従って検出出力レベルが決定
される。これによって、CM OSインバータ回路IV
4の出力がハイレベルからロウレベルに変化させられる
基板バイアス電圧−vbbの電圧は電圧v2のように絶
対値的に小さくされる。すなわち、この電圧v2より基
板バイアス電圧−vbbが絶対値的に低下すると、再び
発振動作とそれに伴い整流動作が再開される。 このように、発振動作の停止とその再開が行われる基板
バイアス電圧−vbbのレベルは、電圧v1とV2のよ
うなヒステリシス特性を持つレベル検出動作によって行
われるものである。これによって、レベル検出回IGL
〜’Mと電圧発生回路間でのフィードバックループが形
成されない。 一方、電源投入時を考えると、レベル検出部の動作電流
を抑えるため、上記のように関連するMOSFETのコ
ンダクタンスを小さくしているので、&板ハフクバイア
ス電圧−vbbの立ち上がりが他の電源電圧の立ち上が
りより遅れることか懸念される。このため、起動制御用
のPチャンネル型MOSFETQ20及びC21は、基
板バイアス電圧発生回路の電源投入時の立ち上がり動作
を速くさせるため、次の動作を行う。すなわち、電源電
圧Vccが投入される前は、MOSFETQ21のゲー
トが結合さたノードNSIのキャパシタC81とノード
NS2に関する浮遊キャパシタC82はリーク放電によ
って電荷がない状態にあるため、ノードNSIとノード
N S 2の電位は接地電位にある。電源電圧Vccが
投入されろと、z・40SFETQ20及びQ2Lはと
もにゲート電圧が接地電位であるためにオン状態となり
、ff1.31キヤパシタC3I及びC32はMOSF
ETQ20及びC21によって、電源電圧Vccに向か
って充電が開始される。ここで、MOSFETQ20の
コンダクタンスはC21のコンダクタンスに比校して、
例えば20分の1程に小さい値に設定されているため、
ツートド+32の電位が先に重版電圧■ccに向かって
立ち上がる。ノードNS2の電位、がインバータIV4
の論理判定レベルより高くなるとインバータI ’/
、iが反転し1.インバータIV5、IV6及びIVI
を経て、発振回路を構成するNANDケート回路01〜
G3の動作制御入力にハイレベルが与えられ、発振を開
始して基板バックバイアス電圧−vbbを発生させる。 一方、起動制御用のMOSFETQ20により、ノード
NSIの電位が遅れて上昇し、電源電圧■cc−Vth
21 (MOSFETQ21のしきい値電圧)に達する
とMOSFETQ21はカットオフ状態となり、以後、
MOSFETQ20を介してキャパシタC5Iは充電し
続けるため、MOSFETQ2Lは電源電圧VCCを切
断するまでオフ状態を維持する。これにより、MOSF
ETQ21は通常の基板バイアス電圧発生回路の動作に
影響を与えることなく、電源電圧投入時にレベル判定部
のノードNS2の電位を急速に立ち上げることで、基板
バイアス電圧発生回路の速やかな起動を行う。 〔効 果〕 (1)電源投入時、低コンダクタンスのM OS F
E Tで構成されたレベル検出部とは別に、比較的大き
いコンタ゛クタンスのMOSFETで構成される起動回
路を設け、直接基板バイアス電圧発生回路を起動状態す
ることで、簡単な回路構成で、基板バックバイアス電圧
を急速に立ち上げることができるという効果が得られる
。 (2)上記(1)項による起@後、安定動作に達したら
、起動回路を非動作状態にするため、f4動回路による
電力消費を抑えるとともに、通常のレベル検出及び電圧
発生動作に影響を与えないという効果が得られる。 (3)上記(1)及び(2)項により、基板バックバイ
アス電圧をモニターして、それを発生するための電圧発
生回路の動作を間欠的に行わせることにより、必要以上
のレベルの基板バックバイアス電圧を発生するために消
費される無駄な消費電流を抑えるため、低消費電力化と
基板バーツクバイアス電圧の安定化が図られ、バッテリ
ーバックアップ動作時のバッテリーの長寿命化が実現で
きるという効果が得られる。 以上本亮明者によ−てなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、常時動作し、
基板に生じるリーク電流を補うような小さい電流供給能
力しか持たない基板バイアス電圧発生回路を別に設ける
ものであってもよい。また、モニター回路の出力信号は
、チップ選択信号等によって無効にさせられるようにす
るものであってもよい。この理由は、チンフ。 選択状態にされると、全回路が一介に動作を開始するの
で、基板バイアス電圧は絶対値的に低下させられるから
、上記モニター回路の出力信号を一時的に無効にするこ
とによっ′ζζ基板バイアスミ発生M路を無条件で動作
させ、上記電圧の低下を未然l1.二小さくできるから
である。 また、第1図において、Pチャンネル型MO3F E
T Q 20は電源投入後常時動作状態となるものであ
るから、そのゲートは接地電位に直接WC続してもよく
、適当な高抵抗値に設計されたポリシリコンであっても
よい。また、電源電圧VCCとMOSFETQ21のゲ
ートとの間に、電源電圧■cc切断切断滓遊キャパシタ
9S2の電荷を放電させる方向に、ダイオ−1′を付加
するものであってもよい。 〔利用分野〕 この発明は、例えば、上記のようなダイナミック型RA
M、スタティンク型RA Mのような半導体記憶装置の
他、電圧発生回路を内蔵する半導体集積回路’AMに広
(適用することができるものである。
、C,M OSにより構成されたインバータ回路iV4
によって判定され、同じ<0MO3で構成されたインバ
ータI V 5、E V &に伝達される。 このレベル判定動作にヒステリシス特性を持たせるため
、上記Cblr OSイ〉′バータ回路の入力端子と電
源電圧Vccとの間、言い換えろならば、」二記Mf)
SFETQIOと並列形態にPチャンネルMOS F’
E TQ 17が設けられる。このM OS F E
TQ17のゲ・−叫・に)よ、上記インバ・−夕回路T
V6の出力信号が供給される。これによって、インパー
ク回路IV4の入出力伝達特性は後述するようなヒステ
リシス特性を持つようにされる。 これらのCMOSインバータ回路IV4〜IV6の出力
は、同様なCMOSインバータ回路■v1の入力に伝え
られる。このCMOSインバータ回路IVIの出力は、
上記リングオシレータO8Cを構成するナントゲート回
路01〜G3の他方の入力に共通に供給される。 次に、この実施例回路の動作を第3図のタイミング図に
従って説明する。 基板バックバイアス電圧−vbbが上記MO5FETQ
I i Ql 2の合成のしきい値′電圧2Vthより
絶対値的に小さいと、これらのMOSf”ETQll、
Ql2はオフ状態になる。これl、こよって、その検出
出力はハイレベルにされるので、インバータ回路IV4
〜I’V6及びIVIを通した出力信号はハイレベルに
される。この場合、上記検出出力のハイレベルによって
、インバータ回路IV6の出力信号はロウレベルにされ
る。帰還用M05FETQ17は、上記インバータ回路
IV6の出力信号のロウレベルによってオン状態にされ
る。 これによりレベル検出回路における負荷側のコンダクタ
ンスが比較的大きくされている。また、上記インバータ
IVIの出力信号のハイレベルによって、各ナントゲー
ト回路G】〜G3はそのゲー。 トを開き、実質的にインバータ回路として動作する。従
って、発振回路OSCは発振動作を行う。 整流回路は、上記発振出力パルスが供給されるので、上
記整流動作によって基板バックバイアス電圧−Vt+b
を絶対値的に大きくさせる。 このような整流動作によって、基板バックバイアス電圧
−vbbが上記しきい値電圧2Vtht−越えると、上
記MO5FETQI 1、C12はオン状態にされる。 この場合、基板バックバイアス電圧−vbbの低下に伴
い、MOSFETQI 1、C12の合成のコンダクタ
ンス特性が上記負荷側(Q10、Q17Q22及びQ2
3)の合成コンダクタンス特性より大きくされるような
レベル■1に達すると、その検出出力はハイレベルから
ロウレベルにされる。このような切り換え動作は、イン
バータ回路IV6の出力信号がハイレベルになると上記
PチャンネルMO5FETQI 7のコンダクタンスが
より小さくされることにより、上記検出出力のロウレベ
ルの助長させるような正帰遷動作によって高速に切り換
えられる。 上記検出出力のロウレベルによって、4つのインバータ
回路を通して各ナントゲート回路61〜G3にロウレベ
ル(論理“0”)を供給するうこれにより、その出力を
ハイレベル(論理“1”)に固定して発振動作を停止さ
lる。したがって、必要以上に絶対値的に大きなレベル
の基板バックバイアス電圧−vbbを形成するための発
振回路の動作と、整流動作が停止させられるから、低消
費電力化を実現することができる。 上記整流動作の停止により基板バイアス電圧−vbbは
、そのリーク電流によって絶対値的に低下する。このと
き、上記MOSFETQI 7はオフ状態にされている
から、M OS F ET Q 10、C22及びQ2
3の合成コンダクタンスとMOSFETQII、C12
の合成コンダクタンス比に従って検出出力レベルが決定
される。これによって、CM OSインバータ回路IV
4の出力がハイレベルからロウレベルに変化させられる
基板バイアス電圧−vbbの電圧は電圧v2のように絶
対値的に小さくされる。すなわち、この電圧v2より基
板バイアス電圧−vbbが絶対値的に低下すると、再び
発振動作とそれに伴い整流動作が再開される。 このように、発振動作の停止とその再開が行われる基板
バイアス電圧−vbbのレベルは、電圧v1とV2のよ
うなヒステリシス特性を持つレベル検出動作によって行
われるものである。これによって、レベル検出回IGL
〜’Mと電圧発生回路間でのフィードバックループが形
成されない。 一方、電源投入時を考えると、レベル検出部の動作電流
を抑えるため、上記のように関連するMOSFETのコ
ンダクタンスを小さくしているので、&板ハフクバイア
ス電圧−vbbの立ち上がりが他の電源電圧の立ち上が
りより遅れることか懸念される。このため、起動制御用
のPチャンネル型MOSFETQ20及びC21は、基
板バイアス電圧発生回路の電源投入時の立ち上がり動作
を速くさせるため、次の動作を行う。すなわち、電源電
圧Vccが投入される前は、MOSFETQ21のゲー
トが結合さたノードNSIのキャパシタC81とノード
NS2に関する浮遊キャパシタC82はリーク放電によ
って電荷がない状態にあるため、ノードNSIとノード
N S 2の電位は接地電位にある。電源電圧Vccが
投入されろと、z・40SFETQ20及びQ2Lはと
もにゲート電圧が接地電位であるためにオン状態となり
、ff1.31キヤパシタC3I及びC32はMOSF
ETQ20及びC21によって、電源電圧Vccに向か
って充電が開始される。ここで、MOSFETQ20の
コンダクタンスはC21のコンダクタンスに比校して、
例えば20分の1程に小さい値に設定されているため、
ツートド+32の電位が先に重版電圧■ccに向かって
立ち上がる。ノードNS2の電位、がインバータIV4
の論理判定レベルより高くなるとインバータI ’/
、iが反転し1.インバータIV5、IV6及びIVI
を経て、発振回路を構成するNANDケート回路01〜
G3の動作制御入力にハイレベルが与えられ、発振を開
始して基板バックバイアス電圧−vbbを発生させる。 一方、起動制御用のMOSFETQ20により、ノード
NSIの電位が遅れて上昇し、電源電圧■cc−Vth
21 (MOSFETQ21のしきい値電圧)に達する
とMOSFETQ21はカットオフ状態となり、以後、
MOSFETQ20を介してキャパシタC5Iは充電し
続けるため、MOSFETQ2Lは電源電圧VCCを切
断するまでオフ状態を維持する。これにより、MOSF
ETQ21は通常の基板バイアス電圧発生回路の動作に
影響を与えることなく、電源電圧投入時にレベル判定部
のノードNS2の電位を急速に立ち上げることで、基板
バイアス電圧発生回路の速やかな起動を行う。 〔効 果〕 (1)電源投入時、低コンダクタンスのM OS F
E Tで構成されたレベル検出部とは別に、比較的大き
いコンタ゛クタンスのMOSFETで構成される起動回
路を設け、直接基板バイアス電圧発生回路を起動状態す
ることで、簡単な回路構成で、基板バックバイアス電圧
を急速に立ち上げることができるという効果が得られる
。 (2)上記(1)項による起@後、安定動作に達したら
、起動回路を非動作状態にするため、f4動回路による
電力消費を抑えるとともに、通常のレベル検出及び電圧
発生動作に影響を与えないという効果が得られる。 (3)上記(1)及び(2)項により、基板バックバイ
アス電圧をモニターして、それを発生するための電圧発
生回路の動作を間欠的に行わせることにより、必要以上
のレベルの基板バックバイアス電圧を発生するために消
費される無駄な消費電流を抑えるため、低消費電力化と
基板バーツクバイアス電圧の安定化が図られ、バッテリ
ーバックアップ動作時のバッテリーの長寿命化が実現で
きるという効果が得られる。 以上本亮明者によ−てなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、常時動作し、
基板に生じるリーク電流を補うような小さい電流供給能
力しか持たない基板バイアス電圧発生回路を別に設ける
ものであってもよい。また、モニター回路の出力信号は
、チップ選択信号等によって無効にさせられるようにす
るものであってもよい。この理由は、チンフ。 選択状態にされると、全回路が一介に動作を開始するの
で、基板バイアス電圧は絶対値的に低下させられるから
、上記モニター回路の出力信号を一時的に無効にするこ
とによっ′ζζ基板バイアスミ発生M路を無条件で動作
させ、上記電圧の低下を未然l1.二小さくできるから
である。 また、第1図において、Pチャンネル型MO3F E
T Q 20は電源投入後常時動作状態となるものであ
るから、そのゲートは接地電位に直接WC続してもよく
、適当な高抵抗値に設計されたポリシリコンであっても
よい。また、電源電圧VCCとMOSFETQ21のゲ
ートとの間に、電源電圧■cc切断切断滓遊キャパシタ
9S2の電荷を放電させる方向に、ダイオ−1′を付加
するものであってもよい。 〔利用分野〕 この発明は、例えば、上記のようなダイナミック型RA
M、スタティンク型RA Mのような半導体記憶装置の
他、電圧発生回路を内蔵する半導体集積回路’AMに広
(適用することができるものである。
第1図は、この発明を適用した起動回路を有する基i反
バイアス電圧発生回路の一実施例を示す回路図、 第2図は1.第1図の基1辰バイアス電圧発生図路を含
むダイ・ノーミンク型RA Mの・一実施例を示す回路
図、 第3図は、第1図の基板バイアス電圧発生回路の動作を
説明するための夕・fミング図である。 QIO1Q17、 Q20〜Q23・・Pチャンネル型M OS F E
TQll、C12、 C18、C19・・Nチャンネル型MOSFETC81
、C32・・浮遊キャパシタ IVI〜IV6・・インバータ回路 MC・・・メモリセル、DC・・・ダミーセル、CW・
カラムスイッチ、SA・・センスアンプ、AR・・・・
・・・アクティブリストア回路、R−OCR・・・・ロ
ウデコーダ、 C−DCR・・・・カラムデコーダ、
バイアス電圧発生回路の一実施例を示す回路図、 第2図は1.第1図の基1辰バイアス電圧発生図路を含
むダイ・ノーミンク型RA Mの・一実施例を示す回路
図、 第3図は、第1図の基板バイアス電圧発生回路の動作を
説明するための夕・fミング図である。 QIO1Q17、 Q20〜Q23・・Pチャンネル型M OS F E
TQll、C12、 C18、C19・・Nチャンネル型MOSFETC81
、C32・・浮遊キャパシタ IVI〜IV6・・インバータ回路 MC・・・メモリセル、DC・・・ダミーセル、CW・
カラムスイッチ、SA・・センスアンプ、AR・・・・
・・・アクティブリストア回路、R−OCR・・・・ロ
ウデコーダ、 C−DCR・・・・カラムデコーダ、
Claims (1)
- 【特許請求の範囲】 1、基板バックバイアス電圧のレベルを検出するレベル
検出回路と、この検出出力によって選択的に動作される
電圧発生回路と、電源投入時に、レベル検出回路の検出
出力を強制的に電圧発生回路を起動させる状態にする起
動回路とを含む基板バックバイアス電圧発生回路を具備
することを特徴とする半導体集積回路装置。 2、上記起動回路は、そのゲートを回路の接地電位に接
続され、ソースに基板バックバイアス電圧が供給される
Nチャンネル型MOSFETとレベル判定を行うインバ
ータの入力とが結ばれるノードと回路の電源電圧との間
に設けられた第1のPチャンネル型MOSFETと、第
1のPチャンネル型MOSFETのゲートと電源電圧と
の間に設けられ、そのコンダクタンスが上記第1のPチ
ャンネル型MOSFETのコンダクタンスより比較的小
さい第2のPチャンネル型MOSFETとにより構成さ
れることを特徴とする特許請求の範囲第1項記載の半導
体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60290547A JPH0673237B2 (ja) | 1985-12-25 | 1985-12-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60290547A JPH0673237B2 (ja) | 1985-12-25 | 1985-12-25 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62150586A true JPS62150586A (ja) | 1987-07-04 |
JPH0673237B2 JPH0673237B2 (ja) | 1994-09-14 |
Family
ID=17757439
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60290547A Expired - Lifetime JPH0673237B2 (ja) | 1985-12-25 | 1985-12-25 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0673237B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03112158A (ja) * | 1989-09-27 | 1991-05-13 | Toshiba Corp | 半導体集積回路 |
JPH04188665A (ja) * | 1990-11-19 | 1992-07-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US5644546A (en) * | 1992-09-11 | 1997-07-01 | Fujitsu Limited | MOS static RAM with improved soft error resistance; high-level supply voltage drop detection circuit and complementary signal transition detection circuit for the same; and semiconductor device with improved intersignal time margin |
JP2016197740A (ja) * | 2012-05-11 | 2016-11-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57121269A (en) * | 1981-01-20 | 1982-07-28 | Toshiba Corp | Substrate bias generating circuit |
JPS57199335A (en) * | 1981-06-02 | 1982-12-07 | Toshiba Corp | Generating circuit for substrate bias |
JPS6195561A (ja) * | 1984-10-17 | 1986-05-14 | Fujitsu Ltd | 半導体集積回路 |
-
1985
- 1985-12-25 JP JP60290547A patent/JPH0673237B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57121269A (en) * | 1981-01-20 | 1982-07-28 | Toshiba Corp | Substrate bias generating circuit |
JPS57199335A (en) * | 1981-06-02 | 1982-12-07 | Toshiba Corp | Generating circuit for substrate bias |
JPS6195561A (ja) * | 1984-10-17 | 1986-05-14 | Fujitsu Ltd | 半導体集積回路 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03112158A (ja) * | 1989-09-27 | 1991-05-13 | Toshiba Corp | 半導体集積回路 |
JPH04188665A (ja) * | 1990-11-19 | 1992-07-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US5644546A (en) * | 1992-09-11 | 1997-07-01 | Fujitsu Limited | MOS static RAM with improved soft error resistance; high-level supply voltage drop detection circuit and complementary signal transition detection circuit for the same; and semiconductor device with improved intersignal time margin |
US5734622A (en) * | 1992-09-11 | 1998-03-31 | Fujitsu Limited | MOS static RAM with improved soft error resistance; high-level supply voltage drop detection circuit and complementary signal transition detection circuit for the same; and semiconductor device with improved intersignal time margin |
JP2016197740A (ja) * | 2012-05-11 | 2016-11-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US9991887B2 (en) | 2012-05-11 | 2018-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
Also Published As
Publication number | Publication date |
---|---|
JPH0673237B2 (ja) | 1994-09-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0173980B1 (en) | Semiconductor integrated circuit device | |
US4933902A (en) | Method of and apparatus for reducing current of semiconductor memory device | |
US5097303A (en) | On-chip voltage regulator and semiconductor memory device using the same | |
KR100518399B1 (ko) | 내부 전압 레벨 제어 회로 및 반도체 기억 장치 및 그들의제어 방법 | |
EP0498107B1 (en) | A semiconductor memory device with an internal voltage generating circuit | |
US6606274B2 (en) | Semiconductor memory device having function of supplying stable power supply voltage | |
JPS62212997A (ja) | 半導体集積回路装置 | |
US5754075A (en) | Integrated circuits including power supply boosters and methods of operating same | |
JPS63288497A (ja) | 半導体メモリ装置のレベルシフト回路 | |
JPS62223891A (ja) | 半導体記憶装置 | |
JPS62150586A (ja) | 半導体集積回路装置 | |
JP3285664B2 (ja) | ダイナミック・ランダム・アクセス・メモリ | |
JPH0770215B2 (ja) | 半導体集積回路装置 | |
JPS61294690A (ja) | 半導体集積回路装置 | |
JPS61190794A (ja) | ダイナミツク型ram | |
JPS61165886A (ja) | ダイナミツク型ram | |
JPS6196593A (ja) | ダイナミツク型ram | |
JPS6085493A (ja) | ブ−トストラツプ回路 | |
JPS61294693A (ja) | 半導体記憶装置 | |
JPS61237295A (ja) | 半導体記憶装置 | |
JPH0612624B2 (ja) | 半導体集積回路装置 | |
JPS62121991A (ja) | 半導体集積回路装置 | |
JPS61182696A (ja) | ダイナミツク型ram | |
JPS61217991A (ja) | 半導体メモリ | |
JP2645296B2 (ja) | 半導体記憶装置 |