JPS61237295A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ダイナミック型ＲＡＭ　（ランダム・アクセス・メ
モリ）のように基板バイアス発生回路を内蔵した半導体
記憶装置に有効な技術に関するものである。

〔背景技術〕

ＭＯＳＦＥＴ　（絶縁ゲート形電界効果トランジスタ）
で構成された半導体記憶装置においては、基板との寄生
容量を減少させる等のための基板バックバイアス電圧を
内蔵の基板バイアス発生回路により形成することが公知
である。このように基板バイアス発生回路を内蔵するこ
とによって、５Ｖのような単一電圧化と外部端子の削減
とを図ることができる。この場合、発振回路により連続
的に発生する出力パルスを整流する回路を用いたのでは
消費される電流が必要以上に大きくなる。すなわち、各
回路が一斉に動作を開始する選択状態と内部回路が何も
動作を行わない非選択状態とでは、基板に流れる電流が
大きく異なるものである。

したがって、このような動作に無関係に発生する発振パ
ルスを整流して基板バックバイアス電圧を形成する場合
には、必然的に最悪条件を想定してその電流供給能力を
設定することになる。

そこで、基板バンクバイアス電圧発生回路として、非選
択状態におけるリーク電流を補うような小さな電流供給
能力を持つようにされた基板バックバイアス電圧発生回
路と、選択状態にされた時のみ起動され、その時に流れ
るリーク電流を補うような比較的大きな電流供給能力を
持つようにされた基板バックバイアス電圧発生回路とを
設けることが考えられる。

しかしながら、発振回路は、常に動作状態にされるので
その消費電流が比較的大きくされる。そこで、本願発明
者は、発振回路における消費電流を小さくするため、そ
の発振周波数を低くすることを検討した。ところが、メ
モリアクセスタイムに対して発振周波数をそれと同じか
それよりも低くすると、チップ選択期間に発振出力が基
板バックバイアス電圧発生回路をプリチャージさせるレ
ベルに留まる場合が生じるため、上記選択状態でのリー
ク電流を補うために設けられた基板バックバイアス電圧
発生回路が動作不能になってしまう場合があるという問
題が生じる。

なお、基板バイアス発生回路については、例えば特開昭
５５−１３５６６号公報参照。

〔発明の目的〕

この発明の目的は、低消費電力化を図った半導体記憶装
置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、発振回路の発振出力を受けて半導体記憶装置
の非動作状態におけるリーク電流に見合った電流供給能
力を持つようにされた第１の基板バックバイアス電圧発
生回路と、上記半導体記憶装置が選択状態にされたタイ
ミングで形成されたパルス信号と上記発振出力との実質
的な論理和出力によりその動作状態におけるリーク電流
に見合った電流供給能力を持つようにされた第２の基板
バンクバイアス電圧発生回路とを設けるものである。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。同図の各回路素子ない
し回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。

、１ピントのメモリセルＭＣは、その代表として示され
ているように情報記憶キャパシタＣｓとアドレス選択用
ＭＯ３ＦＥＴＱｍとからなり、論理“１ｓ、ｍ□ｓの情
報はキャパシタＣｓに電荷が有るか無いかの形で記憶さ
れる。情報の読み出しは、ＭＯ３ＦＥＴＱｍをオン状態
にしてキャパシタＣｓを共通のデータ線ＤＬにつなぎ、
データ線ＤＬの電位がキャパシタＣｓに蓄積された電荷
量に応じてどのような変化が起きるかをセンスすること
によって行われる。メモリセルＭＣを小さく形成し、か
つ共通のデータ線ＤＬに多くのメモリセルをつないで高
集積大容量のメモリマトリックスにしであるため、上記
キャパシタＣｓと、共通データ線ＤＬの浮遊容量ｃｏ（
図示せず）との関係は、Ｃｓ　／　Ｃｏの比が非常に小
さな値になる。

したがって、上記キャパシタＣｓに蓄積された電荷量に
よるデータ線ＤＬの電位変化は、非常に微少な信号とな
っている。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣ５＋のはり半分であることを除き、メモリセルＭ
Ｃと同じ製造条件、同じ設計定数で作られている。キャ
パシタＣｄは、。

そのアドレッシングに先立って、タイミング信号φｄを
受けるＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｄ　’　によって接
地電位に充電される。このように、キャパシタＣｄは、
その容量値がキャパシタＣｓの約半分の容量値に設定さ
れているので、メモリセルＭＣからの読み出し信号のは
ソ゛半分に等しい基準電圧を形成することになる。

同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ＋φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出力ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダ
ミーセルが結合されている。また、各メモリセルＭＣは
、１本のワード線ＷＬと相補対データ線の一方との交叉
点において結合される。各ワード線ＷＬは双方のデータ
線対と交差しているので、ワード線ＷＬに生じる雑音成
分が静電結合によりデータ線にのっても、その雑音成分
が双方のデータ線対ＤＬ、ＤＬに等しく現れ、差動型の
センスアンプＳＡによって相殺される。

上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌ（７）　一方に結合されたメモリセルＭｃが選択され
た場合、他方のデータ線には必ずダ１−セルＤＣが結合
されるように一対のダミーワード線ＤＷＬ、ＤＷＬの一
方が選択される。

上記センスアンプＳＡは、一対の交差結線されたＭＯ５
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段階に分けておこなわ
れ、比較的小さいコンダクタンス特性にされたＭＯＳＦ
ＥＴＱ７が比較的早いタイミング信号φｐａｌによって
導通し始めると同時に開始され、アドレッシングによっ
て相補データ線ＤＬ、ＤＬに与えられた電位差に基づき
高い方のデータ線電位は遅い速度で、低い方のそれは速
い速度で共にその差が広がりながら下降していく。この
時、上記差電位がある程度大きくなったタイミングで比
較的大きいコンダクタンス特性にされたＭＯ５ＦＥＴＱ
８がタイミング信号φｐａ２によって導通するので、上
記低い方のデータ線電位が急速に低下する。このように
２段階に分けてセンスアンプＳＡの動作を行わせること
によって、上記高い方の電位落ち込みを防止する。

こうして低い方の電位が交差結合ＭＯ５ＦＥＴのしきい
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧Ｖｃｃより低（上記しきい値電
圧より高い電位に留まるとともに、低い方の電位は最終
的に接地電位（０■）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
は取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理“０”として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、ロウレベルの信号に対して何ら影響を与え
ずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの電
位にブーストする働きがある。このようなアクティブリ
ストア回路ＡＲの具体的回路構成は、この発明に直接関
係ないのでその詳細な説明を省略する。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチｃｗを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭ０３ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプを
含むデータ出力バッファＤＯＢの入力端子とデータ人力
バッファＤＩＢの出力端子に接続される。

ロウデコーダ及びカラムデコーダＲ，Ｃ−ＤＣＲは、ア
ドレスバッファＡＤＨで形成された内部相補アドレス信
号を受けて、１本のワード線及びダミーワード線並びに
カラムスイッチ選択信号を形成してメモリセル及びダミ
ーセルのアドレッシングを行う。すなわち、ロウアドレ
スストローブ信号ＲＡＳにより形成されたタイミング信
号φａｒに同期して外部アドレス信号ＡＸＯ〜ＡＸｉを
アドレスバッファＲ−ＡＤＨに取込み、ロウデコーダＲ
−ＤＣＲに伝えるとともに、ワード線選択タイミング信
号φＸにより上記アドレスデコーダ出力に従った所定の
ワード線及びダミーワード線の選択動作を行う。

また、カラムアドレスストローブ信号ＣＡＳにより形成
されたタイミング信号ψａＣに同期して外部アドレス信
号ＡＹＯ〜ＡＹｉをアドレスバッファＣ−ＡＤＢに取込
み、カラムデコーダＣ−ＤＣＲに伝えるとともに、デー
タ線選択タイミング信号φｙによりデータ線の選択動作
を行う。

タイミング制御回路ＴＣは、外部端子から供給されたロ
ウアドレスストローブ信号ＲＡＳ、カラムアドレススト
ローブ信号ＣＡＳ及びライトイネーブル信号ＷＥを受け
、上記代表として例示的に示されたタイミング信号の他
、メモリ動作に必要な他の各種タイミング信号を形成す
る。

なお、特に制限されないが、低消費電力化及びワード線
を選択状態にしておいてカラムアドレス信号を切り換え
ることにより連続読み出し動作（カラムスタティックモ
ード）を可能にするため、上記カラム系のアドレスバッ
ファとアドレスデコーダ、データ出力バッファＤＯＢは
ＣＭＯ３（相補型）スタティック型回路により構成され
る。

また、基板バイアス発生回路ｖｂｂ−ｃは、基板に負の
バックバイアス電圧−ｖｂｂを供給することによって、
その上に形成されたＭＯＳ　Ｆ　ＥＴのソース、ドレイ
ンと基板間との寄生容量を減らして、その高速動作化を
実現するため等に設けられる。

この実施例の基板バンクバイアス発生回路ｖｂｂ−Ｇは
、その低消費電力化のために後述するようにチップ非迎
択状態におけるリーク電流を補うような第□１の基板バ
ックバイアス電圧発生回路と、上記タイミング制御回路
ＴＣにより形成された内部タイミング信号ＲＡＳ　１に
よりその動作が制御され、チップ選択状態におけるリー
ク電流を補うような第２の基板バックバイアス回路とを
含んでいる。

第２図には、上記基板バイアス発生回路ｖｂｂ−Ｇの一
実施例の回路図が示されている。同図の各回路素子は、
公知のＣＭＯ３（相補型ＭＯ５）集積回路の製造技術に
よって、上記第１図に示した他の回路ブロックとともに
１個の単結晶シリコンのような半導体基板上において形
成される。なお、同図において、ソース・ドレイン間に
直線が付加されたＭＯＳＦＥＴはＰチャンネル型である
。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
　Ｆ　ＥＴは、かかる半導体基板表面社形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯＳ　Ｆ　ＥＴは、上記
半導体基板表面に形成されたＮ型ウェル領域に形成され
る。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯ３ＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯＳ　Ｆ　ＥＴの基体ゲートを構成する。Ｐチャ
ンネルＭＯＳ　Ｆ　ＥＴの基板ゲートすなわちＮ型ウェ
ル領域は、第１図の電源端子Ｖｃｃに結合される。

第１図において、基板バンクバイアス電圧発生回路ｖｂ
ｂ−ｃは、集積回路の外部端子を構成する電源端子Ｖｃ
ｃと基準電位端子もしくはアース端子との間に加えられ
る＋５ｖのような正電源電圧に応答して、半導体基板に
供給すべき負のパックバイアスミ圧ｖｂｈを発生する。

これによって、ＮチャンネルＭＯ３ＦＥＴの基板ゲート
にバンクバイアス電圧が加えられることになる。

この実施例では、２１！類の基板バックバイアス電圧発
生回路が設けられている。その１つの基板バックバイア
ス電圧発生回路は、発振回路Ｏ８Ｃの出力信号の波形整
形と増幅を行うＣＭＯＳインバータ回路Ｎ１〜Ｎ３と整
流回路（ＳＴＢ）から構成される。すわなち、上記発振
回路Ｏ８Ｃによって形成された出力パルスは、縦列形態
とされた上記ＣＭＯＳインバータ回路Ｎ１〜Ｎ３を通し
てキャパシタＣ１の一方の電極に供給される。このキャ
パシタＣ１の他方の電極と回路の接地電位点との間には
、ダイオード形態のＭＯＳＦＥＴＱＩＯが設けられる。

また、このキャパシタＣ１の他方の電極と基板との間に
は、ダイオード形態のＭＯ３ＦＥＴＱＩ　１が設けられ
る。この基板と回路の接地電位点との間には、図示しな
い寄生容量が存在する。上記ダイオード形態のＭＯＳＦ
ＥＴＱＩＯは、インバータ回路Ｎ３の出力パルスがハイ
レベル（電源電圧Ｖｃｃ）のときオン状態にされる。

これにより、キャパシタＣＩは上記出力ハイレベルによ
って（Ｖｃｃ−Ｖｔｈ）のレベルにプリチャージが行わ
れる。ここで、ｖｔｈはＭＯＳＦＥＴＱＩＯのしきい値
電圧である０次に、上記出力パルスがロウレベル（回路
の接地電位）にされたとき、キャパシタＣＩの他方の電
極は、−ＣＶｃｃ−Ｖｔｈ）の負電位となる。この負電
位によりダイオード形態のＭＯ３ＦＥＴＱＩ　１はオン
状態にされ、上記寄生容量に負電位を伝えることにより
、基板には−ｖｂｂの基板バックバイアス電圧が与えら
れる。

上記基板バンクバイアス電圧発生回路は、上記キャパシ
タＣ１の容量値が比較的小さい容量値にされることによ
って、上記ＲＡＭがチップ非選択状態にされたときに、
基板に対して流れるリーク電流を補うよう比較的小さな
電流駆動能力を持つようにされる。

他方の基板バックバイアス発生回路は、後述するような
制御回路によってチップ選択状態にされた時に起動され
る整流回路（ＡＣＴ）が用いられる。すなわち、上記イ
ンバータ回路Ｎ２の出力から得られた発振パルスと、内
部ロウアドレスストローブ信号ＲＡＳＩは、ナンド（Ｎ
ＡＮＤ）ゲート回路Ｇ１に供給される。このナントゲー
ト回路Ｇ１の出力信号は、ナントゲート回路Ｇ２．　Ｇ
３からなるラッチ回路のセット入力として供給される。

また、上記信号ＲＡＳＩは上記ラッチ回路にリセット信
号として供給される。

上記ラッチ回路を構成するナントゲート回路Ｇ２の出力
から制御信号ａが形成され、インバータ回路Ｎ４を通し
て反転された制御信号子が形成される。これらの制御信
号ａ、ａは、次のマルチプレクサ回路を構成する２つの
ＣＭＯＳクロックドインバータ回路の切り換え信号（ク
ロック信号）として使用される。

ＰチャンネルＭＯｓＦＥＴＱ１２．Ｑｌ　３とＮチャン
ネルＭＯ３ＦＥＴＱＩ　４．Ｑｌ　５は、直列形態にさ
れることによって、３状態出力機能を持つクロックドイ
ンバータ回路を構成する。上記ＰチャンネルＭＯ３ＦＥ
ＴＱ１３とＮチャンネルＭＯ５ＦＥＴＱＩ　４のゲート
には、上記インバータ回路Ｎ２の出力端子から得られる
発振パルスが供給される。上記ＰチャンネルＭＯ３ＦＥ
ＴＱＩ　２のゲートには、反転の制御信号Ｔが供給され
、ＮチャンネルＭＯ５ＦＥＴＱ１５のゲートには非反転
の制御信号ａが供給される。これにより、上記制御信号
子がロウレベルで、ａがハイレベルの期）間に上記ＭＯ
３ＦＥＴＱ１２とＧ１５が共にオン状態にされ、その出
力端子へ上記発振パルスを送出させる。一方、上記制御
信号Ｔがハイレベルでａがロウレベルの期間は、ＭＯＳ
　Ｆ　ＥＴＱ　１２とＧ１５が共にオフ状態にされるの
で、その出力をハイインピーダンス状態にさせる。

ＰチャンネルＭＯ３ＦＥＴＱＩ　６．Ｑｉ　７とＮチャ
ンネルＭＯ３ＦＥＴＱ１Ｂ、Ｇ１９は、上記類似のクロ
ックドインバータ回路を構成する。上記ＭＯ３ＦＥＴＱ
ｉ７とＧ１８のデーｉ・には、上記内部ロウアドレスス
トローブ信号ＲＡＳ　１が供給される。そして、その動
作を制御するＰチャンネルＭＯ３ＦＥＴＱ１６のゲート
には非反転の制御信号ａ　カ、Ｎチャンネ／Ｉ／ＭＯ３
ＦＥＴＱ１９（７）ゲートには反転の制御信号τが供給
される。これによって、上記２つの回路は、上記制御信
号ａ。

丁により相補的に動作させられる。これらの２つのゲー
ト回路は、その出力端子が共通化されることによってマ
ルチプレクサ回路として動作させられる。上記共通化さ
れた出力端子から得られるパルス信号は、特に制限され
ないが、２つのＣ〜１０Ｓインバータ回路Ｎ５．Ｎ６を
通してキャパシタＣ２とダイオード形態（７）　Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　’ｒ　Ｑ　２０　、　　Ｑ２１からなる上
記類似の整流回路（ＡＣ’ｌ’）に供給される。ただし
、インバータ回路Ｎ６と上記整流回路（ＡＣＴ）のキャ
パシタＣ２は、大きな素子サイズとされる。これにより
、整流回路（ＡＣＴ）は、大きな電流供給能力を持つよ
うにされる。

言い換えるならば、ＲＡＭが動作状態になっ〆ζ時に基
板に流れる比較的大ぎなリーク電流を襠うような比較的
大きな電流供給能力を持つようにされるものである。

次に、この実施例回路の動作を第３図の夕・イミング図
に従って説明する。

上記内部アドレストローブ信号ＲＡＳがハイレベルｌ理
“１”）にされたチップ非選択状態においては、内部信
号ＲＡＳ　１はロウレベル（ｇ！理″０”）にされてい
る。これによって１、上記ランチ回路はリセット状態に
され、上記制御信号ａをロウレベル、τをハイレベルに
する。これにより、上記信号ＲＡＳ　１を受ける回路側
が動作状態にされ、発振パルスＯ８Ｃを受ける回路側が
非動作状態にされるから、発振パルスには無関係に出力
信号すをハイレベルにさせるものである。これに応じて
、整流回路（ＡＣＴ）は、インバータ回路Ｎ６の出力が
ハイレベルによるキャパシタＣ２へのプリチャージ動作
を継続的に行うものとなる。

次に、チップ選択状恕にされると上記信号ＲＡＳ１がハ
イレベルにされる。このタイミングで、インバータ回路
Ｎ２からの発振パルスＯ８Ｃがロウレベルのとき、言い
換えるならば、発振パルスｏＳＣが整流回路（ＡＣＴ）
に対してプリチャージ動作を行わせるようなタイミング
なら、上記ナントゲート回路Ｇ］の出力信号はハイレベ
ルのままにされ、ラッチ回路の出力信号ａ、ａはもとの
リセット状態を維持する。したがって、上記信号ＲＡＳ
　１のハイレベルに伴い、上記マルチプレクサ回路の出
力信号すはロウレベルに変化する。これによって、上記
キャパシタＣ２から負電圧が出力されることによって、
基板−１の電流供給が行われる。

もしも、カラムスタティックモード等により上記チップ
選択期間が長くされた場合、発振パルスｏＳＣのハイレ
ベルによって上記ナントゲート回路Ｇｌの出力信号はロ
ウレベルにされる。これに応じてラッチ回路はセント状
態に切り換えられ、その出力信号ａはハイレベルに、丁
はロウレベルにされる。これにより、発振回路側のクロ
ックドインバータ回路が動作状態にされる。、：れによ
り、次に発振パルスＯ３Ｃがロウレベルにされた時、上
記出力信号すがハイレベルになって弁圧回路（ＡＣＴ）
にプリチャージ動作を行わせる。そして、次の発振パル
スＯ８Ｃのロウレベルによって負電圧を形成させるとい
う基板バイアス形成動作を繰り返すものとなる。チップ
非選択状態にされると、上記内部信号ＲＡＳ　１のロウ
レベルによってランチ回路がリセット状態にされるから
、上記整流回路（Ａ　ＣＴ）をもとのプリチャージ状態
にさせるものである。

上記発振パルスＯ３Ｃがロウレベルの期間に１サイクル
のメモリアクセスが行われた場合は、ラッチ回路がリセ
ット状態のままにされるから、上記内部信号ＲＡＳ　ｌ
のロウレベルに同期して１回の整流動作が行われ、その
時に発生するリーク電流を補うことができる。

おな、上記内部信号ＲＡＳ　１がハイレベルにされたと
き、発振パルスＯ８Ｃがハイレベルなら、直ちにラッチ
回路がセット状態にされることによってマルチプレクサ
回路が発振回路側に切り換えられる。これにより、次の
発振パルス０８ＣＯロウレベルによって、上記整流回路
（ＡＣＴ）による負電圧が形成される。

このような制御方式によって、発振パルスの周波数をメ
モリサイクルとほり同じかそれより低い周波数まで低下
させることができる。これにより、発振回路で消費され
る電流を大幅に低下させることができる。

〔効　果〕

ｆｌ）チップ選択状態と非選択状態でのそれぞれのリー
ク電流に見合った電流供給能力を持つ２つの基板バック
バイアス回路を設けるとともに、チップ選択状態の時の
リーク電流を受は持つ基板バンクバイアス電圧発生回路
を発振パルスとチップ選択信号との実質的な論理和出力
によって起動させることにより、確実なバックバイアス
電圧発生動作を行わせることができるという効果が得ら
れる。

（２）上記（１）により、発振回路の発振周波数をメモ
リアクセスタイムに近い低い周波数まで低下させること
ができる。したがって、上記２つの基板バックバイアス
電圧発生回路による合理的なバックバイアス電圧発生動
作による低消費電力化に加えて、発振回路自体の消費電
流を低減させることができるから、大幅な低消費電力化
を実現できるという効果が得られる。

（３）上記ｆｌｙ、　（２）により、基板バ・ｌアス発
生回路の低消費電力化が図られるから、バフチーバック
アップ化とそのバッテリーの長寿命化を実現することが
できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、チップ選択信
号Ｃ８又はＣＥ等によって動作状態にされるＲＡＭにあ
っては、第２図の実施例回路において、内部制御信号Ｒ
ＡＳ　１に代え、そのチップ選択信号Ｃ８又はＣＥ＊を
用いるものである。また、これらの実質的なチップ選択
信号と、発振パルスの実質的な論理和出力を形成してチ
ップ選択状態におけるバンクバイアス電圧発生回路を起
動させる制御回路は、種々の実施形態を採ることができ
るものである。

また、ダイナミック型ＲＡＭを構成するメモリセルの読
み出しのための基準電圧は、ダミーセルを用いるものの
他、ハイインピーダンス状態でハイレベルとロウレベル
とされた相補データ線を短絡することによって形成され
た中間レベルとするもの等であってもよい。Ｘアドレス
信号とＹアドレス信号とをそれぞれ独立した外部端子か
ら供給するとともに、アドレス信号の変化タイミングを
検出回路を設けて、この検出出力により内部回路の動作
に必要な各種タイミング信号を発生させるもの等種々の
実施形態を採ることができるものである。また、各種方
式のリフレッシュ回路を内蔵させるものであってもよい
。

〔利用分野〕

この発明は、上記のようなダイナミック型ＲＡＭの他、
選択信号によって動作／非動作状態にされ基板バイアス
発生回路を内蔵する半導体記憶装置に広く通用すること
ができるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その基板バックバイアス電圧発生回路の一実施例を示
す回路図、 第３図は、その動作を説明するためのタイミング図であ
る。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、Ｒ，Ｃ−ＤＣＲ・・ロウ／カラムデ
コーダ、ＡＤＢ・・アドレスバッファ、ＤＯＢ・・デー
タ信号バッファ、ＤＩＢ・・データ人カバソファ、ＴＣ
・・タイミング制御回路、Ｖｂｂ−Ｇ・・基板バックバ
イアス発生回路 第１図 第　２　図 第３図

Claims (1)

1. 【特許請求の範囲】 １、発振回路の発振出力を受けて半導体記憶装置の非動
   作状態におけるリーク電流に見合った電流供給能力を持
   つようにされた第１の基板バックバイアス電圧発生回路
   と、半導体記憶装置が選択状態にされたタイミングで形
   成されたパルス信号と上記発振出力との実質的な論理和
   出力を受けて、上記半導体記憶装置の動作状態における
   リーク電流に見合った電流供給能力を持つようにされた
   第２の基板バックバイアス電圧発生回路とを含むことを
   特徴とする半導体記憶装置。 ２、上記発振回路の発振周期は、メモリアクセスタイム
   とほゞ同じかそれよりも低い周波数に設定されるもので
   あることを特徴とする特許請求の範囲第１項記載の半導
   体記憶装置。 ３、上記第２の基板バックバイアス電圧発生回路に供給
   されるパルス信号は、チップ選択状態にされた時に発振
   出力が基板バックバイアス電圧発生回路をプリチャージ
   させるレベルであるか否かを判定して、プリチャージ期
   間なら上記チップ選択信号に従って基板に電流を供給す
   る動作を行わせるレベルのパルス信号にされるものであ
   ることを特徴とする特許請求の範囲第１又は第２項記載
   の半導体記憶装置。 ４、上記半導体記憶装置は、ダイナミック型ＲＡＭを構
   成するものであることを特徴とする特許請求の範囲第１
   、第２又は第３項記載の半導体集積回路装置。