JPH08147974A - クロッキング回路 - Google Patents
クロッキング回路Info
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- JPH08147974A JPH08147974A JP7236403A JP23640395A JPH08147974A JP H08147974 A JPH08147974 A JP H08147974A JP 7236403 A JP7236403 A JP 7236403A JP 23640395 A JP23640395 A JP 23640395A JP H08147974 A JPH08147974 A JP H08147974A
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- power supply
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Nonlinear Science (AREA)
- Computer Hardware Design (AREA)
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】
【課題】 電源電圧ＶＤＤが増加するにつれて、信号発
生遅延も増加するように電源電圧ＶＤＤに追従するクロ
ッキング信号を与える。 【解決手段】 １つのクロッキング回路２０において、
容量性負荷Ｃは、電源電圧ＶＤＤにしたがって変化する
電荷量を蓄積する。電流源Ｉは、入力信号に応答するイ
ンバータ３０の制御の下で容量性負荷Ｃを線形的に放電
する。インバータ３２は、容量性負荷に接続され、容量
性負荷がトリガ・レベルＶ0 まで線形放電するのを検出
し、トリガ・レベルを検出するとクロッキング信号を与
える、トリガ・レベルはあらかじめ決定され、電源電圧
ＶＤＤの変化とは実質的に独立である。このクロッキン
グ技術は、ＤＲＡＭまたはＳＲＡＭのようなメモリ・デ
バイス内で好適に用いることができる。
生遅延も増加するように電源電圧ＶＤＤに追従するクロ
ッキング信号を与える。 【解決手段】 １つのクロッキング回路２０において、
容量性負荷Ｃは、電源電圧ＶＤＤにしたがって変化する
電荷量を蓄積する。電流源Ｉは、入力信号に応答するイ
ンバータ３０の制御の下で容量性負荷Ｃを線形的に放電
する。インバータ３２は、容量性負荷に接続され、容量
性負荷がトリガ・レベルＶ0 まで線形放電するのを検出
し、トリガ・レベルを検出するとクロッキング信号を与
える、トリガ・レベルはあらかじめ決定され、電源電圧
ＶＤＤの変化とは実質的に独立である。このクロッキン
グ技術は、ＤＲＡＭまたはＳＲＡＭのようなメモリ・デ
バイス内で好適に用いることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、クロッキ
ング回路に関し、特に、電源電圧ＶＤＤが増加するにつ
れて増加する信号発生遅延を有する新規なクロッキング
回路と方法に関する。その回路および方法は、特にダイ
ナミック・ランダム・アクセス・メモリおよびスタティ
ック・ランダム・アクセス・メモリのような半導体メモ
リ・デバイスに関係する。
ング回路に関し、特に、電源電圧ＶＤＤが増加するにつ
れて増加する信号発生遅延を有する新規なクロッキング
回路と方法に関する。その回路および方法は、特にダイ
ナミック・ランダム・アクセス・メモリおよびスタティ
ック・ランダム・アクセス・メモリのような半導体メモ
リ・デバイスに関係する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）・デバイスのようなメモリ・デバイス
における１つの重要なセルフタイムド（ｓｅｌｆ−ｔｉ
ｍｅｄ）遅延は、ワード線の活性化と対応するセンス増
幅器の設定との間の遅延である。ここで詳細に述べるよ
うに、定電圧ワード・システムのための理想的な設定遅
延は、メモリ・デバイスへの電源電圧ＶＤＤにしたがっ
てわずかに増加する遅延であろう。簡単に説明すれば、
これは、一定ワード線電圧構成を有する相補型金属酸化
膜半導体（ＣＭＯＳ）アレイにおいて、ワード線高レベ
ルＶWLが電源電圧ＶＤＤとは独立に設定されるが、ＶＤ
Ｄ／２の通常のビット線プリチャージ電圧が電源電圧Ｖ
ＤＤにしたがって明らかに変化するためである。従っ
て、ビット線に‘１’レベルを転送するために必要な最
小ワード線電圧、従ってワード線立ち上がり時間は、電
源電圧ＶＤＤにしたがって増加する。従ってまた、ワー
ド線活性化とセンス増幅器設定との間の遅延は、電源電
圧ＶＤＤが増加するにしたがって増加するのが好まし
い。
モリ（ＤＲＡＭ）・デバイスのようなメモリ・デバイス
における１つの重要なセルフタイムド（ｓｅｌｆ−ｔｉ
ｍｅｄ）遅延は、ワード線の活性化と対応するセンス増
幅器の設定との間の遅延である。ここで詳細に述べるよ
うに、定電圧ワード・システムのための理想的な設定遅
延は、メモリ・デバイスへの電源電圧ＶＤＤにしたがっ
てわずかに増加する遅延であろう。簡単に説明すれば、
これは、一定ワード線電圧構成を有する相補型金属酸化
膜半導体（ＣＭＯＳ）アレイにおいて、ワード線高レベ
ルＶWLが電源電圧ＶＤＤとは独立に設定されるが、ＶＤ
Ｄ／２の通常のビット線プリチャージ電圧が電源電圧Ｖ
ＤＤにしたがって明らかに変化するためである。従っ
て、ビット線に‘１’レベルを転送するために必要な最
小ワード線電圧、従ってワード線立ち上がり時間は、電
源電圧ＶＤＤにしたがって増加する。従ってまた、ワー
ド線活性化とセンス増幅器設定との間の遅延は、電源電
圧ＶＤＤが増加するにしたがって増加するのが好まし
い。
【０００３】従来は、通常のゲート遅延チェーン回路を
用いて、オン−チップ・クロッキング遅延を発生させて
いた。残念なことに、そのような遅延チェーンの“トリ
ップ・ポイント（ｔｒｉｐ ｐｏｉｎｔ）”は、電源電
圧ＶＤＤにしたがって線形的に増加し、これに対し、前
段の電流駆動は、電源電圧ＶＤＤの２乗で増加する。従
って、遅延チェーンによって発生する遅延長さは、電源
電圧ＶＤＤが増加するにしたがって減少する。さらに、
インバータに基づくクロッキング信号は、一般にプロセ
スおよび温度の関数として変化する。従って、高電圧状
態、および他の動作極限状態で十分な遅延を保証するた
めには、付加的な遅延がインバータ・チェーンに加えら
れなければならない。この付加的な遅延は、半導体メモ
リ・デバイスの性能を必然的に低下させる。
用いて、オン−チップ・クロッキング遅延を発生させて
いた。残念なことに、そのような遅延チェーンの“トリ
ップ・ポイント（ｔｒｉｐ ｐｏｉｎｔ）”は、電源電
圧ＶＤＤにしたがって線形的に増加し、これに対し、前
段の電流駆動は、電源電圧ＶＤＤの２乗で増加する。従
って、遅延チェーンによって発生する遅延長さは、電源
電圧ＶＤＤが増加するにしたがって減少する。さらに、
インバータに基づくクロッキング信号は、一般にプロセ
スおよび温度の関数として変化する。従って、高電圧状
態、および他の動作極限状態で十分な遅延を保証するた
めには、付加的な遅延がインバータ・チェーンに加えら
れなければならない。この付加的な遅延は、半導体メモ
リ・デバイスの性能を必然的に低下させる。
【０００４】他のクロッキング手法は、ワタナベらの
“Ａ Ｎｅｗ ＣＲ−Ｄｅｌａｙ Ｃｉｒｃｕｉｔ Ｔ
ｅｃｈｎｏｌｏｇｙ Ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔ
ｙ ａｎｄ Ｈｉｇｈ Ｓｐｅｅｄ ＤＲＡＭｓ”ＩＥ
ＥＥ Ｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２４，Ｎｏ．４，ｐｐ．９
０５−９１０，Ａｕｇｕｓｔ １９８９に表されてい
る。この方法では、電源電圧ＶＤＤのあるパーセンテー
ジまでキャパシタを放電するのにかかる時間を測ること
によって、抵抗−キャパシタンス（ＲＣ）時定数が、用
いられている。ＲＣ時定数は、電源電圧ＶＤＤとは独立
であり、回路網における抵抗とキャパシタの絶対値にの
み依存する。抵抗およびキャパシタに対する良好なプロ
セス制御が必要とされるが、実際上は、ゲート・キャパ
シタンスに２０％の変化、ｎ−ウェル・キャパシタンス
（すなわち抵抗要素）に２％の変化がある。従って、こ
の回路のＲＣは、必然的に大きなプロセス依存性を有す
る。さらに、一定の昇圧構成では、電源電圧ＶＤＤに依
存性のないクロッキング遅延は、理想的でない。
“Ａ Ｎｅｗ ＣＲ−Ｄｅｌａｙ Ｃｉｒｃｕｉｔ Ｔ
ｅｃｈｎｏｌｏｇｙ Ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔ
ｙ ａｎｄ Ｈｉｇｈ Ｓｐｅｅｄ ＤＲＡＭｓ”ＩＥ
ＥＥ Ｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２４，Ｎｏ．４，ｐｐ．９
０５−９１０，Ａｕｇｕｓｔ １９８９に表されてい
る。この方法では、電源電圧ＶＤＤのあるパーセンテー
ジまでキャパシタを放電するのにかかる時間を測ること
によって、抵抗−キャパシタンス（ＲＣ）時定数が、用
いられている。ＲＣ時定数は、電源電圧ＶＤＤとは独立
であり、回路網における抵抗とキャパシタの絶対値にの
み依存する。抵抗およびキャパシタに対する良好なプロ
セス制御が必要とされるが、実際上は、ゲート・キャパ
シタンスに２０％の変化、ｎ−ウェル・キャパシタンス
（すなわち抵抗要素）に２％の変化がある。従って、こ
の回路のＲＣは、必然的に大きなプロセス依存性を有す
る。さらに、一定の昇圧構成では、電源電圧ＶＤＤに依
存性のないクロッキング遅延は、理想的でない。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、電源電圧ＶＤＤが増加するにしたがって増加する遅
延を発生するクロッキング回路を提供することである。
は、電源電圧ＶＤＤが増加するにしたがって増加する遅
延を発生するクロッキング回路を提供することである。
【０００６】
【課題を解決するための手段】第１の態様では、本発明
は、入力信号に応答して出力信号を発生するクロッキン
グ回路を備えている。クロッキング回路は、電源電圧Ｖ
ＤＤにより電力供給され、電源電圧ＶＤＤにしたがって
変化する電荷を蓄積する容量性負荷を備えている。放電
手段は、容量性負荷を線形的に放電するために与えら
れ、スイッチ手段は、容量性負荷の線形放電を制御する
ために容量性負荷と放電手段との間に接続されている。
スイッチ手段は入力信号に応答する。検出手段は、トリ
ガ・レベルＶ0 まで容量性負荷が線形放電するのを検出
し、容量性負荷における前記トリガ・レベルＶ0 を検出
すると同時に出力信号を与えるために容量性負荷に接続
されている。トリガ・レベルＶ0 は、あらかじめ決定さ
れ、電源電圧ＶＤＤの変動には実質的に依存しない。特
定の例として、放電手段は定電流源を備え、スイッチ手
段は第１のインバータを備え、検出手段は第２のインバ
ータを備える。好ましくは、トリガ・レベルＶ0 は、大
地電位に接近しており、例えば大地電位よりも１つのト
ランジスタしきい値電圧ＶT だけ高い電圧である。応用
として、クロッキング回路は、ワード線活性化後のセン
ス増幅器設定のためにメモリ・デバイス内で好適に用い
ることができる。
は、入力信号に応答して出力信号を発生するクロッキン
グ回路を備えている。クロッキング回路は、電源電圧Ｖ
ＤＤにより電力供給され、電源電圧ＶＤＤにしたがって
変化する電荷を蓄積する容量性負荷を備えている。放電
手段は、容量性負荷を線形的に放電するために与えら
れ、スイッチ手段は、容量性負荷の線形放電を制御する
ために容量性負荷と放電手段との間に接続されている。
スイッチ手段は入力信号に応答する。検出手段は、トリ
ガ・レベルＶ0 まで容量性負荷が線形放電するのを検出
し、容量性負荷における前記トリガ・レベルＶ0 を検出
すると同時に出力信号を与えるために容量性負荷に接続
されている。トリガ・レベルＶ0 は、あらかじめ決定さ
れ、電源電圧ＶＤＤの変動には実質的に依存しない。特
定の例として、放電手段は定電流源を備え、スイッチ手
段は第１のインバータを備え、検出手段は第２のインバ
ータを備える。好ましくは、トリガ・レベルＶ0 は、大
地電位に接近しており、例えば大地電位よりも１つのト
ランジスタしきい値電圧ＶT だけ高い電圧である。応用
として、クロッキング回路は、ワード線活性化後のセン
ス増幅器設定のためにメモリ・デバイス内で好適に用い
ることができる。
【０００７】他の態様では、同様に入力信号に応答して
出力信号を発生する相補型クロッキング回路が与えられ
る。この相補型クロッキング回路は、電源電圧ＶＤＤに
より電力供給され、電荷を蓄積する容量性負荷を備えて
いる。充電手段は、大地電位から容量性負荷を線形的に
充電するために与えられる。スイッチ手段は、充電手段
による容量性負荷の線形充電を制御するために、容量性
負荷と充電手段との間に接続されている。スイッチ手段
は入力信号に応答する。検出手段は、トリガ・レベルＶ
0 まで容量性負荷が線形充電するのを検出し、トリガ・
レベルを検出したとき出力信号を与えるために、容量性
負荷に接続されている。トリガ・レベルは、あらかじめ
決定され、電源電圧ＶＤＤの変動に追従する。好ましく
は、トリガ・レベルＶ0 は、電源電圧ＶＤＤに接近して
おり、例えば電源電圧ＶＤＤよりも１つのトランジスタ
しきい値電圧ＶT だけ低い電圧である。また、応用の例
として、クロッキング回路は、メモリ・デバイス内で好
適に用いられ、センス増幅器の設定を制御することがで
きる。
出力信号を発生する相補型クロッキング回路が与えられ
る。この相補型クロッキング回路は、電源電圧ＶＤＤに
より電力供給され、電荷を蓄積する容量性負荷を備えて
いる。充電手段は、大地電位から容量性負荷を線形的に
充電するために与えられる。スイッチ手段は、充電手段
による容量性負荷の線形充電を制御するために、容量性
負荷と充電手段との間に接続されている。スイッチ手段
は入力信号に応答する。検出手段は、トリガ・レベルＶ
0 まで容量性負荷が線形充電するのを検出し、トリガ・
レベルを検出したとき出力信号を与えるために、容量性
負荷に接続されている。トリガ・レベルは、あらかじめ
決定され、電源電圧ＶＤＤの変動に追従する。好ましく
は、トリガ・レベルＶ0 は、電源電圧ＶＤＤに接近して
おり、例えば電源電圧ＶＤＤよりも１つのトランジスタ
しきい値電圧ＶT だけ低い電圧である。また、応用の例
として、クロッキング回路は、メモリ・デバイス内で好
適に用いられ、センス増幅器の設定を制御することがで
きる。
【０００８】
【発明の実施の形態】図面を参照して実施例を説明する
が、異なる図面を通して同じ参照番号／記号は、同一ま
たは類似の要素を示している。以下に説明する実施例
は、相補型金属酸化膜半導体（ＣＭＯＳ）回路を備えて
いる。この回路は、中に対角線を有する矩形と、この矩
形に隣接して配置された制御要素すなわちゲート電極と
によって示されるｐチャンネル電界効果トランジスタ
（ＰＦＥＴ）と、中に対角線を有さない矩形と、この矩
形に隣接して配置された制御要素すなわちゲート電極と
によって示されるｎチャンネル電界効果トランジスタ
（ＮＦＥＴ）とを有している。
が、異なる図面を通して同じ参照番号／記号は、同一ま
たは類似の要素を示している。以下に説明する実施例
は、相補型金属酸化膜半導体（ＣＭＯＳ）回路を備えて
いる。この回路は、中に対角線を有する矩形と、この矩
形に隣接して配置された制御要素すなわちゲート電極と
によって示されるｐチャンネル電界効果トランジスタ
（ＰＦＥＴ）と、中に対角線を有さない矩形と、この矩
形に隣接して配置された制御要素すなわちゲート電極と
によって示されるｎチャンネル電界効果トランジスタ
（ＮＦＥＴ）とを有している。
【０００９】典型的なメモリ・セルの一実施例は、図１
に表され、１０で示されている。セル１０は、ｎチャン
ネル電界効果トランジスタ（ＮＦＥＴ）と記憶キャパシ
タＣｓを備えている。メモリ・セルは、対応するワード
線‘ＷＬ’上の信号によってゲート‘Ｇ’を制御され
る。ワード線は、一定電圧ＶWLに、すなわち、電源電圧
ＶＤＤとは独立（図２参照）である電圧に一般に調整さ
れる。ＮＦＥＴのソース‘Ｓ’は、記憶キャパシタＣｓ
に接続され、ドレイン‘Ｄ’は、対応するビット線‘Ｂ
Ｌ’に接続されている。
に表され、１０で示されている。セル１０は、ｎチャン
ネル電界効果トランジスタ（ＮＦＥＴ）と記憶キャパシ
タＣｓを備えている。メモリ・セルは、対応するワード
線‘ＷＬ’上の信号によってゲート‘Ｇ’を制御され
る。ワード線は、一定電圧ＶWLに、すなわち、電源電圧
ＶＤＤとは独立（図２参照）である電圧に一般に調整さ
れる。ＮＦＥＴのソース‘Ｓ’は、記憶キャパシタＣｓ
に接続され、ドレイン‘Ｄ’は、対応するビット線‘Ｂ
Ｌ’に接続されている。
【００１０】ワード線とビット線の格子を有する通常の
メモリ・デバイス、例えばダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）・デバイスにおいては、２
本のビット線‘ＢＬ’が、センス増幅器に接続されてい
る。センス増幅器は、ビット線の一方に接続されたメモ
リ・セルに蓄積された論理状態を検出する。各ビット線
は、電圧ＶＤＤ／２にプリチャージされている。メモリ
・セルを読み出すためには、メモリ・セルのゲート
‘Ｇ’は、関連するワード線によって“オン”状態に、
すなわち電圧レベルＶＤＤ／２＋ＶT （ＶT は電界効果
トランジスタ（ＦＥＴ）のしきい値電圧である）にドラ
イブされる。メモリ・セルがこのように選択されると、
対応するビット線は、選択されたセルの記憶キャパシタ
Ｃｓが‘０’を保持するので電荷を失うか、または記憶
容量Ｃｓが‘１’を保持するので上昇するかのいずれか
であろう。いずれの場合にも、基準ビット線は変化しな
い。対応するセンス増幅器は、ワード線の活性後に直ち
に活性化してビット線間のいかなる電圧差をも増幅す
る。しかしながら、図２に示されるように、センス増幅
器の活性化を開始する前に必要なクロッキング遅延は、
ＶＤＤに依存する。
メモリ・デバイス、例えばダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）・デバイスにおいては、２
本のビット線‘ＢＬ’が、センス増幅器に接続されてい
る。センス増幅器は、ビット線の一方に接続されたメモ
リ・セルに蓄積された論理状態を検出する。各ビット線
は、電圧ＶＤＤ／２にプリチャージされている。メモリ
・セルを読み出すためには、メモリ・セルのゲート
‘Ｇ’は、関連するワード線によって“オン”状態に、
すなわち電圧レベルＶＤＤ／２＋ＶT （ＶT は電界効果
トランジスタ（ＦＥＴ）のしきい値電圧である）にドラ
イブされる。メモリ・セルがこのように選択されると、
対応するビット線は、選択されたセルの記憶キャパシタ
Ｃｓが‘０’を保持するので電荷を失うか、または記憶
容量Ｃｓが‘１’を保持するので上昇するかのいずれか
であろう。いずれの場合にも、基準ビット線は変化しな
い。対応するセンス増幅器は、ワード線の活性後に直ち
に活性化してビット線間のいかなる電圧差をも増幅す
る。しかしながら、図２に示されるように、センス増幅
器の活性化を開始する前に必要なクロッキング遅延は、
ＶＤＤに依存する。
【００１１】特に、低電源電圧ＶＤＤL の場合には、高
電源電圧ＶＤＤH の場合に要求される遅延期間ＴH と比
較して、短い遅延期間ＴL がセンス増幅器の活性化の前
に必要である。従って、性能を最適化するためには、電
源電圧ＶＤＤが増加するにつれて、センス増幅器のター
ン・オン前の遅延もまた増加するように、電源電圧ＶＤ
Ｄに追従する遅延クロック信号を発生するクロッキング
回路（および方法）が必要である。
電源電圧ＶＤＤH の場合に要求される遅延期間ＴH と比
較して、短い遅延期間ＴL がセンス増幅器の活性化の前
に必要である。従って、性能を最適化するためには、電
源電圧ＶＤＤが増加するにつれて、センス増幅器のター
ン・オン前の遅延もまた増加するように、電源電圧ＶＤ
Ｄに追従する遅延クロック信号を発生するクロッキング
回路（および方法）が必要である。
【００１２】有効なセンス増幅器活性化の前の遅延時間
（例えばＴL ，ＴH ）は、２つの要素で構成されてい
る。第１に、関連するワード線が活性化する時刻からメ
モリ・セルが導通し始めるまでの期間である。この期間
は、ＶＤＤの関数である。というのは、前に述べたよう
に、メモリ・セルのターン・オンの前に電圧レベルＶＤ
Ｄ／２＋ＶT が必要であるからである。一旦、セルが活
性化されると、有効データが、関連するビット線に確立
される前に、第２の遅延がある。この第２の遅延は、メ
モリ・セルの活性化後にワード線に与えられる“オーバ
ードライブ”の大きさにしたがって変化する。図２に示
されるように、高電源電圧ＶＤＤH の場合のオーバード
ライブ、すなわちワード線電圧ＶWLとセル活性化電圧
（ＶＤＤH ／２）＋ＶT との間の電圧差は、低電源電圧
ＶＤＤL の場合のオーバードライブ、すなわちワード線
電圧ＶWLとセル活性化電圧（ＶＤＤL ／２）＋ＶT との
間の電圧差よりもかなり小さい。これらの２つの遅延要
素の第１のものは、センス増幅器設定の点から一層重要
である。
（例えばＴL ，ＴH ）は、２つの要素で構成されてい
る。第１に、関連するワード線が活性化する時刻からメ
モリ・セルが導通し始めるまでの期間である。この期間
は、ＶＤＤの関数である。というのは、前に述べたよう
に、メモリ・セルのターン・オンの前に電圧レベルＶＤ
Ｄ／２＋ＶT が必要であるからである。一旦、セルが活
性化されると、有効データが、関連するビット線に確立
される前に、第２の遅延がある。この第２の遅延は、メ
モリ・セルの活性化後にワード線に与えられる“オーバ
ードライブ”の大きさにしたがって変化する。図２に示
されるように、高電源電圧ＶＤＤH の場合のオーバード
ライブ、すなわちワード線電圧ＶWLとセル活性化電圧
（ＶＤＤH ／２）＋ＶT との間の電圧差は、低電源電圧
ＶＤＤL の場合のオーバードライブ、すなわちワード線
電圧ＶWLとセル活性化電圧（ＶＤＤL ／２）＋ＶT との
間の電圧差よりもかなり小さい。これらの２つの遅延要
素の第１のものは、センス増幅器設定の点から一層重要
である。
【００１３】上述の観点から、外部電源電圧ＶＤＤが上
昇し、メモリ・デバイス中の全ての回路が高速動作でき
るとしても、反対の効果が、センス増幅器に与えられる
クロッキング信号に実際に望まれる。これは、本発明の
クロッキング回路とクロッキング方法によって扱われる
問題である。
昇し、メモリ・デバイス中の全ての回路が高速動作でき
るとしても、反対の効果が、センス増幅器に与えられる
クロッキング信号に実際に望まれる。これは、本発明の
クロッキング回路とクロッキング方法によって扱われる
問題である。
【００１４】図３は、２０で示される本発明によるクロ
ッキング回路の一実施例を示している。１つの応用にお
いては、クロッキング回路２０は、例えば図５に示され
るデバイス１５のような半導体メモリ・デバイス内に用
いられる。そこに示されるように、クロッキング回路２
０は、ワード線ドライバ２２からの信号を入力として受
け取り、センス増幅器２４に出力設定信号を与える。ク
ロッキング回路２０からセンス増幅器２４への出力信号
は、メモリ・アレイ２６の対応するビット線の読み出し
をクロックする働きをする。
ッキング回路の一実施例を示している。１つの応用にお
いては、クロッキング回路２０は、例えば図５に示され
るデバイス１５のような半導体メモリ・デバイス内に用
いられる。そこに示されるように、クロッキング回路２
０は、ワード線ドライバ２２からの信号を入力として受
け取り、センス増幅器２４に出力設定信号を与える。ク
ロッキング回路２０からセンス増幅器２４への出力信号
は、メモリ・アレイ２６の対応するビット線の読み出し
をクロックする働きをする。
【００１５】図３に戻り、クロッキング回路２０が半導
体メモリ・デバイス内で用いられるとすると、回路への
“入力”は、基準ワード線ドライバからのものである。
この“入力信号”はインバータ３０をゲートし、インバ
ータ３０は、ノードＡと大地電位との間に接続された容
量性負荷‘Ｃ’の充電または放電を制御するスイッチの
働きをする。動作中、インバータ３０は、ノードＡを電
源電圧ＶＤＤに接続することによって容量性負荷‘Ｃ’
の充電を制御し、ノードＡを、インバータ３０と大地電
位ＧＮＤとの間に接続された定電流源‘Ｉ’に接続する
ことによって容量性負荷の放電を制御する。定電流源
‘Ｉ’は、クロッキング回路とメモリ・デバイスに与え
られる電源電圧ＶＤＤとは独立した電流を供給する。
体メモリ・デバイス内で用いられるとすると、回路への
“入力”は、基準ワード線ドライバからのものである。
この“入力信号”はインバータ３０をゲートし、インバ
ータ３０は、ノードＡと大地電位との間に接続された容
量性負荷‘Ｃ’の充電または放電を制御するスイッチの
働きをする。動作中、インバータ３０は、ノードＡを電
源電圧ＶＤＤに接続することによって容量性負荷‘Ｃ’
の充電を制御し、ノードＡを、インバータ３０と大地電
位ＧＮＤとの間に接続された定電流源‘Ｉ’に接続する
ことによって容量性負荷の放電を制御する。定電流源
‘Ｉ’は、クロッキング回路とメモリ・デバイスに与え
られる電源電圧ＶＤＤとは独立した電流を供給する。
【００１６】インバータ３０は、図に示すように、共通
に接続されたドレイン‘Ｄ’と、共通に接続されたゲー
ト‘Ｇ’とを有するＰＦＥＴ Ｔ1 およびＮＦＥＴ Ｔ
2 を備えている。ゲート‘Ｇ’は、入力信号を受け取る
ように配線される。動作中に、入力信号が低下すると、
ＰＦＥＴ Ｔ1 は“オン”となり、ノードＡが電源電圧
ＶＤＤに接続され、容量性負荷‘Ｃ’が電荷を蓄積し、
電源電圧ＶＤＤまで充電される。入力信号が上昇する
と、ＰＦＥＴ Ｔ1 はターン“オフ”し、ＮＦＥＴ Ｔ
2 はターン“オン”し、定電流源‘Ｉ’を介して容量性
負荷‘Ｃ’を放電する。定電流源‘Ｉ’の動作は、以下
に詳細に述べる。
に接続されたドレイン‘Ｄ’と、共通に接続されたゲー
ト‘Ｇ’とを有するＰＦＥＴ Ｔ1 およびＮＦＥＴ Ｔ
2 を備えている。ゲート‘Ｇ’は、入力信号を受け取る
ように配線される。動作中に、入力信号が低下すると、
ＰＦＥＴ Ｔ1 は“オン”となり、ノードＡが電源電圧
ＶＤＤに接続され、容量性負荷‘Ｃ’が電荷を蓄積し、
電源電圧ＶＤＤまで充電される。入力信号が上昇する
と、ＰＦＥＴ Ｔ1 はターン“オフ”し、ＮＦＥＴ Ｔ
2 はターン“オン”し、定電流源‘Ｉ’を介して容量性
負荷‘Ｃ’を放電する。定電流源‘Ｉ’の動作は、以下
に詳細に述べる。
【００１７】ノードＡにおける信号は、電源電圧ＶＤＤ
と大地電位ＧＮＤの間に接続された第２のインバータ３
２に供給される。インバータ３２は、共通に接続された
ドレイン‘Ｄ’と、共通に制御されたゲート‘Ｇ’とを
有するＰＦＥＴ Ｔ3 およびＮＦＥＴ Ｔ4 を備えてい
る。本発明のこの実施例によれば、ＮＦＥＴ Ｔ4 対Ｐ
ＦＥＴ Ｔ3 のサイズの比は、出力設定信号に与えられ
るトリガ電圧レベルＶ0 （図４参照）が、大地電位ＧＮ
Ｄに近づくように選択される。そのようなポイントの選
択は、クロッキング回路２０の最大のクロッキング遅延
能力を保証する。特に、定電流源‘Ｉ’と容量性負荷
‘Ｃ’の値が一定に維持されると、保持された電圧ＶＤ
ＤH または電圧ＶＤＤL からトリガ・レベルＶ0 へのよ
り大きな電圧変化を必要とすることによって、より大き
な遅延が達成される。一例として、ＮＦＥＴとＰＦＥＴ
のサイズ比は、少なくとも３：１であり、トリガ・レベ
ルＶ0 は、ＮＦＥＴ Ｔ4 のサイズによって主として定
められる。トリガ・レベルＶ0 は、ＮＦＥＴ Ｔ4 とＰ
ＦＥＴ Ｔ3 のサイズ比によって決定されるので、この
レベルは、電源電圧ＶＤＤとは独立している。これは、
クロッキング回路の重要な特徴である。必要ならば、イ
ンバータ３４を用いて、出力での立ち上がり時間および
立ち下がり時間を改善することができる。この点に関し
ては、図４を参照し、ノードＢにおける信号とクロッキ
ング回路の出力における信号を比較されたい。
と大地電位ＧＮＤの間に接続された第２のインバータ３
２に供給される。インバータ３２は、共通に接続された
ドレイン‘Ｄ’と、共通に制御されたゲート‘Ｇ’とを
有するＰＦＥＴ Ｔ3 およびＮＦＥＴ Ｔ4 を備えてい
る。本発明のこの実施例によれば、ＮＦＥＴ Ｔ4 対Ｐ
ＦＥＴ Ｔ3 のサイズの比は、出力設定信号に与えられ
るトリガ電圧レベルＶ0 （図４参照）が、大地電位ＧＮ
Ｄに近づくように選択される。そのようなポイントの選
択は、クロッキング回路２０の最大のクロッキング遅延
能力を保証する。特に、定電流源‘Ｉ’と容量性負荷
‘Ｃ’の値が一定に維持されると、保持された電圧ＶＤ
ＤH または電圧ＶＤＤL からトリガ・レベルＶ0 へのよ
り大きな電圧変化を必要とすることによって、より大き
な遅延が達成される。一例として、ＮＦＥＴとＰＦＥＴ
のサイズ比は、少なくとも３：１であり、トリガ・レベ
ルＶ0 は、ＮＦＥＴ Ｔ4 のサイズによって主として定
められる。トリガ・レベルＶ0 は、ＮＦＥＴ Ｔ4 とＰ
ＦＥＴ Ｔ3 のサイズ比によって決定されるので、この
レベルは、電源電圧ＶＤＤとは独立している。これは、
クロッキング回路の重要な特徴である。必要ならば、イ
ンバータ３４を用いて、出力での立ち上がり時間および
立ち下がり時間を改善することができる。この点に関し
ては、図４を参照し、ノードＢにおける信号とクロッキ
ング回路の出力における信号を比較されたい。
【００１８】トリガ・レベルＶ0 は、常に多少の許容公
差を有するので、クロッキング回路の電圧変動の範囲、
すなわち、電源電圧ＶＤＤとトリガ・レベルＶ0 との間
の電圧差に比べて、トリガ・レベルＶ0 をできるだけ小
さくするのが望ましい。レベルＶ0 とクロッキング回路
の電圧変動の範囲との間の差をできるだけ大きくするこ
とによって、トリガ・レベルＶ0 における回路許容公差
の影響を、最小にすることができる。特定の例として、
トリガ・レベルＶ0 は、大地電位ＧＮＤよりも１つのし
きい値電圧降下ＶT だけ高い電圧とすることができる。
差を有するので、クロッキング回路の電圧変動の範囲、
すなわち、電源電圧ＶＤＤとトリガ・レベルＶ0 との間
の電圧差に比べて、トリガ・レベルＶ0 をできるだけ小
さくするのが望ましい。レベルＶ0 とクロッキング回路
の電圧変動の範囲との間の差をできるだけ大きくするこ
とによって、トリガ・レベルＶ0 における回路許容公差
の影響を、最小にすることができる。特定の例として、
トリガ・レベルＶ0 は、大地電位ＧＮＤよりも１つのし
きい値電圧降下ＶT だけ高い電圧とすることができる。
【００１９】図４に示されるように、本発明によるクロ
ッキング回路は、メモリ・セル活性化からセンス増幅器
設定までの可変遅延を与え、対応するビット線上の有効
データの存在を保証する。この遅延は、電源電圧の増加
にともなって増加することを示している。また、この図
から、電源電圧（ＶＤＤH またはＶＤＤL ）レベルから
大地電位‘０’まで、ノードＡにおいて蓄積されたキャ
パシタンスの線形放電があることに注意されたい。
ッキング回路は、メモリ・セル活性化からセンス増幅器
設定までの可変遅延を与え、対応するビット線上の有効
データの存在を保証する。この遅延は、電源電圧の増加
にともなって増加することを示している。また、この図
から、電源電圧（ＶＤＤH またはＶＤＤL ）レベルから
大地電位‘０’まで、ノードＡにおいて蓄積されたキャ
パシタンスの線形放電があることに注意されたい。
【００２０】上述したように、電流源‘Ｉ’は、電源電
圧ＶＤＤとは独立に構成されている。電流源は、同様の
特性を有するが、異なるしきい値電圧を有する１対の金
属酸化膜半導体トランジスタを用いることによって実現
することができる。高しきい値デバイスは、低しきい値
デバイスのゲートとソースとの間に配線され、（ゲート
とドレインを短絡して）ダイオード接続される。このダ
イオード接続デバイスは、電流によってバイアスされ、
しきい値近くで動作し、電源電圧ＶＤＤとは実質的に独
立した駆動電圧を低しきい値デバイスに与える。このよ
うにして、第２の低しきい値デバイスからのドレイン電
流は、電源電圧ＶＤＤとは独立な実質的定電流源‘Ｉ’
を構成する。
圧ＶＤＤとは独立に構成されている。電流源は、同様の
特性を有するが、異なるしきい値電圧を有する１対の金
属酸化膜半導体トランジスタを用いることによって実現
することができる。高しきい値デバイスは、低しきい値
デバイスのゲートとソースとの間に配線され、（ゲート
とドレインを短絡して）ダイオード接続される。このダ
イオード接続デバイスは、電流によってバイアスされ、
しきい値近くで動作し、電源電圧ＶＤＤとは実質的に独
立した駆動電圧を低しきい値デバイスに与える。このよ
うにして、第２の低しきい値デバイスからのドレイン電
流は、電源電圧ＶＤＤとは独立な実質的定電流源‘Ｉ’
を構成する。
【００２１】さらに、最小電流ドレインは、メモリ・デ
バイス設計において重要な問題である。それゆえ、電流
源‘Ｉ’は、クロッキング信号を発生する必要があると
きのみ一般にターンオンされる。したがって、メモリ・
デバイスが選択されるときは常に電流源は活性化されな
ければならず、クロッキング信号が必要とされる前に、
所望の定電流レベルに正確に達しなければならない。こ
れは、必要とされるバイアス電流よりもかなりの高レベ
ルまで、高しきい値ダイオード接続デバイスへのバイア
ス電流を“パルス化（ｐｕｌｓｉｎｇ）”することによ
って容易となる。電流をそのようにパルス化することに
よって、回路キャパシタンスの急速充電が達成される。
電流は、所望の値をオーバシュートするが、パルス・オ
ーバシュートなしにバイアス電流を単にターンオンする
のに比較して、かなりの短時間に所望の値まで減衰す
る。電流源の急速ターン・オフは、バイアス回路へ出力
信号をフィード・バックし、ダイオード接続デバイス、
したがって電流源‘Ｉ’へのバイアス電流をターン・オ
フすることによって達成できる。そのようなフィードバ
ック技術は、電流源がオンとなる時間、それゆえデバイ
スの全パワー条件を最小にする。
バイス設計において重要な問題である。それゆえ、電流
源‘Ｉ’は、クロッキング信号を発生する必要があると
きのみ一般にターンオンされる。したがって、メモリ・
デバイスが選択されるときは常に電流源は活性化されな
ければならず、クロッキング信号が必要とされる前に、
所望の定電流レベルに正確に達しなければならない。こ
れは、必要とされるバイアス電流よりもかなりの高レベ
ルまで、高しきい値ダイオード接続デバイスへのバイア
ス電流を“パルス化（ｐｕｌｓｉｎｇ）”することによ
って容易となる。電流をそのようにパルス化することに
よって、回路キャパシタンスの急速充電が達成される。
電流は、所望の値をオーバシュートするが、パルス・オ
ーバシュートなしにバイアス電流を単にターンオンする
のに比較して、かなりの短時間に所望の値まで減衰す
る。電流源の急速ターン・オフは、バイアス回路へ出力
信号をフィード・バックし、ダイオード接続デバイス、
したがって電流源‘Ｉ’へのバイアス電流をターン・オ
フすることによって達成できる。そのようなフィードバ
ック技術は、電流源がオンとなる時間、それゆえデバイ
スの全パワー条件を最小にする。
【００２２】また、電流源‘Ｉ’の使用は、ワード線ド
ライバと比べて、重要な追従（ｔｒａｃｋｉｎｇ）利点
を有している。メモリ・デバイスのワード線が、ダイオ
ード構成で用いられるもののような高しきい値デバイス
で高レベルにドライブされ、遅延電流源をバイアスする
と、追従は次のように働く。高しきい値デバイスが弱い
と、ワード線立ち上がり時間は、より長くなり、電流源
‘Ｉ’は、より低い定電流を発生する。より低速のワー
ド線は、センス増幅器の活性化の前に、より長い遅延を
必要とすることになる。電流のより低い値は、クロッキ
ング回路内に対応するより長い遅延を生じ、センス増幅
器活性化の時間要件に追従する。
ライバと比べて、重要な追従（ｔｒａｃｋｉｎｇ）利点
を有している。メモリ・デバイスのワード線が、ダイオ
ード構成で用いられるもののような高しきい値デバイス
で高レベルにドライブされ、遅延電流源をバイアスする
と、追従は次のように働く。高しきい値デバイスが弱い
と、ワード線立ち上がり時間は、より長くなり、電流源
‘Ｉ’は、より低い定電流を発生する。より低速のワー
ド線は、センス増幅器の活性化の前に、より長い遅延を
必要とすることになる。電流のより低い値は、クロッキ
ング回路内に対応するより長い遅延を生じ、センス増幅
器活性化の時間要件に追従する。
【００２３】他のクロッキング回路の実施例が、図６に
おいて２０’で示されている。この回路は、図３の回路
の相補的変形から成り、全ての信号の極性が逆である。
この実施例において、ワード線は、同様に共通のドレイ
ン接続と共通のゲート接続を有するＰＦＥＴ Ｔ1 とＮ
ＦＥＴ Ｔ2 を備えるインバータ４０をドライブする。
インバータ４０は、定電流源‘Ｉ’と大地電位ＧＮＤと
の間に接続される。電流源‘Ｉ’には、電源電圧ＶＤＤ
により電力供給される。動作中、インバータ４０は、定
電流源‘Ｉ’をスイッチし、入力信号が低いときは常に
ノードＡを充電し、入力信号が高くなると、ＮＦＥＴ
Ｔ2 を介して容量性負荷を放電する。ノードＡの信号
は、ＰＦＥＴとＮＦＥＴのサイズ比が逆であることを除
いて、図３のインバータ３２に関連して述べたように接
続された第２のインバータ４２をドライブする。必要な
らば、バッファ３４を用いることができる。
おいて２０’で示されている。この回路は、図３の回路
の相補的変形から成り、全ての信号の極性が逆である。
この実施例において、ワード線は、同様に共通のドレイ
ン接続と共通のゲート接続を有するＰＦＥＴ Ｔ1 とＮ
ＦＥＴ Ｔ2 を備えるインバータ４０をドライブする。
インバータ４０は、定電流源‘Ｉ’と大地電位ＧＮＤと
の間に接続される。電流源‘Ｉ’には、電源電圧ＶＤＤ
により電力供給される。動作中、インバータ４０は、定
電流源‘Ｉ’をスイッチし、入力信号が低いときは常に
ノードＡを充電し、入力信号が高くなると、ＮＦＥＴ
Ｔ2 を介して容量性負荷を放電する。ノードＡの信号
は、ＰＦＥＴとＮＦＥＴのサイズ比が逆であることを除
いて、図３のインバータ３２に関連して述べたように接
続された第２のインバータ４２をドライブする。必要な
らば、バッファ３４を用いることができる。
【００２４】ＰＦＥＴとＮＦＥＴのサイズ比（例えば少
なくとも１０：１）は、トリガ・レベルＶ0 が電源電圧
ＶＤＤ近くの電圧、例えば電源電圧ＶＤＤよりも１つの
しきい値電圧ＶT だけ低い電圧になるようなものであ
る。トランジスタのサイズをそのようにすることよっ
て、トリガ・レベルＶ0 は電源電圧ＶＤＤに追従する。
従って、電源電圧ＶＤＤが増加するにつれて、大地電位
からトリガ・レベルＶ0 へ容量性負荷を充電するために
必要な遅延期間は、対応して増加する。
なくとも１０：１）は、トリガ・レベルＶ0 が電源電圧
ＶＤＤ近くの電圧、例えば電源電圧ＶＤＤよりも１つの
しきい値電圧ＶT だけ低い電圧になるようなものであ
る。トランジスタのサイズをそのようにすることよっ
て、トリガ・レベルＶ0 は電源電圧ＶＤＤに追従する。
従って、電源電圧ＶＤＤが増加するにつれて、大地電位
からトリガ・レベルＶ0 へ容量性負荷を充電するために
必要な遅延期間は、対応して増加する。
【００２５】
【発明の効果】信号発生が電源電圧ＶＤＤの変化に追従
する、新規なクロッキング回路およびクロッキング方法
について説明した。電源電圧ＶＤＤの追従があるため
に、従来のインバータ列に一般的に追加される付加遅延
を、省略することができ、これにより新規のクロッキン
グ回路／方法を用いるデバイスの性能を向上させる。例
えば、クロッキング回路／方法は、メモリ・セルの読み
出し特性を追従することができるダイナミック・ランダ
ム・アクセス・メモリおよびスタティック・ランダム・
アクセス・メモリのような半導体メモリ・デバイスにお
いて特に有用である。
する、新規なクロッキング回路およびクロッキング方法
について説明した。電源電圧ＶＤＤの追従があるため
に、従来のインバータ列に一般的に追加される付加遅延
を、省略することができ、これにより新規のクロッキン
グ回路／方法を用いるデバイスの性能を向上させる。例
えば、クロッキング回路／方法は、メモリ・セルの読み
出し特性を追従することができるダイナミック・ランダ
ム・アクセス・メモリおよびスタティック・ランダム・
アクセス・メモリのような半導体メモリ・デバイスにお
いて特に有用である。
【図１】メモリ・セルの一実施例の概略図である。
【図２】ワード線およひビット線の信号の変化を示す図
１のメモリ・セルのタイミング図である。
１のメモリ・セルのタイミング図である。
【図３】本発明によるクロッキング回路の一実施例の概
略図である。
略図である。
【図４】２つの異なるレベルの電源電圧ＶＤＤ、すなわ
ち高電源電圧ＶＤＤH と低電源電圧ＶＤＤL の、図３の
クロッキング回路での信号変化を示すタイミング図であ
る。
ち高電源電圧ＶＤＤH と低電源電圧ＶＤＤL の、図３の
クロッキング回路での信号変化を示すタイミング図であ
る。
【図５】図３のクロッキング回路を用いた半導体メモリ
・デバイスの一実施例のブロック図である。
・デバイスの一実施例のブロック図である。
【図６】本発明によるクロッキング回路の他の実施例の
概略図である。
概略図である。
１０ セル １５ デバイス ２０，２０’ クロッキング回路 ２２ ワード線ドライバ ２４ センス増幅器 ２６ メモリ・アレイ ３０，３２，３４，４０，４２ インバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デュアンヌ・エルマー・ガルビ アメリカ合衆国 マサチューセッツ州 マ ールボロウ エイピーティー＃34 ファー ム ロード 750
Claims (20)
- 【請求項１】電源電圧ＶＤＤにより電力供給され、入力
信号に応答して出力信号を発生するクロッキング回路に
おいて、 前記電源電圧ＶＤＤに応じて変わる量の電荷を蓄積する
容量性負荷と、 前記容量性負荷を線形的に放電する放電手段と、 前記容量性負荷と前記放電手段との間に接続され、前記
入力信号に応答して、前記放電手段による前記容量性負
荷の線形放電を制御するスイッチ手段と、 前記容量性負荷に接続され、前記電源電圧ＶＤＤの変動
に実質的に依存しない所定のトリガ・レベルＶ0 まで前
記容量性負荷が線形放電するのを検出し、前記容量性負
荷における前記トリガ・レベルＶ0 を検出したとき、前
記出力信号を与える検出手段とを備える、ことを特徴と
するクロッキング回路。 - 【請求項２】前記電源電圧ＶＤＤまで前記容量性負荷を
充電する充電手段をさらに備え、前記スイッチ手段が、
前記容量性負荷と前記充電手段との間に接続されている
ことを特徴とする請求項１記載のクロッキング回路。 - 【請求項３】前記放電手段は電流源を備え、前記電流源
が、前記電源電圧ＶＤＤの変動に実質的に依存しない定
電流を発生することを特徴とする請求項１記載のクロッ
キング回路。 - 【請求項４】前記トリガ・レベルＶ0 は、大地電位ＧＮ
Ｄから電源電圧ＶＤＤへの範囲で大地電位ＧＮＤに接近
していることを特徴とする請求項１記載のクロッキング
回路。 - 【請求項５】前記検出手段はインバータを備え、前記イ
ンバータは、前記電源電圧ＶＤＤと大地電位ＧＮＤとの
間に接続され、前記容量性負荷に蓄積された電荷量を監
視するために容量性負荷に接続されていることを特徴と
する請求項１記載のクロッキング回路。 - 【請求項６】前記インバータは、ｎ型電界効果トランジ
スタ（ＮＦＥＴ）とｐ型電界効果トランジスタ（ＰＦＥ
Ｔ）とを備え、前記ＮＦＥＴおよびＰＦＥＴのゲート
は、前記容量性負荷に共通に接続され、前記ＮＦＥＴが
前記ＰＦＥＴより大きく、前記トリガ・レベルＶ0 は、
ＮＦＥＴとＰＦＥＴのサイズの比（ＮＦＥＴ：ＰＦＥ
Ｔ）で主として決定されることを特徴とする請求項５記
載のクロッキング回路。 - 【請求項７】電源電圧ＶＤＤにより電力供給されるメモ
リ・デバイスにおいて、入力信号に応答してセンス増幅
器設定のための設定信号を発生するクロッキング回路に
し、 前記電源電圧ＶＤＤの変動に実質的に依存しない定電流
を発生する電流源と、 前記電源電圧ＶＤＤに応じて変わる量の電荷を蓄積する
容量性負荷と、 前記容量性負荷と前記電流源との間に接続され、前記入
力信号に応答して、前記電流源を介する前記容量性負荷
の線形放電を制御するスイッチ手段と、 前記容量性負荷に接続され、前記電源電圧ＶＤＤの変動
に実質的に依存しない所定のトリガ・レベルＶ0 まで容
量性負荷が線形放電するのを検出し、前記容量性負荷に
おける前記トリガ・レベルＶ0 を検出したとき、前記設
定信号を与える検出手段とを備える、ことを特徴とする
クロッキング回路。 - 【請求項８】前記トリガ・レベルＶ0 は、大地電位ＧＮ
Ｄから電源電圧ＶＤＤへの範囲で大地電位ＧＮＤに接近
していることを特徴とする請求項７記載のクロッキング
回路。 - 【請求項９】前記検出手段は、前記電源電圧ＶＤＤと大
地電位との間に直列に接続された、ｎ型電界効果トラン
ジスタ（ＮＦＥＴ）とｐ型電界効果トランジスタ（ＰＦ
ＥＴ）とよりなるインバータを備え、前記ＮＦＥＴおよ
びＰＦＥＴのゲートは、前記容量性負荷に共通に接続さ
れ、前記ＮＦＥＴが前記ＰＦＥＴより大きく、前記トリ
ガ・レベルＶ0 は、ＮＦＥＴとＰＦＥＴのサイズの比
（ＮＦＥＴ：ＰＦＥＴ）で主として決定されることを特
徴とする請求項７記載のクロッキング回路。 - 【請求項１０】前記メモリ・デバイスがダイナミック・
ランダム・アクセス・メモリ・デバイスを備え、クロッ
キング回路が、前記ダイナミック・ランダム・アクセス
・メモリ・デバイス内のワード線ドライバから活性化信
号を入力として受け取るように接続されていることを特
徴とする請求項７記載のクロッキング回路。 - 【請求項１１】電源電圧ＶＤＤにより電力供給され、入
力信号に応答して出力信号を発生するクロッキング回路
において、 電荷量を蓄積する容量性負荷と、 大地電位から前記容量性負荷を線形的に充電する充電手
段と、 前記容量性負荷と前記充電手段との間に接続され、前記
入力信号に応答して、前記充電手段による前記容量性負
荷の線形充電を制御するスイッチ手段と、 前記容量性負荷に接続され、前記電源電圧ＶＤＤの変動
に追従するトリガ・レベルＶ0 まで容量性負荷が線形充
電するのを検出し、前記容量性負荷における前記トリガ
・レベルＶ0 を検出したとき、前記出力信号を与える検
出手段とを備える、ことを特徴とするクロッキング回
路。 - 【請求項１２】前記大地電位ＧＮＤまで前記容量性負荷
を放電する放電手段をさらに備え、前記スイッチ手段
が、前記容量性負荷と前記放電手段との間に接続されて
いることを特徴とする請求項１１記載のクロッキング回
路。 - 【請求項１３】前記充電手段は電流源を備え、前記電流
源が、前記電源電圧ＶＤＤの変動に実質的に依存しない
定電流を発生することを特徴とする請求項１１記載のク
ロッキング回路。 - 【請求項１４】前記トリガ・レベルＶ0 は、大地電位Ｇ
ＮＤから電源電圧ＶＤＤへの範囲で電源電圧ＶＤＤに接
近していることを特徴とする請求項１１記載のクロッキ
ング回路。 - 【請求項１５】前記検出手段はインバータを備え、前記
インバータは、前記電源電圧ＶＤＤと大地電位ＧＮＤと
の間に接続され、前記容量性負荷に蓄積された電荷を監
視するために容量性負荷に接続されていることを特徴と
する請求項１１記載のクロッキング回路。 - 【請求項１６】前記インバータは、ｎ型電界効果トラン
ジスタ（ＮＦＥＴ）とｐ型電界効果トランジスタ（ＰＦ
ＥＴ）とを備え、前記ＮＦＥＴおよびＰＦＥＴのゲート
は、前記容量性負荷に共通に接続され、前記ＮＦＥＴが
前記ＰＦＥＴより小さく、前記トリガ・レベルＶ0 は、
前記第１のインバータのＮＦＥＴとＰＦＥＴのサイズの
比（ＮＦＥＴ：ＰＦＥＴ）で主として決定されることを
特徴とする請求項１５記載のクロッキング回路。 - 【請求項１７】電源電圧ＶＤＤにより電力供給されるメ
モリ・デバイスにおいて、入力信号に応答してセンス増
幅器設定のための設定信号を発生するクロッキング回路
において、 前記電源電圧ＶＤＤの変動に実質的に依存しない定電流
を発生する電流源と、 電荷量を蓄積する容量性負荷と、 前記容量性負荷と前記電流源との間に接続され、前記入
力信号に応答して、前記電流源を介する前記容量性負荷
の線形充電を制御するスイッチ手段と、 前記容量性負荷に接続され、前記電源電圧ＶＤＤの変動
に追従するトリガ・レベルＶ0 まで容量性負荷が線形充
電するのを検出し、前記容量性負荷における前記トリガ
・レベルＶ0 を検出したとき、前記設定信号を与える検
出手段とを備える、ことを特徴とするクロッキング回
路。 - 【請求項１８】前記トリガ・レベルＶ0 は、大地電位Ｇ
ＮＤから電源電圧ＶＤＤへの範囲で電源電圧ＶＤＤに接
近していることを特徴とする請求項１７記載のクロッキ
ング回路。 - 【請求項１９】前記検出手段は、前記電源電圧ＶＤＤと
大地電位ＧＮＤとの間に直列に接続された、ｎ型電界効
果トランジスタ（ＮＦＥＴ）とｐ型電界効果トランジス
タ（ＰＦＥＴ）とよりなるインバータを備え、前記ＮＦ
ＥＴおよびＰＦＥＴのゲートは、前記容量性負荷に共通
に接続され、前記ＮＦＥＴが前記ＰＦＥＴより小さく、
前記トリガ・レベルＶ0 は、ＮＦＥＴとＰＦＥＴのサイ
ズの比（ＮＦＥＴ：ＰＦＥＴ）で主として決定されるこ
とを特徴とする請求項１７記載のクロッキング回路。 - 【請求項２０】前記メモリ・デバイスがダイナミック・
ランダム・アクセス・メモリ・デバイスを備え、クロッ
キング回路が、前記ダイナミック・ランダム・アクセス
・メモリ・デバイスのワード線ドライバとセンス増幅器
との間に接続されていることを特徴とする請求項１７記
載のクロッキング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US319898 | 1994-10-07 | ||
| US08/319,898 US5532969A (en) | 1994-10-07 | 1994-10-07 | Clocking circuit with increasing delay as supply voltage VDD |
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