JPH0684358A - ビット線の電圧スイングが制限された半導体メモリ用センス回路 - Google Patents
ビット線の電圧スイングが制限された半導体メモリ用センス回路Info
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- JPH0684358A JPH0684358A JP5005604A JP560493A JPH0684358A JP H0684358 A JPH0684358 A JP H0684358A JP 5005604 A JP5005604 A JP 5005604A JP 560493 A JP560493 A JP 560493A JP H0684358 A JPH0684358 A JP H0684358A
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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Abstract
(57)【要約】
【目的】 本発明の目的は、サブミクロンＤＲＡＭメモ
リ・セル・アレイ用の高速低電力のセンス回路を提供す
ることにある。 【構成】 本発明のダイナミック・ランダム・アクセス
・メモリ用センス回路は、センス開始前に第１電圧に前
充電された１対のビット線を含み、その一方のノード
が、パルス式センス・クロックを含むスイッチ手段を介
して外部電源に接続されている。電源電圧が、所定の期
間、センス増幅器のノードに活動化のため結合され、そ
れにより上昇ビット線のスイングを上記電源電圧より低
く第１電圧より高い第２電圧に制限するように、スイッ
チ手段を制御する制御手段が設けられ、スイッチ手段に
接続されている。このパルス式センス・クロックによ
り、ビット線のスイングの縮小が達成され、センス・ク
ロックのパルス幅は、制御手段に接続された基準ビット
線によって決定される。
リ・セル・アレイ用の高速低電力のセンス回路を提供す
ることにある。 【構成】 本発明のダイナミック・ランダム・アクセス
・メモリ用センス回路は、センス開始前に第１電圧に前
充電された１対のビット線を含み、その一方のノード
が、パルス式センス・クロックを含むスイッチ手段を介
して外部電源に接続されている。電源電圧が、所定の期
間、センス増幅器のノードに活動化のため結合され、そ
れにより上昇ビット線のスイングを上記電源電圧より低
く第１電圧より高い第２電圧に制限するように、スイッ
チ手段を制御する制御手段が設けられ、スイッチ手段に
接続されている。このパルス式センス・クロックによ
り、ビット線のスイングの縮小が達成され、センス・ク
ロックのパルス幅は、制御手段に接続された基準ビット
線によって決定される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ用のセン
ス回路に関し、より詳しくは、ビット線電圧スイングを
制限するためのパルス式センス・クロックを含む、セン
ス回路に関する。
ス回路に関し、より詳しくは、ビット線電圧スイングを
制限するためのパルス式センス・クロックを含む、セン
ス回路に関する。
【０００２】
【従来の技術】関連する従来技術は知られていない。代
替技術の背景技術は以下の通りである。
替技術の背景技術は以下の通りである。
【０００３】米国特許第４８１６７０６号明細書には、
交差結合センス増幅器の実施例が２つのＰＭＯＳデバイ
スを含み、これらのデバイスのゲートが接地されて、メ
モリ・ビット線の下方電圧スイングをセンス増幅器の接
地ゲートＰＭＯＳデバイスのしきい値電圧（ＶTP）の絶
対値にクランプするという、集積回路メモリ用の新規な
センス増幅器及びデカップリング・デバイス構造が開示
されている。この制限された電圧スイングは、蓄電コン
デンサの電荷蓄積に影響を及ぼさない。セル・トランジ
スタのしきい値電圧（ＶT）の絶対値の方が大きいから
である。ビット線のプレチャージは、それぞれＶDD及び
｜ＶTP｜に充電された２本のビット線を等電位にするこ
とによって達成される。センス増幅器の一方のノード
は、ＶDDのスイングを保持しており、ＤＡＴＡバスに接
続するのが好都合である。センス増幅器のビット線スイ
ングは、ＶDD−｜ＶTP｜までに制限され、電荷蓄積及び
プレチャージ・レベルに悪影響を及ぼさずに、電力が節
約される。
交差結合センス増幅器の実施例が２つのＰＭＯＳデバイ
スを含み、これらのデバイスのゲートが接地されて、メ
モリ・ビット線の下方電圧スイングをセンス増幅器の接
地ゲートＰＭＯＳデバイスのしきい値電圧（ＶTP）の絶
対値にクランプするという、集積回路メモリ用の新規な
センス増幅器及びデカップリング・デバイス構造が開示
されている。この制限された電圧スイングは、蓄電コン
デンサの電荷蓄積に影響を及ぼさない。セル・トランジ
スタのしきい値電圧（ＶT）の絶対値の方が大きいから
である。ビット線のプレチャージは、それぞれＶDD及び
｜ＶTP｜に充電された２本のビット線を等電位にするこ
とによって達成される。センス増幅器の一方のノード
は、ＶDDのスイングを保持しており、ＤＡＴＡバスに接
続するのが好都合である。センス増幅器のビット線スイ
ングは、ＶDD−｜ＶTP｜までに制限され、電荷蓄積及び
プレチャージ・レベルに悪影響を及ぼさずに、電力が節
約される。
【０００４】Ｋ．Ｓ．グレイ(Gray)の論文"REDUCED VOL
TAGE BITLINE RESTORE CIRCUIT"、ＩＢＭテクニカル・
ディクスロージャ・ブルテン（Technical Disclosure B
ulletin）No.32、No.10B（1990年3月)pp.427〜429に
は、ビット線のプルアップ電圧レベルが供給電圧ＶDDよ
りも低くなり得る、半導体メモリ用電圧低下回路を開示
している。
TAGE BITLINE RESTORE CIRCUIT"、ＩＢＭテクニカル・
ディクスロージャ・ブルテン（Technical Disclosure B
ulletin）No.32、No.10B（1990年3月)pp.427〜429に
は、ビット線のプルアップ電圧レベルが供給電圧ＶDDよ
りも低くなり得る、半導体メモリ用電圧低下回路を開示
している。
【０００５】
【発明が解決しようとする課題】本発明の一目的は、サ
ブミクロンＤＲＡＭメモリ・セル・アレイ用の、高速低
電力のセンス回路を提供することにある。
ブミクロンＤＲＡＭメモリ・セル・アレイ用の、高速低
電力のセンス回路を提供することにある。
【０００６】本発明の他の目的は、セル・アレイ及び電
力低下の信頼性を確保するため、外部電圧から内部電圧
に変換する内部電圧交換器をチップ上に含む、センス回
路を提供することにある。
力低下の信頼性を確保するため、外部電圧から内部電圧
に変換する内部電圧交換器をチップ上に含む、センス回
路を提供することにある。
【０００７】本発明の他の目的は、パルス・センス・ク
ロックを用いて上昇ビット線電圧のスイングを制限す
る、新しいパルス式センス方式を提供することにある。
ロックを用いて上昇ビット線電圧のスイングを制限す
る、新しいパルス式センス方式を提供することにある。
【０００８】本発明の他の目的は、低雑音でセル・アレ
イのデバイス信頼性を確保しながら、大幅に高速かつ低
電力でセンスを行うセンス回路を提供することにある。
イのデバイス信頼性を確保しながら、大幅に高速かつ低
電力でセンスを行うセンス回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明のダイナミック・
ランダム・アクセス・メモリ用センス回路は、センス開
始前に第１電圧にプレチャージされた１対のビット線を
含み、その一方のノードが、パルス式センス・クロック
を含むスイッチ手段を介して外部電源に接続されてい
る。電源電圧が、所定の期間、センス増幅器のノードに
結合され、それにより上昇ビット線のスイングを上記電
源電圧より低く第１電圧より高い第２電圧に制限するよ
うに、スイッチ手段を制御する制御手段が設けられ、ス
イッチ手段に接続されている。このパルス式センス・ク
ロックにより、ビット線のスイングの縮小が達成され、
センス・クロックのパルス幅は、制御手段に接続された
基準ビット線によって決定される。
ランダム・アクセス・メモリ用センス回路は、センス開
始前に第１電圧にプレチャージされた１対のビット線を
含み、その一方のノードが、パルス式センス・クロック
を含むスイッチ手段を介して外部電源に接続されてい
る。電源電圧が、所定の期間、センス増幅器のノードに
結合され、それにより上昇ビット線のスイングを上記電
源電圧より低く第１電圧より高い第２電圧に制限するよ
うに、スイッチ手段を制御する制御手段が設けられ、ス
イッチ手段に接続されている。このパルス式センス・ク
ロックにより、ビット線のスイングの縮小が達成され、
センス・クロックのパルス幅は、制御手段に接続された
基準ビット線によって決定される。
【００１０】
【実施例】図１及び図２は、サブミクロン技術によるＤ
ＲＡＭなどの半導体メモリ用の従来技術の高速低電力セ
ンス構造の断面の概略図である。図１に示した構造は、
セル・アレイの信頼性を確保し、チップの電力消費を低
減するため、５ボルト程度の外部電圧ＶCCから約３．３
ボルトの内部電圧ＶDDに変換する、内部電圧変換器１０
をチップ上に含んでいる。図２は、図１の構造における
信号の波形を示している。
ＲＡＭなどの半導体メモリ用の従来技術の高速低電力セ
ンス構造の断面の概略図である。図１に示した構造は、
セル・アレイの信頼性を確保し、チップの電力消費を低
減するため、５ボルト程度の外部電圧ＶCCから約３．３
ボルトの内部電圧ＶDDに変換する、内部電圧変換器１０
をチップ上に含んでいる。図２は、図１の構造における
信号の波形を示している。
【００１１】もう１つの既知の技法であるパルス式セン
ス方式が、図３及び図４に示されている。図３は、電圧
調整器１２を用いるパルス式センス技法を示し、図４
は、図３の構造の信号の波形を示している。図に示すよ
うに、この回路は、φ1のパルス式センス・クロックを
使用して、下降ビット線の電圧をセル・トランジスタの
しきい値電圧Ｖtpに等しい値にクランプする。ただし、
上昇ビット線は、φ2の標準センス・クロックを使って
内部電圧ＶDDにプレチャージされている。したがって、
５Ｖの外部電圧ＶCCを３Ｖの内部電圧ＶDDまで低下させ
ない限り、セル・アレイの信頼性は保証されない。した
がって、図３に設けられているようなオンチップ電圧調
整器が必要である。
ス方式が、図３及び図４に示されている。図３は、電圧
調整器１２を用いるパルス式センス技法を示し、図４
は、図３の構造の信号の波形を示している。図に示すよ
うに、この回路は、φ1のパルス式センス・クロックを
使用して、下降ビット線の電圧をセル・トランジスタの
しきい値電圧Ｖtpに等しい値にクランプする。ただし、
上昇ビット線は、φ2の標準センス・クロックを使って
内部電圧ＶDDにプレチャージされている。したがって、
５Ｖの外部電圧ＶCCを３Ｖの内部電圧ＶDDまで低下させ
ない限り、セル・アレイの信頼性は保証されない。した
がって、図３に設けられているようなオンチップ電圧調
整器が必要である。
【００１２】パルス式センス方式のもう１つの欠点は、
交差結合ＰＭＯＳ対が内部電圧ＶDDから動作するので、
センス速度が著しく遅くなることである。また、電圧調
整回路が必要なために、設計スペースが著しく増加する
だけでなく、動作モードでも待機モードでも電力消費量
が増加する。電力消費量が増加すると、チップが低電力
の応用分野で競争力がなくなるだけでなく、センス開始
時にＶDD内部バス上の雑音も増大する。この結果、蓄積
された電荷を失う可能性があり、場合によってはＣＭＯ
Ｓラッチアップを引き起こすこともある。
交差結合ＰＭＯＳ対が内部電圧ＶDDから動作するので、
センス速度が著しく遅くなることである。また、電圧調
整回路が必要なために、設計スペースが著しく増加する
だけでなく、動作モードでも待機モードでも電力消費量
が増加する。電力消費量が増加すると、チップが低電力
の応用分野で競争力がなくなるだけでなく、センス開始
時にＶDD内部バス上の雑音も増大する。この結果、蓄積
された電荷を失う可能性があり、場合によってはＣＭＯ
Ｓラッチアップを引き起こすこともある。
【００１３】図５及び図６に概略図で示した本発明で
は、オンチップ電圧調整器も発生器もなしで以上の欠点
を解決する、新規なアーキテクチュアが提供される。図
５はＣＭＯＳ ＤＲＡＭメモリ・アレイ用のオフセット
・ビット線の回路図を示し、図６は、図５の回路のタイ
ミング図を示している。図５のアーキテクチュアでは、
ＰＭＯＳアレイのＤＲＡＭと仮定して、電圧調整回路も
発生回路もなしに、メモリ・アレイ及びその関連ドライ
バ１４用に外部電圧ＶCCを使用する。センス中、パルス
式センス・クロックを使って上昇ビット線及び下降ビッ
ト線電圧スイングをＶBH及びＶBLLに制限することによ
り、メモリ・アレイの信頼性及びその電力消費量に関す
る心配が克服される。これにより、必要な電流が安定し
たＶCC及びＶSSバス線から直接供給されるので、低い雑
音で高速のビット線センスが可能となる。（ＶBLL−Ｖ
SS）のオフセット電圧が、ワード線ブースト回路を使用
せずに、セル・トランジスタのゲートに大きなオーバー
ドライブをもたらす。他方、（ＶCC−ＶBH）のオフセッ
ト電圧が、アレイ・バイアスやワード線高電圧発生回路
なしに、アレイ・バイアス電圧またはオフセット・ワー
ド線電圧あるいはその両方を与える。
は、オンチップ電圧調整器も発生器もなしで以上の欠点
を解決する、新規なアーキテクチュアが提供される。図
５はＣＭＯＳ ＤＲＡＭメモリ・アレイ用のオフセット
・ビット線の回路図を示し、図６は、図５の回路のタイ
ミング図を示している。図５のアーキテクチュアでは、
ＰＭＯＳアレイのＤＲＡＭと仮定して、電圧調整回路も
発生回路もなしに、メモリ・アレイ及びその関連ドライ
バ１４用に外部電圧ＶCCを使用する。センス中、パルス
式センス・クロックを使って上昇ビット線及び下降ビッ
ト線電圧スイングをＶBH及びＶBLLに制限することによ
り、メモリ・アレイの信頼性及びその電力消費量に関す
る心配が克服される。これにより、必要な電流が安定し
たＶCC及びＶSSバス線から直接供給されるので、低い雑
音で高速のビット線センスが可能となる。（ＶBLL−Ｖ
SS）のオフセット電圧が、ワード線ブースト回路を使用
せずに、セル・トランジスタのゲートに大きなオーバー
ドライブをもたらす。他方、（ＶCC−ＶBH）のオフセッ
ト電圧が、アレイ・バイアスやワード線高電圧発生回路
なしに、アレイ・バイアス電圧またはオフセット・ワー
ド線電圧あるいはその両方を与える。
【００１４】より詳細な実施態様が容易に理解できるよ
うに、図５において、まず、ワード線（ＷＬ）ドライ
バ、ｎ型ウェル中のＰＭＯＳセル・アレイ（ＱＰcell）
１６、ＣＭＯＳ交差結合センス増幅器（ＱＰ1、ＱＰ2、
ＱＮ1、ＱＮ2）１８、そのセンス・クロック・ドライバ
（ＱＰ3及びＱＮ3）２０、及びビット線監視回路２２に
注目する。この回路は、全アレイ回路用にＶCC及びＶSS
の外部電圧を使用する。ＰＭＯＳアレイ用ｎ型ウエル
は、アレイ・バイアス発生回路なしに、ＶCCにバイアス
される。ＶCCを用いてバイアスされたｎ型ウエルはま
た、ＶCCバス線２６用の大きな減結合コンデンサ２４を
も提供し、その結果、低雑音設計が得られる。また待機
時におけるワード線の高電圧（ＶWLH）が、ＷＬドライ
バ中のＰＭＯＳトランジスタ２８によってＶCCまで引き
上げられる。アレイが選択されると、ワード線（ＷＬ）
のうちの１本が、ワード線ブースト回路なしに、ＶSSの
ワード線低電圧（ＶWLL）まで急速に下降する。簡単な
ＣＭＯＳワード線ドライバが、ＷＬブースト回路を用い
る既存の手法よりも高速のワード線遷移を与える。初期
ビット線はＶTPのＱＰcellしきい値よりも大きなＶEQに
プレチャージされているので、ＷＬブーストなしで、従
来の１／２ＶCCセンスよりも信号の発生がかなり速い。
その結果、アクセス・セルからのビット線（ＢＬ）３０
上に現れる信号電荷が、パルス式センス・クロック（φ
SN及びφSP）によって、センス増幅器中で速やかに検出
される。ＱＰ3デバイス及びＱＮ4デバイス上でのゲート
・オーバードライブをより大きくする、上昇ＢＬを充電
し、下降ＢＬを放電するのに必要な電流は、それぞれＶ
CC電圧及びＶSS電圧から直接供給されるので、センス速
度は非常に速くなる。上昇基準ビット線（ＲＢＬ３４）
及び下降基準ビット線
うに、図５において、まず、ワード線（ＷＬ）ドライ
バ、ｎ型ウェル中のＰＭＯＳセル・アレイ（ＱＰcell）
１６、ＣＭＯＳ交差結合センス増幅器（ＱＰ1、ＱＰ2、
ＱＮ1、ＱＮ2）１８、そのセンス・クロック・ドライバ
（ＱＰ3及びＱＮ3）２０、及びビット線監視回路２２に
注目する。この回路は、全アレイ回路用にＶCC及びＶSS
の外部電圧を使用する。ＰＭＯＳアレイ用ｎ型ウエル
は、アレイ・バイアス発生回路なしに、ＶCCにバイアス
される。ＶCCを用いてバイアスされたｎ型ウエルはま
た、ＶCCバス線２６用の大きな減結合コンデンサ２４を
も提供し、その結果、低雑音設計が得られる。また待機
時におけるワード線の高電圧（ＶWLH）が、ＷＬドライ
バ中のＰＭＯＳトランジスタ２８によってＶCCまで引き
上げられる。アレイが選択されると、ワード線（ＷＬ）
のうちの１本が、ワード線ブースト回路なしに、ＶSSの
ワード線低電圧（ＶWLL）まで急速に下降する。簡単な
ＣＭＯＳワード線ドライバが、ＷＬブースト回路を用い
る既存の手法よりも高速のワード線遷移を与える。初期
ビット線はＶTPのＱＰcellしきい値よりも大きなＶEQに
プレチャージされているので、ＷＬブーストなしで、従
来の１／２ＶCCセンスよりも信号の発生がかなり速い。
その結果、アクセス・セルからのビット線（ＢＬ）３０
上に現れる信号電荷が、パルス式センス・クロック（φ
SN及びφSP）によって、センス増幅器中で速やかに検出
される。ＱＰ3デバイス及びＱＮ4デバイス上でのゲート
・オーバードライブをより大きくする、上昇ＢＬを充電
し、下降ＢＬを放電するのに必要な電流は、それぞれＶ
CC電圧及びＶSS電圧から直接供給されるので、センス速
度は非常に速くなる。上昇基準ビット線（ＲＢＬ３４）
及び下降基準ビット線
【外１】 の電圧スイングは、ＢＬ電圧モニター回路２２で監視さ
れる。ＲＢＬがある設定電圧（ＶBLH及びＶBLL）に到達
すると、φ1及びφ2がφSP及びφSNを非活動化する。こ
のため、センス中の上昇ＢＬ及び下降ＢＬのＶCC及びＶ
SSに対する電圧スイングを減少させることができ、その
結果、アレイ信頼性の心配が克服される。ビット線電圧
の減少は、電力の著しい減少にも貢献する。サイクルの
終りに、ＢＬ、ＲＢＬ、φSP、φSNが短絡され、当然、
ＶEQの等化レベルに前充電される。この方式では、さら
に、センス用の対称なＢＬ電圧スイングを実現し、その
結果、アレイ上の雑音が減少する。ＰＭＯＳセル（ＣＥ
ＬＬ）の電極はＶEQにバイアスされ、そのため、記憶さ
れている「０」及び「１」データに関するセルの酸化膜
の電界を低くすることができる。
れる。ＲＢＬがある設定電圧（ＶBLH及びＶBLL）に到達
すると、φ1及びφ2がφSP及びφSNを非活動化する。こ
のため、センス中の上昇ＢＬ及び下降ＢＬのＶCC及びＶ
SSに対する電圧スイングを減少させることができ、その
結果、アレイ信頼性の心配が克服される。ビット線電圧
の減少は、電力の著しい減少にも貢献する。サイクルの
終りに、ＢＬ、ＲＢＬ、φSP、φSNが短絡され、当然、
ＶEQの等化レベルに前充電される。この方式では、さら
に、センス用の対称なＢＬ電圧スイングを実現し、その
結果、アレイ上の雑音が減少する。ＰＭＯＳセル（ＣＥ
ＬＬ）の電極はＶEQにバイアスされ、そのため、記憶さ
れている「０」及び「１」データに関するセルの酸化膜
の電界を低くすることができる。
【００１５】以上、センス開始前に第１電圧にプレチャ
ージされた１対のビット線を含む、改良されたダイナミ
ック・ランダム・アクセス・メモリ構造を記載した。そ
の一方のノードが、スイッチ手段を介して外部電源に接
続され、また、電源の電圧が所定の期間中上記のセンス
増幅器の前記の一方のノードに活動化結合されるように
スイッチ手段を制御する手段にも接続されている。その
結果、上昇ビット線のスイングが、電源電圧より低く第
１電圧より高い第２電圧に制限される。この構造のアレ
イ・デバイスは、パルス式センス・クロックによって達
成されるビット線スイングの減少によって保護される。
センス・クロックのパルス幅は、基準ビット線電圧モニ
ター回路によって決定される。この構造の他の回路の特
徴は、アレイ・バイアス用に（ＶCC−ＶBH）のオフセッ
ト電圧が使用され、オフセット・ワード線電圧用に（Ｖ
CC−ＶBH）のオフセット電圧が使用され、ワード線ブー
スト電圧用に（ＶBLL−ＶSS）のオフセット電圧が使用
されることにある。さらに、セル電極がＶEQにバイアス
され、そのため、記憶されている「０」及び「１」デー
タに関するセルの酸化膜の電界を低くすることができ
る。
ージされた１対のビット線を含む、改良されたダイナミ
ック・ランダム・アクセス・メモリ構造を記載した。そ
の一方のノードが、スイッチ手段を介して外部電源に接
続され、また、電源の電圧が所定の期間中上記のセンス
増幅器の前記の一方のノードに活動化結合されるように
スイッチ手段を制御する手段にも接続されている。その
結果、上昇ビット線のスイングが、電源電圧より低く第
１電圧より高い第２電圧に制限される。この構造のアレ
イ・デバイスは、パルス式センス・クロックによって達
成されるビット線スイングの減少によって保護される。
センス・クロックのパルス幅は、基準ビット線電圧モニ
ター回路によって決定される。この構造の他の回路の特
徴は、アレイ・バイアス用に（ＶCC−ＶBH）のオフセッ
ト電圧が使用され、オフセット・ワード線電圧用に（Ｖ
CC−ＶBH）のオフセット電圧が使用され、ワード線ブー
スト電圧用に（ＶBLL−ＶSS）のオフセット電圧が使用
されることにある。さらに、セル電極がＶEQにバイアス
され、そのため、記憶されている「０」及び「１」デー
タに関するセルの酸化膜の電界を低くすることができ
る。
【００１６】上記に指摘したように、従来技術のセンス
技法に比べて、本発明は、どのような電圧調整回路も発
生回路も必要とせずに、周辺回路用にＶCC、メモリ・ア
レイ用にＶDDという二重動作電圧を有する、ＣＭＯＳ
ＤＲＡＭの将来のスケーリング用のアレイ設計を提供す
る。
技法に比べて、本発明は、どのような電圧調整回路も発
生回路も必要とせずに、周辺回路用にＶCC、メモリ・ア
レイ用にＶDDという二重動作電圧を有する、ＣＭＯＳ
ＤＲＡＭの将来のスケーリング用のアレイ設計を提供す
る。
【００１７】本発明で実施されるセンス中の上昇ビット
線及び下降ビット線での電圧スイングの減少により、メ
モリ・アレイは、ＶCC及びＶSSの外部電圧電源における
大きな電界から保護される。
線及び下降ビット線での電圧スイングの減少により、メ
モリ・アレイは、ＶCC及びＶSSの外部電圧電源における
大きな電界から保護される。
【００１８】また、本発明を従来技術の技法とさらに比
較すると、本発明の以下の追加の利点が得られる。セン
ス中の上昇ビット線及び下降ビット線での電圧スイング
の減少により、低雑音で低電力センスが可能となる。上
昇ビット線及び下降ビット線での対称的な電圧スイング
により、低雑音のセンスが可能となる。ＶCCでバイアス
されたアレイが、ＶCCバス線用の大きな減結合コンデン
サとして働く。ＶCCアレイとＶBHに減少した上昇ビット
線スイングの間のオフセット電圧が、アレイ・バイアス
発生回路なしに、アレイ・バイアスを提供する。ＶCCの
ワード線高電圧とＶBHに減少した上昇ビット線スイング
の間のオフセット電圧により、ワード線高電圧発生回路
なしで、オフセット・ワード線アーキテクチュアが可能
となる。ＶSSのワード線低電圧とＶBLLに減少した下降
ビット線スイングとの間のオフセット電圧が、通過ゲー
ト用のワード線ブースト電圧を与える。ＶCC及びＶSSで
働くパルス式センス・クロック・ドライバにより、高速
センスが可能となる。ＶCC及びＶ SSを用いて設計された
パルス式センス・クロック・ドライバでは、センスに必
要な電流が、安定したＶCC及びＶSSバス線から直接供給
されるので、センス雑音が最小限になる。ビット線電圧
監視回路が、上昇ビット線及び下降ビット線のビット線
スイングの減少を達成し、ＶEQにバイアスされたセル極
板が、記憶されている「０」及び「１」データに関する
ゲート誘電磁界を減少させる。
較すると、本発明の以下の追加の利点が得られる。セン
ス中の上昇ビット線及び下降ビット線での電圧スイング
の減少により、低雑音で低電力センスが可能となる。上
昇ビット線及び下降ビット線での対称的な電圧スイング
により、低雑音のセンスが可能となる。ＶCCでバイアス
されたアレイが、ＶCCバス線用の大きな減結合コンデン
サとして働く。ＶCCアレイとＶBHに減少した上昇ビット
線スイングの間のオフセット電圧が、アレイ・バイアス
発生回路なしに、アレイ・バイアスを提供する。ＶCCの
ワード線高電圧とＶBHに減少した上昇ビット線スイング
の間のオフセット電圧により、ワード線高電圧発生回路
なしで、オフセット・ワード線アーキテクチュアが可能
となる。ＶSSのワード線低電圧とＶBLLに減少した下降
ビット線スイングとの間のオフセット電圧が、通過ゲー
ト用のワード線ブースト電圧を与える。ＶCC及びＶSSで
働くパルス式センス・クロック・ドライバにより、高速
センスが可能となる。ＶCC及びＶ SSを用いて設計された
パルス式センス・クロック・ドライバでは、センスに必
要な電流が、安定したＶCC及びＶSSバス線から直接供給
されるので、センス雑音が最小限になる。ビット線電圧
監視回路が、上昇ビット線及び下降ビット線のビット線
スイングの減少を達成し、ＶEQにバイアスされたセル極
板が、記憶されている「０」及び「１」データに関する
ゲート誘電磁界を減少させる。
【発明の効果】本発明によれば、パルス・センス・クロ
ックを用いて上昇ビット線電圧のスイングを制限し、低
雑音でセル・アレイのデバイス信頼性を確保しながら、
高速かつ低電力でセンスを行うことが可能となる。
ックを用いて上昇ビット線電圧のスイングを制限し、低
雑音でセル・アレイのデバイス信頼性を確保しながら、
高速かつ低電力でセンスを行うことが可能となる。
【図１】従来型のセンス回路及び関連する波形の概略図
である。
である。
【図２】従来型のセンス回路及び関連する波形の概略図
である。
である。
【図３】パルス式センス技法を用いた、従来技術のセン
ス回路及び関連する波形の概略図である。
ス回路及び関連する波形の概略図である。
【図４】パルス式センス技法を用いた、従来技術のセン
ス回路及び関連する波形の概略図である。
ス回路及び関連する波形の概略図である。
【図５】オフセット・ビット線アーキテクチュアを用い
た、新しいセンス回路及び関連する波形の概略図であ
る。
た、新しいセンス回路及び関連する波形の概略図であ
る。
【図６】オフセット・ビット線アーキテクチュアを用い
た、新しいセンス回路及び関連する波形の概略図であ
る。
た、新しいセンス回路及び関連する波形の概略図であ
る。
１４ ワード線（ＷＬ）ドライバ １６ ＰＭＯＳセル・アレイ １８ ＣＭＯＳ交差結合センス増幅器 ２０ センス・クロック・ドライバ ２２ ビット線監視回路 ２４ 減結合コンデンサ ２６ ＶCCバス線 ２８ ＰＭＯＳトランジスタ ３０ ビット線（ＢＬ） ３２ ビット線（ＢＬ） ３４ 基準ビット線（ＲＢＬ） ３６ 基準ビット線（ＲＢＬ）
フロントページの続き (72)発明者 北村 恒二 滋賀県草津市野路町1915−76 (72)発明者 桐畑 外志昭 千葉県八千代市大和田新田425−２ グラ ンドムール八千代台503号室 (72)発明者 砂永 登志男 滋賀県草津市若草４−８−４
Claims (5)
- 【請求項１】電圧ＶCCを供給する手段と、 上記電圧供給手段ＶCCに接続された第１サイドと、第２
サイドとを有するスイッチング手段と、 第１の上昇方向に第２ハイビット・スイング電圧レベル
まで周期的にスイングする第１電圧レベルの信号を載せ
る、第１ビット線と、 スイッチング手段が活動化されるとき、上記電圧供給手
段からの上記電圧ＶCCに応答する、上記スイッチング手
段の第２サイドに接続されたノードを含む、上記第１ビ
ット線に接続されたセンス増幅回路と、 上記第１ビット線上の上記信号の上昇ビット・スイング
を、所定の期間、上記の第１電圧レベルよりも高く上記
第２電圧レベルよりは低い第３電圧レベルＶBHに制限す
るように、上記のスイッチング手段を選択的に活動化
し、上記電圧供給手段ＶCCを上記センス増幅器ノードに
接続する、上記スイッチング手段に接続された制御手段
と、 を含む、ダイナミック・ランダム・アクセス・メモリ構
造。 - 【請求項２】さらに、第２ビット線と、 １対の第１基準ビット線及び第２基準ビット線とを含
み、 上記センス増幅器回路が、さらに、上記第１ビット線と
第２ビット線に接続された第１、第２、第３、第４のト
ランジスタを含み、上記センス増幅器ノードが上記第１
トランジスタと上記第２トランジスタの間に接続され、 上記スイッチング手段が、２つのスイッチング・トラン
ジスタを上記センス増幅器回路に接続させるセンス・ク
ロック・ドライバ回路を含み、 上記制御手段が、上記センス・クロック・ドライバ回路
と第１基準ビット線及び第２基準ビット線の上記対とに
接続された、ビット線モニター回路を含む、 ことを特徴とする、請求項１に記載のダイナミック・ラ
ンダム・アクセス・メモリ構造。 - 【請求項３】さらに、上記電圧供給電源ＶCCと第２電圧
レベル電源ＶSSの間に接続されたワード線ドライバ回路
と、 電圧ＶEQに接続されたコンデンサと、上記コンデンサ、
第２ビット線、上記ワード線ドライバ回路及び上記第１
電圧レベル電源ＶCCに接続されたトランジスタ・デバイ
スとを含む、セル・アレイとを含む、請求項２のダイナ
ミック・ランダム・アクセス・メモリ構造。 - 【請求項４】上記ビット線電圧スイングが、上記スイッ
チング手段の上記センス・クロックのパルス幅によって
決定される上記の所定の期間の間制限され、 上記スイッチング手段のセンス・クロックの上記パルス
幅が、上記第１基準ビット線及び第２基準ビット線上の
信号によって活動化される、 ことを特徴とする、請求項３のダイナミック・ランダム
・アクセス・メモリ構造。 - 【請求項５】上記第２ビット線が、第２の下降方向に第
２下降電圧レベルまで周期的にスイングする、第１電圧
レベルを載せ、 上記制御手段が、上記第２ビット線上の上記信号の下降
ビット・スイングを、上記第１電圧レベルよりも高く上
記第２低電圧レベルよりも低い、第３電圧レベルＶBLL
に制限する、 ことを特徴とする、請求項２のダイナミック・ランダム
・アクセス・メモリ構造。
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| US07/847,769 US5257232A (en) | 1992-03-05 | 1992-03-05 | Sensing circuit for semiconductor memory with limited bitline voltage swing |
| US847769 | 1992-03-05 |
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| JP2786572B2 JP2786572B2 (ja) | 1998-08-13 |
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Family Applications (1)
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- 1993-02-11 EP EP19930102132 patent/EP0558970A3/en not_active Withdrawn
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