JP2687829B2 - メモリ及びメモリ作成方式 - Google Patents

メモリ及びメモリ作成方式

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JP2687829B2
JP2687829B2 JP4340031A JP34003192A JP2687829B2 JP 2687829 B2 JP2687829 B2 JP 2687829B2 JP 4340031 A JP4340031 A JP 4340031A JP 34003192 A JP34003192 A JP 34003192A JP 2687829 B2 JP2687829 B2 JP 2687829B2
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    • G—PHYSICS
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体分野に関連し、
さらに詳しくは、メモリ及びメモリ作成方式に関するも
のである。
【０００２】
【従来の技術】近年のＣＡＤの進歩はめざましいものが
あり、半導体回路の開発期間が短くなってきている。そ
れを受けて、開発効率の更なる向上が望まれ、仕様変更
へのすばやい対応や、モジュールのジェネレータ化が必
要となってきている。
【０００３】以下図面を用いて、従来のメモリについて
説明する。図４に、従来の代表的なＳＲＡＭの構成を示
す。
【０００４】デコーダ４０１はアドレス入力端子４１９
からアドレスを入力し、プリチャージ信号４２０をプリ
チャージ入力とし、プリチャージ信号４２０がLowの時
には全ワード線４１３をLowにし、プリチャージ信号４
２０がHighになったときに入力されたアドレスをデコー
ドし、対応するワード線４１３をHighにする。ワード線
４１３はワード線遷移検出回路４０２のトランジスタ４
１６のゲートと、メモリセル４０３のトランジスタ４１
５のゲートにつながっている。ワード線遷移検出回路４
０２のトランジスタ４１６のドレインは、ワード線遷移
検出信号線４１２に接続され、そのソースはグランドに
接続されている。
【０００５】メモリセル４０３内のトランジスタ４１５
のドレインは、ビット線４１４に接続され、そのソース
は、データ記憶部４１８に接続される。ワード線遷移検
出信号線プリチャージ回路４０４は、プリチャージ信号
４２０をプリチャージ入力とし、プリチャージ信号４２
０がLowのときワード線遷移検出信号線４１２をプリチ
ャージする。ビット線プリチャージ回路４０５はプリチ
ャージ信号４２０を入力とし、プリチャージ信号４２０
がLowのときビット線４１４をプリチャージする。
【０００６】センスイネーブル発生回路４０６は、ワー
ド線遷移検出信号線４１２を入力とし、ワード線遷移検
出信号がLowとなるとセンスイネーブル信号をセンスイ
ネーブル信号線４２５に出力する。
【０００７】センスアンプ４０７はセンスイネーブル信
号線４２５がHighのときビット線４１４を差動増幅す
る。ライトバッファ４０８とライトイネーブル発生回路
４１０は、ライトイネーブル信号４２１がHighのときデ
ータ入力端子４２４のデータをビット線４１４に出力す
る。アウトバッファ４０９とアウトイネーブル発生回路
４１１は、アウトイネーブル信号４２２がHighのときビ
ット線４１４の値をデータ出力端子４２３に出力する。
【０００８】この回路のデータリード時の動作を図６
（a）のタイミング図を参照しながら説明する。
【０００９】最初プリチャージ信号はLowでワード線遷
移検出信号線４１２とビット線４１４がプリチャージ回
路４０４と４０５の働きによりプリチャージされ、ワー
ド線４１３もデコーダ４０１の働きによりLowにされて
いるとする。
【００１０】プリチャージ信号４２０が時刻Ｔ１でHigh
になるとデコーダ４０１がアドレスのデコードを開始
し、対応するワード線４１３が時刻Ｔ２でHighとなる。
ワード線４１３がHighになるとワード線遷移検出回路４
０２のトランジスタ４１６とメモリセル４０３のトラン
ジスタ４１５がオンとなりワード線遷移検出信号線４１
２のディスチャージが開始し、メモリセルが読み書き可
能な状態になる。
【００１１】データリード時はアウトイネーブル信号４
２２がHighでライトイネーブル信号４２１がLowとなっ
ており、ビット線４１４はメモリセル４０３によってデ
ィスチャージされる。同時にワード線遷移検出信号線４
１２もワード線検出回路４０２によってディスチャージ
されセンスイネーブル発生回路４０６に入力される。
【００１２】時刻Ｔ3にセンスイネーブル発生回路４０
６はセンスイネーブル信号をセンスイネーブル信号線４
２５に出力しセンスアンプ４０７が時刻Ｔ4でイネーブ
ル状態となる。センスアンプ４０７はイネーブル状態に
なるとビット線４１４の状態を増幅して時刻Ｔ5にビッ
ト線４１４の出力が確定されアウトバッファ４０９を通
じてデータ出力端子４２３に出力される。
【００１３】この回路のデータライト時の動作を図６
（ｂ）のタイミング図を参照して説明する。データライ
ト時はライトイネーブル信号４２１がHighでアウトイネ
ーブル信号４２２がLowとなっている。このときの動作
はワード線４１３が時刻Ｔ２でHighになるまではデータ
リード時と同じ動作をする。データライト時はアウトイ
ネーブル信号４２２がLowでライトイネーブル信号４２
１はHighであり、ビット線４１４にはデータ入力端子４
２４からのデータが入力されているためにビット線４１
４のディスチャージはライトバッファ４０８によって行
われ、結果としてメモリセル４０３にデータが書き込ま
れる。
【００１４】このＳＲＡＭは、ワード線遷移検出回路４
０２によってワード線遷移検出信号を作り、その信号を
用いてセンスイネーブル信号を発生させるのでワードサ
イズが変更されると、ビット線４１４と、ワード線遷移
検出信号線４１２の容量が変化することによりタイミン
グのズレを生じる。それを避けるために設計をやり直さ
なければならない。
【００１５】従来のメモリ作成方式を用いて与えられた
ワードサイズをもった図４に示されたようなメモリを作
成する場合を図５を参照して説明する。
【００１６】任意のサイズに対応するためにメモリの構
成要素としてリーフセル作成手順５０１によってリーフ
セルを作成する。１種類ではワードサイズの変化によっ
てセンスイネーブルのタイミングのずれに対応できない
のでセンスイネーブルのタイミングが異なるリーフセル
を数種類用意する。
【００１７】メモリサイズ入力手順５０２において実際
に必要となるメモリのサイズが入力される。
【００１８】リーフセル選択手順５０３においてメモリ
サイズ入力手順によって入力されたサイズに最も適した
リーフセルの種類を選択する。
【００１９】リーフセル修正手順５０４によってワード
サイズによるセンスイネーブル信号のタイミングのずれ
を計算し、それによってリーフセル選択手順５０３によ
って選択されたリーフセルを修正する。
【００２０】リーフセル配置配線手順５０５によって置
換されたリーフセルをメモリとして機能するように並べ
配線しそのレイアウトをレイアウト出力５０６に出力す
る。
【００２１】この作成方式では複数のワードサイズに対
応するためにワードサイズの変化によるセンスイネーブ
ルのタイミングを補正する必要があり、そのために複数
のリーフセルの種類とセンスイネーブルのタイミングを
計算し、リーフセルを修正する手順が必要となる。
【００２２】
【発明が解決しようとする課題】図４に示したＳＲＡＭ
では、センスアンプのイネーブル信号のタイミングが重
要となる。このことを図７のタイミング図を用いて説明
する。
【００２３】図７（ａ）はワード線遷移検出信号がビッ
ト線よりも速く落ちすぎる場合であり、このときセンス
イネーブル信号がビット線が十分に落ちる前に出力さ
れ、ビット線４１４がHighとならなければないときでも
ディスチャージを行うので、結果として正しい出力を得
ることができない。
【００２４】図７（ｂ）はセンスイネーブル信号が遅す
ぎる場合であり、ディスチャージが終了してからセンス
アンプが動作するのでスピードの低下を招きセンスアン
プの効果を半減させる。
【００２５】以上説明したようにワード線遷移検出回路
でワード線の遷移を検出し、それによってセンスイネー
ブルを発生させるメモリを設計する場合、最適のタイミ
ングを計算しなければならない。
【００２６】しかし、この場合設計の仕様変更等でメモ
リのワードサイズが変更となった場合、ビット線の容量
と、ワード線の容量の変化の割合が異なるためにセンス
イネーブルのタイミングがずれるために設計をやり直さ
なければならず手間がかかる。
【００２７】また従来のメモリ作成方式を用いてメモリ
を作成する場合においては、単純にリーフセルを並べ配
線するだけでは従来のメモリの場合について説明したよ
うにワードサイズによってセンスイネーブルのタイミン
グが最適のものからずれてしまう。このことを避けるた
めにはワードサイズに応じた複数の種類のリーフセルを
用意したり、ビット線とワード線遷移検出信号線の容量
を見積なおしてセンスイネーブルのタイミングのズレを
計算しリーフセルを修正しなければならず、データ量の
増大、プログラムの複雑化を招き、ジェネレータ化した
ときのジェネレータの開発効率を下げる。
【００２８】本発明は上記課題を解決するメモリとメモ
リ作成方式を提供することを目的とする。
【００２９】
【課題を解決するための手段】以上の課題を解決するた
めに請求項１に記載のメモリは、アドレスが入力されデ
コードした結果をワード線に出力するデコーダと、前記
ワード線のデコードを受けてビット線へデータの入出力
を開始するメモリセルと、前記ワード線の遷移を検出し
てワード線遷移検出信号線にワード線遷移検出信号を出
力するワード線遷移検出回路と、前記ワード線遷移検出
信号を入力としセンスイネーブル信号を発生するセンス
イネーブル発生回路と、前記センスイネーブル信号をイ
ネーブル入力とし前記ビット線の出力を増幅し出力する
センスアンプとを有するメモリで、前記メモリセルは前
記ワード線をゲート入力としそのドレインを前記ビット
線に接続する第１のトランジスタと、前記第１のトラン
ジスタのソースと接続されたデータ記憶部とを有し、前
記ワード線がデコードされると前記第１のトランジスタ
がオンとなり前記データ記憶部のデータの前記ビット線
への入出力を開始するように構成され、前記ワード線遷
移検出回路は前記ワード線をゲート入力とし、そのドレ
インを前記ワード線遷移検出信号線と接続する前記第１
のトランジスタと同じ大きさの第２のトランジスタと、
前記第２のトランジスタのソースとそのドレインを接続
しそのソースをグランドと接続する前記データ記憶部よ
りもドライブ能力が大きい第３のトランジスタを有し、
前記ワード線遷移検出信号線周辺ののレイアウトを前記
ビット線周辺のレイアウトを同じにする事により前記ビ
ット線と前記ワード線遷移検出信号線の容量を等しく
し、前記第２のトランジスタがオンのときに前記第３の
トランジスタがオンとなるように制御され、前記ワード
線がデコードされると前記第２、第３のトランジスタが
オンし前記ワード線遷移検出信号線のディスチャージを
開始することにより前記ワード線遷移検出信号を出力す
るように構成され、前記デコーダがアドレスをデコード
しその結果を前記ワード線に出力し、前記メモリセル
は、デコードされた結果に応じて前記第１のトランジス
タがオンすることにより前記ビット線へのデータの出力
を開始し、前記ワード遷移検出回路は前記ワード線のデ
コードを検出し前記第２、第３のトランジスタがオンに
なることによって前記ワード線遷移検出信号線のディス
チャージを開始して前記ワード線遷移検出信号を出力
し、前記センスイネーブル発生回路は前記ワード線遷移
検出信号を入力して前記センスイネーブル信号を発生
し、前記センスアンプは前記センスイネーブル信号をイ
ネーブル入力として前記ビット線のデータを増幅し出力
するように構成されることを特徴とするメモリである。
【００３０】また、請求項２記載のメモリ方式は、アド
レスが入力されデコードした結果をワード線に出力する
デコーダと、前記ワード線がデコードされるとビット線
への記憶されたデータの出力を開始するメモリセルと、
前記ワード線がデコードされるとワード線遷移検出信号
線にワード線遷移検出信号を出力するワード線遷移検出
回路と、前記ワード線遷移検出信号を入力してセンスイ
ネーブル信号を発生するセンスイネーブル発生回路と、
前記センスイネーブル信号が入力されると前記ビット線
の出力データを増幅し出力するセンスアンプとを有する
メモリを、前記メモリセルと、前記ワード線遷移検出回
路のレイアウトをリーフセルとして作成しておき、与え
られたメモリサイズに応じて前記リーフセルを並べて作
成するメモリ作成方式であって、前記メモリセルを、前
記ワード線をゲート入力としそのドレインを前記ビット
線に接続する第１のトランジスタと前記第１のトランジ
スタのソースと接続されたデータ記憶部とを有し、前記
ワード線がデコードされると前記第１のトランジスタが
オンとなり前記データ記憶部に記憶されたデータの入出
力を開始するように構成し、前記ワード線遷移検出回路
を、前記ワード線をゲート入力としそのドレインを前記
ワード線遷移検出信号線と接続する前記第２のトランジ
スタと、前記第２のトランジスタがオンになったときに
オンになるように制御され、そのドレインを前記第２の
トランジスタのソースと接続し、そのソースをグランド
と接続する第３のトランジスタを有し、前記ワード線遷
移検出信号線周辺のレイアウトを前記メモリセルの前記
ビット線周辺のレイアウトと同じにすることにより前記
ビット線と前記ワード線遷移検出信号線の要領を等しく
なるようにし、前記第２のトランジスタの大きさを前記
メモリセルの前記第１のトランジスタと同じ大きさに
し、前記第３のトランジスタの大きさを前記メモリセル
の前記データ記憶部よりもドライブ能力が大きくなるよ
うにし、前記ワード線がデコードされると前記第２、第
３のトランジスタがオンとなり前記ワード線遷移検出信
号線のディスチャージを開始するように構成し、与えら
れたワードサイズに応じて前記ワード線遷移検出回路と
前記メモリセルを前記ビット線と前記ワード線遷移検出
信号線の容量の変化の割合が等しくなるように並べて請
求項１記載のメモリを作成するメモリ作成方式である。
【００３１】
【作用】請求項１記載の構成のメモリは、ビット線とワ
ード線遷移検出信号線の容量が同じとなり、ワード線遷
移検出信号線をディスチャージするトランジスタと直列
にデータ記憶部よりもドライブ能力が大きいトランジス
タが入っているのでワード線遷移検出信号線がビット線
より速く落ちることによりセンスイネーブルのタイミン
グを最適なものに設定することができる。ワードサイズ
が変更しても容量の変化の割合が一定になるためにセン
スアンプが働くタイミングを自動的に補正し、仕様変更
への対応が容易となる。
【００３２】請求項２記載の構成のメモリ作成方式は、
請求項１の構成をもつメモリを作り出すので、ワードサ
イズの変化によるセンスイネーブル信号のタイミングの
ずれを自動的に補正するため、リーフセルのデータを余
分に用意する必要がなく、またメモリジェネレータのプ
ログラムもより単純になり、メモリジェネレータのデー
タ量を減らし、開発効率を上げることができる。
【００３３】
【実施例】（実施例１）以下図面を参照しながら、この
発明の第１の実施例のメモリについて説明する。図１は
第１の実施例のメモリの構成を示すブロック図である。
また図２は、本実施例のビット線１１４とワード線遷移
検出信号線１１２の周辺のレイアウト構成図である。
【００３４】デコーダ１０１はアドレス入力端子１２１
からアドレスを入力し、プリチャージ信号１２０をプリ
チャージ入力とし、プリチャージ信号１２０がLowの時
には全ワード線１１３をLowにし、プリチャージ信号１
２０がHighになったときに入力されたアドレスをデコー
ドし、対応するワード線１１３をHighにする。ワード線
１１３はワード線遷移検出回路１０２のトランジスタ１
１６、１１７のゲートと、メモリセル１０３のトランジ
スタ１１５のゲートにつながっている。ワード線遷移検
出回路１０２のトランジスタ１１６は、メモリセル１０
３のトランジスタ１１５と同じ大きさでそのドレインを
ワード線遷移検出信号線１１２に接続し、そのソースを
トランジスタ１１７のドレインに接続されている。ワー
ド線遷移検出回路１０２のトランジスタ１１７は、メモ
リセル１０３内のデータ記憶部１１８よりもドライブ能
力が大きく、そのソースはグランドに接続されている。
【００３５】メモリセル３のトランジスタ１１５のドレ
インは、ビット線１１４に接続され、そのソースは、デ
ータ記憶部１１８に接続される。図２に示したようにワ
ード線遷移検出信号線周辺領域１２８とビット線周辺領
域１２９とは同じレイアウトをしておりビット線１１４
とワード線遷移検出信号線１１２の容量は等しくなって
いる。
【００３６】ワード線遷移検出信号線プリチャージ回路
１０４は、プリチャージ信号１２０をプリチャージ入力
とし、プリチャージ信号１２０がLowのときワード線遷
移検出信号線１１２をプリチャージする。ビット線プリ
チャージ回路１０５はプリチャージ信号１２０をプリチ
ャージ入力とし、プリチャージ信号１２０がLowのとき
ビット線１１４をプリチャージする。
【００３７】センスイネーブル発生回路１０６は、ワー
ド線遷移検出信号１１２を入力とし、ワード線遷移検出
信号１１２がLowとなるとセンスイネーブル信号をセン
スイネーブル信号線１２５に出力する。
【００３８】センスアンプ１０７はセンスイネーブル信
号線１２５がHighのときビット線１１４を差動増幅す
る。アウトバッファ１０９とアウトイネーブル発生回路
１１１は、アウトイネーブル信号１２２がHighのときビ
ット線１１４の値をデータ出力端子１２３に出力する。
ライトバッファ１０８とライトイネーブル発生回路１１
０は、ライトイネーブル信号１２１がHighのときデータ
入力端子１２４のデータををビット線１１４に出力す
る。
【００３９】このメモリの動作は従来例の動作と基本的
に同じである。従来例のメモリと異なりこの回路はメモ
リセル１０３のビット線１１４とワード線遷移検出回路
１０２のワード線遷移検出信号線が図２に示されたよう
に同じレイアウトをしているのでその容量が等しくな
る。またディスチャージ時の電流はトランジスタ１１
５、１１６は同じでトランジスタ１７がメモリセル３内
のグランドとトランジスタ１１５のソースを接続するト
ランジスタより大きいのでワード線遷移検出信号線１１
２の方が速く電圧が落ちる。従って従来のメモリと同じ
動作をすることができる。
【００４０】仕様変更などでワード線１１３の個数が変
化する場合は、ビット線１１４の容量が変化するが、ワ
ード線遷移検出信号線１１２の容量も同じ割合だけ変化
するためにセンスイネーブルのタイミングが自動的に補
正される。従来例では図４で示したタイミング図のよう
な動作をしていたものが、図３で示したタイミング図の
動作となり正常に動くようになる。
【００４１】従って、従来の様な仕様変更時のワードサ
イズの変更による設計のやり直しが必要でなくなり、設
計の手間を削減することができる。
【００４２】（実施例２）第２の実施例であるメモリ作
成方式によって図１で示されるメモリを作成した場合に
ついて図３を参照して説明する。
【００４３】このメモリの動作は実施例１で示さてい
る。リーフセル作成手順３０１によってメモリセルとワ
ード線遷移検出回路のレイアウトを作成する。
【００４４】このリーフセルのメモリセルは図１で示さ
れたメモリセルと同じ構成をし、またワード線遷移検出
回路は図１で示されたワード線遷移検出回路と同じ構成
をしている。そのレイアウトは図２で示されるようにビ
ット線とワード線遷移検出信号線のレイアウトを同じに
する。従ってメモリセルのビット線とワード線遷移検出
信号線のレイアウトは同じでその容量も等しくなってい
る。
【００４５】以上の条件を満たすリーフセルを一種類だ
け作成する。メモリサイズ入力手順３０２によってメモ
リサイズを決定する。
【００４６】リーフセル配置配線手順３０３によってメ
モリセルのビット線とワード線遷移検出回路のワード線
遷移検出信号線の容量の変化の割合が同じになるように
図１で示されたように並べ配線しそのレイアウトをレイ
アウト出力手順３０４に出力する。
【００４７】従来例と異なりこのメモリ作成方式で作成
されたメモリは自動的にセンスイネーブルのタイミング
を補正するので用意するリーフセルは１種類で良く、ま
たタイミングのずれを計算しレイアウトを修正する必要
がない。
【００４８】よってこのメモリ作成方式を用いるとデー
タ数が削減されまた手順も単純になるためにジェネレー
タ化する場合の開発効率が向上する。
【００４９】
【発明の効果】以上説明したように本発明のメモリを用
いれば、センスイネーブルのタイミングを自動的に補正
するために、ワードサイズの変更時の設計を容易にする
ことができる。
【００５０】本発明のメモリ作成方式を用いれば、異な
ったワードサイズのメモリを作成する場合において、入
力するリーフセルのデータ数を削減し、ジェネレータの
プログラムの開発効率を上げることができ、その実用的
効果は大きい。
【図面の簡単な説明】
【図１】本発明の第１の実施例のメモリの構成を示すブ
ロック図
【図２】同実施例メモリの部分レイアウトの詳細図
【図３】本発明の第２の実施例であるメモリ作成方式の
フローチャート図
【図４】従来例のメモリの構成を示すブロック図
【図５】従来例のメモリ作成方式のフローチャート図
【図６】従来例のメモリの動作タイミングを示すタイミ
ング図
【図７】従来例のメモリの課題を説明するためのタイミ
ング図
【符号の説明】
１０１ デコーダ １０２ ワード線遷移検出回路 １０３ メモリセル １０４ ワード線遷移検出信号線プリチャージ回路 １０５ ビット線プリチャージ回路 １０６ センスイネーブル発生回路 １０７ センスアンプ １０８ ライトバッファ １０９ アウトバッファ １１０ ライトイネーブル発生回路 １１１ アウトイネーブル発生回路 １１２ ワード線遷移検出信号線 １１３ ワード線 １１４ ビット線 １１５ トランジスタ １１６ トランジスタ １１７ トランジスタ １１８ データ記憶部 １１９ アドレス入力端子 １２０ プリチャージ信号入力端子 １２１ ライトイネーブル入力端子 １２２ アウトイネーブル入力端子 １２３ データ出力端子 １２４ データ入力端子 １２５ センスイネーブル信号線 １２６ ＶＤＤ １２７ ＶＳＳ １２８ ワード線遷移検出信号線周辺領域 １２９ ビット線周辺領域 ３０１ リーフセル作成手順 ３０２ メモリサイズ入力手順 ３０３ リーフセル配置配線手順 ３０４ レイアウト出力

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】アドレスが入力されデコードした結果をワ
    ード線に出力するデコーダと、前記ワード線のデコード
    を受けてビット線へデータの入出力を開始するメモリセ
    ルと、前記ワード線の遷移を検出してワード線遷移検出
    信号線にワード線遷移検出信号を出力するワード線遷移
    検出回路と、前記ワード線遷移検出信号を入力としセン
    スイネーブル信号を発生するセンスイネーブル発生回路
    と、前記センスイネーブル信号をイネーブル入力とし前
    記ビット線の出力を増幅し出力するセンスアンプとを有
    するメモリで、前記メモリセルは前記ワード線をゲート
    入力としそのドレインを前記ビット線に接続する第１の
    トランジスタと、前記第１のトランジスタのソースと接
    続されたデータ記憶部とを有し、前記ワード線がデコー
    ドされると前記第１のトランジスタがオンとなり前記デ
    ータ記憶部のデータの前記ビット線への入出力を開始す
    るように構成され、前記ワード線遷移検出回路は前記ワ
    ード線をゲート入力とし、そのドレインを前記ワード線
    遷移検出信号線と接続する前記第１のトランジスタと同
    じ大きさの第２のトランジスタと、前記第２のトランジ
    スタのソースとそのドレインを接続しそのソースをグラ
    ンドと接続する前記データ記憶部よりもドライブ能力が
    大きい第３のトランジスタを有し、前記ワード線遷移検
    出信号線周辺のレイアウトを前記ビット線周辺のレイア
    ウトを同じにする事により前記ビット線と前記ワード線
    遷移検出信号線の容量を等しくし、前記第２のトランジ
    スタがオンのときに前記第３のトランジスタがオンとな
    るように制御され、前記ワード線がデコードされると前
    記第２、第３のトランジスタがオンし前記ワード線遷移
    検出信号線のディスチャージを開始することにより前記
    ワード線遷移検出信号を出力するように構成され、前記
    デコーダがアドレスをデコードしその結果を前記ワード
    線に出力し、前記メモリセルは、デコードされた結果に
    応じて前記第１のトランジスタがオンすることにより前
    記ビット線へのデータの出力を開始し、前記ワード遷移
    検出回路は前記ワード線のデコードを検出し前記第２、
    第３のトランジスタがオンになることによって前記ワー
    ド線遷移検出信号線のディスチャージを開始して前記ワ
    ード線遷移検出信号を出力し、前記センスイネーブル発
    生回路は前記ワード線遷移検出信号を入力して前記セン
    スイネーブル信号を発生し、前記センスアンプは前記セ
    ンスイネーブル信号をイネーブル入力として前記ビット
    線のデータを増幅し出力するように構成されることを特
    徴とするメモリ。
  2. 【請求項２】アドレスが入力されデコードした結果をワ
    ード線に出力するデコーダと、前記ワード線がデコード
    されるとビット線への記憶されたデータの出力を開始す
    るメモリセルと、前記ワード線がデコードされるとワー
    ド線遷移検出信号線にワード線遷移検出信号を出力する
    ワード線遷移検出回路と、前記ワード線遷移検出信号を
    入力してセンスイネーブル信号を発生するセンスイネー
    ブル発生回路と、前記センスイネーブル信号が入力され
    ると前記ビット線の出力データを増幅し出力するセンス
    アンプとを有するメモリを、前記メモリセルと、前記ワ
    ード線遷移検出回路のレイアウトをリーフセルとして作
    成しておき、与えられたメモリサイズに応じて前記リー
    フセルを並べて作成するメモリ作成方式であって、前記
    メモリセルを、前記ワード線をゲート入力としそのドレ
    インを前記ビット線に接続する第１のトランジスタと前
    記第１のトランジスタのソースと接続されたデータ記憶
    部とを有し、前記ワード線がデコードされると前記第１
    のトランジスタがオンとなり前記データ記憶部に記憶さ
    れたデータの入出力を開始するように構成し、前記ワー
    ド線遷移検出回路を、前記ワード線をゲート入力としそ
    のドレインを前記ワード線遷移検出信号線と接続する前
    記第２のトランジスタと、前記第２のトランジスタがオ
    ンになったときにオンになるように制御され、そのドレ
    インを前記第２のトランジスタのソースと接続し、その
    ソースをグランドと接続する第３のトランジスタを有
    し、前記ワード線遷移検出信号線周辺のレイアウトを前
    記メモリセルの前記ビット線周辺のレイアウトと同じに
    することにより前記ビット線と前記ワード線遷移検出信
    号線の要領を等しくなるようにし、前記第２のトランジ
    スタの大きさを前記メモリセルの前記第１のトランジス
    タと同じ大きさにし、前記第３のトランジスタの大きさ
    を前記メモリセルの前記データ記憶部よりもドライブ能
    力が大きくなるようにし、前記ワード線がデコードされ
    ると前記第２、第３のトランジスタがオンとなり前記ワ
    ード線遷移検出信号線のディスチャージを開始するよう
    に構成し、与えられたワードサイズに応じて前記ワード
    線遷移検出回路と前記メモリセルを前記ビット線と前記
    ワード線遷移検出信号線の容量の変化の割合が等しくな
    るように並べて請求項１記載のメモリを作成するメモリ
    作成方式。
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