DE19845124C2 - Layout für einen Halbleiterspeicher - Google Patents

Layout für einen Halbleiterspeicher

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Description

Die Erfindung betrifft ein Layout für einen Halbleiterspei­ cher mit einer Vielzahl von Speicherzellen.
Künftige mikroelektronische Schaltungen werden komplizierte Speicherarchitekturen mit Transistorenzahlen im Bereich von 1012 bis 1015 realisieren. Eine aus ökonomischen Gründen ele­ mentare Randbedingung kommt hier ohne Zweifel einem mög­ lichst geringen Flächenaufwand jeder der Speicherzellen sowie einem möglichst flächengünstigen Layout der Speicherzellen auf dem Halbleiterchip zu. Die Größe einer einzelnen Spei­ cherzelle, die Gesamtzahl der Speicherzellen sowie deren Ver­ drahtungsaufwand bestimmt im wesentlichen die Gesamtfläche des Halbleiterspeichers.
Insbesondere bei der Verdrahtung müssen hier vorgegebene "De­ signrules", d. h. definierte, fest vorgegebene Anweisungen, mit welchen Minimalabständen die einzelnen Leiterbahnen sowie de­ ren Kontakte zueinander angeordnet sind, beachtet werden. Insbesondere die Größe einzelner Kontakte spielt hierbei eine elementare Rolle, da deren laterale Abmessungen im Vergleich zu den entsprechenden Leiterbahnen verhältnismäßig groß aus­ gebildet sind.
Der Erfindung liegt daher die Aufgabe zugrunde, ein flächen­ sparendes Layout für einen Halbleiterspeicher anzugeben.
Erfindungsgemäß wird diese Aufgabe durch ein Layout für einen Halbleiterspeicher mit den Merkmalen des Patentanspruchs 1 gelöst.
Das erfindungsgemäße Layout berücksichtigt die durch den Her­ stellungsprozeß bzw. die durch die Technologie vorgegebenen "Designrules" und versucht eine Flächenoptimierung des Lay­ outs des Halbleiterspeichers zu erzielen. Der besondere Vor­ teil der Erfindung liegt darin, daß pro Speicherzelle effek­ tiv lediglich ein Kontaktanschluß benötigt wird. Auf diese Weise kann die benötigte Fläche für den Halbleiterspeicher signifikant verringert werden. Durch die Verringerung der An­ zahl der Kontaktanschlüsse lassen sich ebenfalls die Leck­ ströme reduzieren.
Besonders vorteilhaft ist die Erfindung bei Halbleiterspei­ chern mit sogenannten Dual-Port-Speicherzellen. In diesem Fall können die beiden Bitleitungsdekoder jeweils an gegenüberlie­ genden Seiten des Zellenfeldes des Halbleiterspeichers ange­ ordnet werden. Die unterschiedlichen Bitleitungen führen dann die jeweiligen Datensignale in entgegengesetzte Richtungen. Durch diese sehr vorteilhafte Anordnung der Bitleitungsdeko­ der läßt sich das Signal-Rausch-Verhältnis signifikant ver­ ringern.
Die weiteren Unteransprüche sind auf bevorzugte Ausgestaltun­ gen und Weiterbildungen der Erfindung gerichtet.
Die Erfindung wird nachfolgend anhand der in den Figuren der Zeichnung angegebenen Ausführungsbeispiele näher erläutert. Es zeigen dabei:
Fig. 1 ein Ersatzschaltbild eines Halbleiterspeichers, bei dem ausschnittsweise zwei benachbarte Speicherzellen dargestellt sind;
Fig. 2 einen Ausschnitt aus dem Layout eines Halbleiterspei­ chers mit einer Vielzahl von gemäß Fig. 1 ausgebil­ deten Speicherzellen.
In den Figuren der Zeichnung sind gleiche oder funktionsglei­ che Elemente, sofern dies nicht anders angegeben ist, mit gleichen Bezugszeichen versehen.
Fig. 1 zeigt ein Ersatzschaltbild eines Halbleiterspeichers, bei dem ausschnittsweise zwei benachbarte Speicherzellen SZ1, SZ2 dargestellt sind. Jede der Speicherzellen SZ1, SZ2 weist ein kapazitives Element, das hier als Speichertransistor ST1, ST2 ausgebildet ist, auf. Es wäre selbstverständlich auch denkbar, das kapazitive Element als Speicherkondensator aus­ zubilden. Darüber hinaus weist jede Speicherzelle SZ1, SZ2 je­ weils zwei Auswahltransistoren AT1 bis AT4 auf. Die Last­ strecken der Auswahltransistoren AT1 bis AT4 und der Spei­ chertransistor ST1, ST2 jeder Speicherzelle SZ1, SZ2 sind in Reihe geschaltet und bilden einen Ausgangspfad A1, A2. Dabei ist jeweils ein Speichertransistor ST1, ST2 zwischen den ent­ sprechenden Auswahltransistoren AT1 bis AT4 jeweils einer Speicherzelle SZ1, SZ2 angeordnet. Die Ausgangspfade A1, A2 jeweils einer Speicherzelle SZ1, SZ2 sind zwischen jeweils zwei Bitleitungen BL1, BL2 angeordnet.
Die Speicherzellen SZ1, SZ2 sind zwischen den Bitleitungen BL1, BL2 in der Weise angeordnet, daß jeweils benachbarte Speicherzellen SZ1, SZ2 zueinander spiegelbildlich ausgebil­ det sind. Dabei teilen sich jeweils benachbarte Speicherzel­ len SZ1, SZ2 jeweils eine Bitleitung BL1. Darüber hinaus sind benachbarte Speicherzellen an der gemeinsamen Bitleitung BL1 über denselben Kontaktanschluß K1 angeschlossen.
Die Steueranschlüsse der Auswahltransistoren AT1 bis AT4 und Speichertransistoren ST1, ST2 sind mit Steuerleitungen N1 bis N6 verbunden. Bei den Auswahltransistoren AT1 bis AT4 werden diese Steuerleitungen N1, N3, N4, N6 auch als Wortleitungen bezeichnet. Über diese Wortleitungen ist den Steueranschlüs­ sen der Auswahltransistoren AT1 bis AT4 ein Auswahlsignal zu­ führbar. Die Steuerleitungen N2, N5 der Speichertransistoren ST1, ST2 sind typischerweise mit einem Versorgungspotential, beispielsweise dem positiven Versorgungspotential VDD, beauf­ schlagt.
Im vorliegenden Ausführungsbeispiel sind die Speicherzellen SZ1, SZ2 als sogenannte Dual-Port-Speicherzellen ausgebil­ det. Als Dual-Port-Speicherzellen werden alle Speicherzel­ len bezeichnet, die genau zwei Datenleitungen aufweisen. Sta­ tische Dual-Port-Speicherzellen (Dual-Port-SRAM) enthalten typischerweise insgesamt acht Transistoren, davon jeweils vier Auswahltransistoren (Transfer Gates) und vier Speicher­ transistoren (Inverter). Dynamische Dual-Port-Speicherzellen (Dual-Port-DRAM) sind bislang nicht bekannt. Durch die Schal­ tungsanordnung gemäß Fig. 1 lassen sich auf sehr einfache Weise Dual-Port-DRAM-Speicherzellen bereitstellen, die über­ dies den Vorteil aufweisen, daß jeweils beide Anschlüsse des Speichertransistors ST1, ST2 ein definiertes Potential auf­ weisen.
Bei einem Halbleiterspeicher mit Dual-Port-Speicherzellen sind die Bitleitungen BL1, BL2 typischerweise mit zwei nach­ geschalteten Datenverarbeitungseinheiten verbunden. Diese Da­ tenverarbeitungseinheiten können beispielsweise als Mikrocom­ puter, Prozessor, Logikschaltung, Bus, etc. ausgebildet sein. Typischerweise, jedoch nicht notwendigerweise, werden die Da­ tenverarbeitungseinheiten mit unterschiedlichen Taktfrequen­ zen betrieben. Über die Bitleitungen BL1, BL2 lassen sich bi­ direktional Daten aus den Speicherzellen des Halbleiterspei­ chers einlesen und auslesen.
Es wäre selbstverständlich auch denkbar, daß Speicherzellen SZ1, SZ2 als sogenannte Single-Port-Speicherzellen ausgebil­ det sind. Als Single-Port-Speicherzellen werden alle Spei­ cherzellen bezeichnet, die genau eine Datenleitung aufweisen. In diesem Fall kann die jeweils andere Ausgangsleitung vor­ teilhafterweise mit einer sogenannten Voraufladeschaltung (Refresh-Schaltung) verbunden sein. Diese Voraufladeschaltung kann dann in regelmäßigen Abständen die in den Speicherzellen SZ1, SZ2 gespeicherte Ladung wiederaufladen. Dabei wird das entsprechende kapazitive Element ST1, ST2 der entsprechenden Speicherzelle SZ1, SZ2 mit einem Ladepotential beaufschlagt.
Fig. 2 zeigt einen Ausschnitt aus dem Layout eines Halblei­ terspeichers mit einer Vielzahl von gemäß Fig. 1 ausgebilde­ ten Speicherzellen. Die Elemente der in Fig. 1 gezeigten Schaltungsanordnung sind in Fig. 2 nur zum Teil dargestellt.
Fig. 2 zeigt die Leitungspfade für die Bitleitungen BL1, BL2, die parallel zueinander angeordnet sind. Benachbarte Bitleitungen BL1, BL2 weisen einen ersten Mindestabstand D1 zueinander auf. Fig. 2 zeigt außerdem die Leitungspfade für die Steuerleitungen N1 bis N6, die ebenfalls nebeneinander angeordnet sind. Die Steuerleitungen N1 bis N6 jeweils einer Speicherzelle weisen dabei einen zweiten Abstand D2 zueinan­ der auf. In dem Layout des Halbleiterspeichers in Fig. 2 sind die Steuerleitungen N1 bis N6 orthogonal zu den Bitlei­ tungen BL1, BL2 angeordnet. Typischerweise werden die Bitlei­ tungen durch eine metallische Leiterbahn realisiert, während die Steuerleitungen üblicherweise durch eine Polysiliziumlei­ terbahn ausgebildet werden. Die Ausgangspfade A1, A2 einer Speicherzelle SZ1, SZ2 sind L-förmig angeordnet.
In Fig. 2 sind ferner Kontaktanschlüsse K1, K2 dargestellt, über die benachbarte Speicherzellen SZ1, SZ2 an die gemeinsa­ men Bitleitungen BL1, BL2 angeschlossen sind. Diese Kon­ taktanschlüsse K1, K2 sind typischerweise breiter als die je­ weiligen Bitleitungen BL1, BL2. Die Steuerleitungen N1 bis N6 sowie die Bitleitungen BL1, BL2 weisen einen dritten Min­ destabstand D3 zu den Kontaktanschlüssen auf.
Die oben genannten Mindestabstände werden typischerweise durch die entsprechenden "Design-Rules" vorgegeben. Dabei spielen insbesondere die Dicke der Leiterbahnen sowie deren Material eine Rolle.
Bezugszeichenliste
A1, A2 Ausgangspfade
AT1 bis AT4 Auswahltransistoren
BL1, BL2 Ausgangsleitungen, Bitleitungen
D1, D2, D3 Minimalabstände
K1, K2 Kontaktanschlüsse
N1 bis N6 Steuerleitungen
ST1, ST2 Speichertransistor, kapazitives Element
SZ1, SZ2 Speicherzellen

Claims (11)

1. Layout für einen Halbleiterspeicher mit einer Vielzahl von Speicherzellen (SZ1, SZ2),
  • - mit mindestens einem Auswahltransistor (AT1, AT2) und mit mindestens einem kapazitiven Element (ST) in jeder der Speicherzellen (SZ1, SZ2),
  • - deren Laststrecken in Reihe geschaltet sind,
  • - wobei die Reihenschaltung der Laststrecken einen Ausgangs­ pfad einer Speicherzelle (SZ1, SZ2) definiert, der über zwei Kontaktanschlüsse (K1, K2) an zwei Ausgangsleitungen (BL1, BL2) angeschlossen ist,
dadurch gekennzeichnet, dass die Aus­ gangspfade (A1, A2) von jeweils benachbarten Speicherzellen mit einer gemeinsamen Ausgangsleitung (BL1, BL2) verbunden sind.
2. Layout nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgangspfade (A1, A2) von benachbarten Speicherzellen (SZ1, SZ2) einen ge­ meinsamen Kontaktanschluß (K1, K2) zu der gemeinsamen Aus­ gangsleitung (BL1, BL2) aufweisen.
3. Layout nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß genau zwei Auswahl­ transistoren (AT1, AT2) für jede Speicherzelle (SZ1, SZ2) vorgesehen sind und die Ausgangsleitungen (BL1, BL2) als Da­ tenleitungen ausgebildet sind.
4. Layout nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß genau ein Auswahl­ transistor (AT1, AT2) für jede Speicherzelle (SZ1, SZ2) vor­ gesehen ist und jeweils eine der Ausgangsleitungen (BL1, BL2) als Datenleitung, und die jeweils andere Ausgangsleitung (BL1, BL2) als Versorgungsleitung für ein Versorgungspoten­ tial ausgebildet ist.
5. Layout nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Leiterbahnen für die Ausgangsleitungen (BL1, BL2) parallel zueinander angeord­ net sind und einen ersten Minimalabstand (D1) zueinander auf­ weisen.
6. Layout nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Leiterbahnen der Steuerleitungen (N1 bis N6) parallel zueinander angeordnet sind und einen zweiten Minimalabstand (D2) zueinander aufwei­ sen.
7. Layout nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Leiterbahnen der Steuerleitungen (N1 bis N6) und/oder die Leiterbahnen der Ausgangsleitungen (BL1, BL2) zu den Kontaktanschlüssen (K1, K2) einen dritten Minimalabstand (D3) aufweisen.
8. Layout nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Leiterbahnen der Steuerleitungen (N1 bis N6) in der lateralen Projektion im wesentlichen orthogonal zu den Leiterbahnen der Ausgangs­ leitungen (BL1, BL2) angeordnet sind.
9. Layout nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der Ausgangspfad (A1, A2) einer Speicherzelle (SZ1, SZ2) in der lateralen Pro­ jektion L-förmig ausgebildet ist.
10. Layout nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das kapazitive Ele­ ment (KE) als Speichertransistor (ST1, ST2) oder als Spei­ cherkondensator ausgebildet ist.
11. Layout nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß mindestens einer der Auswahltransistoren (AT1 bis AT4) einer Speicherzelle (SZ1, SZ2) mit einer Ladeeinrichtung verbunden ist, über die das kapazitive Element (ST1, ST2) der jeweiligen Speicher­ zelle (SZ1, SZ2) mit einem Ladepotential beaufschlagbar ist.
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