JPS5819144B2 - 読み出し専用記憶装置 - Google Patents

読み出し専用記憶装置

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JPS5819144B2
JPS5819144B2 JP52144871A JP14487177A JPS5819144B2 JP S5819144 B2 JPS5819144 B2 JP S5819144B2 JP 52144871 A JP52144871 A JP 52144871A JP 14487177 A JP14487177 A JP 14487177A JP S5819144 B2 JPS5819144 B2 JP S5819144B2
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Description

【発明の詳細な説明】 本発明は記憶セルにＭＯＳトランジスタを用いた読み出
し専用記憶装置に関するものである。
従来から用いられているＭＯＳ型読み出し専用記憶装置
（以下ＲＯＭと称す）の回路を第１図に示す。
図において１，１．・・・は記憶セルのゲート線２．２
．・・・はＲＯＭ出力線、３，３．・・・は接地線、４
．４．・・・は記憶セルを構成するＭＯＳトランジスタ
である。
実際あ回路ではこれら各線笈びセルは更に多数設けられ
る。
この構成の特徴は、ゲート線２本につき１本の接地線を
共用している点で。
極力接地線の本数を減らすようにしている。
第３図は第１図の回路を、シリコンゲート型ＭＯ８ＩＣ
（集積回路）で構成したもので、第３図ａはＩＣパター
ン平面図、同図すは同図ａのＢ −Ｂ線に沿う断面図、
同図Ｃは同図ａのＣ−Ｃ線に沿う断面図、同図ｄは同図
ａのＤ−Ｄ線に沿う断面図である。
なお第３図ａは第１図のトランジスタ４１．〜４３３の
部分に対応する。
即ちＰ型シリコ。ン基板５上では、横方向に２本の多結
晶シリコン（以下ポリシリコンという）１につき１本の
接地用Ｎ十拡散線３が走り、縦方向にメタル（金属）出
力線２を走らせ、これとＮ十拡散層６とのコンタクト７
をとってＭＯＳ）ランジスタ４□１〜４３３（ハツチン
グ部）を構成している。
この場合接地用Ｎ十拡散線３がソース、Ｎ 拡散層６が
ドレインとなる。
なお第３図において３１はトランジスタのゲート絶縁膜
、８２はフィールド絶縁膜である。
上記第３図の構成の欠点は、一点鎖線で示す１ビット当
りの面積Ｓが犬となることである。
即ち層間を接続するコンタクト部７はＩＣ製造技術上の
問題で面積に余裕を見込まなければならないため、この
コンタクト部の扱い力次第で集積度が左右されることは
よく知られているが、第３図ａの構成では、コンタクト
７が横方向に連続的に配置される構成であるため、横方
向に面積を有する。
また１つのコンタクトのまわりには２個のトランジスタ
しか形成できないことで、コンタクトの利用率が悪い。
このような理由で１例えば１ビット当りの面積Ｓ＝７Ｘ
ｍ＝２０Ｘ１７＝３４０μｎ２と犬になるもめである。
第２図ａは同一出願人から提案されたＲＯＭで、接地線
と出力線とを兼用させ、成る１本の出力線の読み出しを
咎なう際に、切換回路１１で隣りの出力線□を接地して
、記憶セル（トランジスタ）の有無により得られるデー
タを読み出すものである。
第２図すは同図ａを詳細化した図、第４図ａは第２図の
回路をシリコンケート型ＭＯ８ＩＣで実現したパターン
平面図、第４図すは同図ａのＢ−Ｂ線に沿う断面図、同
図Ｃは同図ａのＣ−Ｃ線に沿う断面図である。
なお第２図、第４図においては。第１図、第３図のもの
と回路構成自体は異なるが構成素子は相対応したものを
用いているので、対応するものには同一符号を用いて説
明を省略し。
異なる点を説明する。
第２図すでは、４本の出力線を１ブロツクとして、各ブ
ロックからＲＯＭ出力を得るものの例で、トランジスタ
１２ａが介挿される出力線が選択された時には、同時に
となりの出力線に介挿されたトランジスタ１２ｅを駆動
してその出力線を接地線として使用する。
またトランジスタ１２ｄが介挿された出力線が選択され
た時には、となりのブロックの第１番目の出力線をトラ
ンジスタ１２ｈを駆動することにより、該出力線を接地
線として使用する。
この場合、順送りでとなりの出力線２を接地線として用
いたが。
隣接する２本の出力線をペアとして、一方が選択された
際には他方を接地線とする構成としてもよい。
このように各ブロックで選択される出力線数はそれぞれ
１本であることを利用し、空いている他の線を接地線と
して用いたものである。
しかし上記第２図の回路を具体化した第４図の構成では
、横方向にポリシリコンよりなるゲート線１を走らせ、
縦方向に出力線としてのＮ＋拡散層２を走らせ、その間
にＭＯＳトランジスタを構成しているため、ゲート線１
と出力線２とが交差する。
このためゲート線１がＮ十拡散層２のマスクとなってし
まい、ゲート線（ポリシリコン）をマスクとしてトラン
ジスタを形成するＮ十拡散と出力線（Ｎ十拡散層）を得
るためのＮ＋拡散工程を同時に行なえず、出力線形成の
ためとトランジスタ形成のためのＮ十拡散を２度に分け
て行なわなければならないという問題がある。
本発明は上記事情に鑑みてなされたもので、半導体基体
の主面に設ける複数列の拡散層の配置を、隣接列間で略
半ピツチずらせた構成とし、上記各拡散層をソースまた
ドレインとして斜め方向にＭＯＳトランジスタを形成す
ることにより、前記ＩＣ面積の問題、ＩＣ製造上の問題
を改善し得る読み出し専用記憶装置を提供しようとする
ものである。
以下図面を参照して本発明の一実施例を説明する。
第５図ａは本発明をシリコンゲート型ＭＯ８ＩＣで実現
した場合のＩＣパターン平面図、同図すは同図ａのＢ−
Ｂ線に沿う断面図、同図Ｃは同図ａのＣ−Ｃ線に沿う断
面図である。
なお本実施例の特徴はＩＣパターン構成図にあり１回路
結線図は第２図のものに対応している。
第５図において２１はＰ型半導体基体で、この基体２１
の上面部には、横方向にＮ十型拡散層２２１１，２２１
□。
２２１３・・・が間隔的に形成され、その隣りにＮ＋拡
散層２２２０，２２２□、・・・が横方向に略半ピツチ
ずれて形成され、その隣りにＮ＋拡散層２２３□。
２２３２．２２３３．・・・が拡散層２２２１，２２□
２．・・・と横方向に略半ピツチずれて形成されている
。
また横方向に並ぶＮ＋拡散層の各隣接相互間の基板２１
上には、薄い酸化膜（ゲート酸化膜）２３□を介してポ
リシリコンよりなるゲート線２４１，２４２・・・が形
成されている。
即ち１例えばゲート線２４□は拡散層２２．１，２２，
２，２２１３・・・と拡散層２２□１，２２□２，２２
□３．・・・との間に、ゲート線２４３は拡散層２２□
１，２２２□、・・・と拡散層２２３１゜２２３２．２
２３３．・・・との間にというように配置されている。
また基板の酸化膜２３□上の所定箇所には、縦方向に金
属よりなる出力線２５１，２５□。
・・・が設けられ１例えば出力線２５１は拡散層２２１
１゜２２３７．出力線２５□は拡散層２２□１．出力線
２５５゜は拡散層２２，３，２２３３というように、直
下の拡散層と接続されている。
２６，２６．・・・はこの接続に供される配線コンタク
ト部を示す。
この第５図の構成の特徴は、１つの拡散層の四隅に斜め
方向に四つのＭＯＳトランジスタが形成されることであ
る。
図におＧ、）て４１１〜４□４はポリシリコン層下に形
成されるＭＯＳトランジスタを示している。
なお第５図はセルアレイの一部を示したものであるから
、実際には更に多くのＭＯＳトランジスタが縦方向、横
方向に形成されるものであり、また第２図及び第５図に
赴ける各トランジスタは、全部形成されるとは限らず、
例えば１″が書込まれる部分にのみトランジスタが形成
されることは明らかである。
この場合゛０”が書込まれる部分のトランジスタは動作
させないように□するため、例えば本装置を製造する際
の写真蝕刻用のマスクにより Ｔ？ Ｑ ｔ＋ 書込み
部のトランジスタはそのゲート酸化膜を厚くして、トラ
ンジスタとして動作しないようにする等の考慮はなされ
るものとする。
上記第５図に示されるＲＯＭの構成の特徴は、一点鎖線
で示す１ビット当りの面積Ｓが１例えばＳ＝ＡＸｍ＝１
４Ｘ２０＝２８０μｍ２と小さくなることである。
これはｌＭＯＳトランジスタのソース或いはドレイン領
域を形成するＮ＋拡散層は各列の隣接相互間で配置ピッ
チが半ピツチずつずれた構成となっており、また１つの
Ｎ＋拡散層についてそのまわりに４個のトランジスタが
形成できる構成であるから面積の利用効率がかなり良く
なるためである。
また上記Ｎ＋拡散層とポリシリコンよりなるゲート線と
が平面的に重ならない構成であるためＮ＋拡散工程が同
時に行なえるものである。
第６図は第５図ａのパターン構成を更に発展させたもの
で、第６図ａはＩＣパターン平面図、同図すは同図ａの
Ｂ−Ｂ線に沿う断面図、同図Ｃは同図ａのＣ−Ｃ線に沿
う断面図、同図ｄは同図ａのＤ−Ｄ線に沿う断面図であ
る。
即ち本実施例は第５図ａの各Ｎ＋拡散層の四隅の角をと
って各Ｎ＋拡散層相互間を近づけ、その各列間に設けら
れるポリシリコン配線は蛇行させた如き構成として、斜
め方向に形成されるＭＯＳトランジスタのゲート線とし
たものでやる。
これにより形成されるトランジスタの符号は第２図及び
第５図のものと対応させである。
その他の構成についても第５図のものと対応するので、
対応箇所には同一符号を付して説明を省略する。
第６図の如き構成とすると、第５図の場合と対応する作
用効果が得られるが、第５図の場合よりも面積利用率が
向上するため、１ビット当りの面積Ｓは１例えばＳ＝Ａ
Ｘｍ＝１４Ｘ１８＝２５２μｍ２と小さくなり、集積度
が向上するものである。
なお本発明は上記実施例のみに限定されるものではな（
、例えばＰ型基体をＮ型基体としたものに適用してもよ
い。
またゲート線と出力線の材質を実施例以外のものにして
もよい。
なおこの場合面積利用率についての利点は何ら損なわれ
ることはない。
以上説明した如く本発明によれば、一つの拡散層及びコ
ンタクトの四−に四つのトランジスタが形成でき、かつ
拡散層を除いて二層の配線構造としたため１面積の利用
率が向上し、集積度が向上した読み出し専用記憶装置が
提供できるものである。
【図面の簡単な説明】
第１図、第２図ａｖｂは読み出し専用記憶回路図、第３
図ａは第１図の回路のＩＣパターン平面図、同図すない
しｄは同図ａの各部所面図、第４甲ａは第２図ａの回路
のＩＣパターン平面図、同ＩＸＪ ｂ 、ｃは同図ａの
断面図、第５図ａは本発明の一実施例のＩＣパターン平
面図、同図ｂｔｃは同図ａの断面図、第６図ａは本発明
の他の実施例のＩＣパターン平面図、同図すないしｄは
同図ａの断面図である。 ２１・・・・・・Ｐ型基体、２２□１〜２２３３・・・
・・・Ｎ＋拡散層、２３１・・・・・・ゲート酸化膜、
２４１〜２４４・・・・・・ゲート線、２５１〜２５５
・・・・・・出力線。

Claims (1)

    【特許請求の範囲】
  1. １ 一導電型半導体基体と、該半導体基体の一主面で、
    一方向にそれぞれ間隔的に配置され互に隣り合う列どう
    しは配置ピッチが略半ピツチずれるように設けられる複
    数夕、すの反対導電型拡散層と、前記半ピツチずれた拡
    散層間の半導体基体上に薄い絶縁膜を介して設けられた
    第１の配線と、この配線と絶縁膜を介して交差し前記拡
    散層と接続さむる第２の配線とを具備したことを特徴と
    する読み出し専用記憶装置。
JP52144871A 1977-12-02 1977-12-02 読み出し専用記憶装置 Expired JPS5819144B2 (ja)

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