DE3586718T2 - Festwertspeicher mit interdigitalen bitzeilen. - Google Patents

Description

• Die Erfindung liegt in dem Bereich der integrierten Speicherschaltkreise, insbesondere ROMs.
• Eine allgemein im Stand der Technik benutzte ROM-Gestaltung ist das X-Zellen-ROM, das abwechselnde Spaltenleitungen und Bitleitungen aufweist, wobei jede Spaltenleitung an benachbarte Bitleitungen über Einzeltransistor-Speicherzellen angeschlossen ist, die so programmiert werden, daß sie entweder auf einem sehr hohen Schwellwert und damit ununterbrochen aus sind, oder auf einem üblicherweise niedrigen Schwellwert und leitend sind, wenn ihr Gate high ist. Im Betrieb steuern Signale von dem Spaltendekoderschaltkreis einen Unterbrechertransistor, um eine ausgewählte Spaltenleitung zu erden, und schalten ebenso NMOS-Durchgangstransistoren auf den benachbarten Bitleitungen ein, um für jene Transistoren in der ausgewählten Zeile, die auf den eingeschalteten Zustand programmiert sind, einen Strompfad von einer Bitleitung zur Erde zu erzeugen. Jene Bitleitungen, die einen Pfad zur Erde aufweisen, fallen in ihrer Spannung von einem anfänglichen vorgeladenen Zustand ab, während jene Bitleitungen, die an Transistoren angeschlossen sind, die auf hohe Schwellwerte programmiert sind, bei der Vorladungsspannung verbleiben.
• Die Spannungsniveaus an den zwei zu einer ausgewählten Spaltenleitung benachbarten Bitleitungen zeigen so die Daten in jeder entsprechenden Speicherzelle an.
• Ein X-Zellen-ROM ist inhärent eine Durch-Zwei-Einrichtung, da zumindest zwei Bits verfügbar sind, auch wenn nur eine Spaltenleitung ausgewählt wird. Da es Leistung benötigt wird, um jede Spaltenleitung auszuschalten, wird im stand der Technik von dem Durch-Zwei-Merkmal Gebrauch gemacht, um einen 8-Bit-Ausgang nur über vier Spaltenleitungen aus zuschalten, usw.
• Die US-A-4,193,125 beschreibt einen Nur-Lese-Speicher (ROM), in dem MOS-Transistoren, in denen jeder Transistor zwischen zwei benachbarten Ausgangsleitungen angeschlossen ist, benutzt werden. Um Daten aus einer einzelnen Speicherzelle über eine ausgewählte Ausgangsleitung auszulesen, wird ein Einschalt-Schaltkreis so betrieben, daß die Ausgangsleitung, die zu der ausgewählten Ausgangsleitung benachbart ist, an die Erde angeschlossen wird. Das bewirkt, daß erste und zweite Datensignale an erste und zweite Ausgangsleitungen angelegt werden, die an ersten und zweiten Seiten der ausgewählten Erdungsleitung angeordnet sind. Datenauswähleinrichtungen sind vorgesehen, um nur dasjenigen der ersten und zweiten Datensignale für jede ausgewählte Erdungsleitung auszuwählen, welches auf der ausgewählten Ausgangsleitung liegt.
• Diese Struktur unterscheidet sich darin von der oben aufgeführten Durch-Zwei-Speicherstruktur, daß die Spaltenleitungen und die Bitleitungen nicht vorbestimmt werden, sondern so auswählbar sind, daß für jedes Paar von benachbarten Ausgangsleitungen eine die Bitleitung und eine die Spaltenleitung bildet. Das bedeutet, daß Daten mit der Leistung, die zum Auswählen jeden Paars von Ausgangsleitungen erforderlich ist, nur aus einer Zelle ausgelesen werden können.
• Die vorliegende Erfindung ist nicht mit dieser Struktur befaßt, jedoch mit der oben erörterten Durch-Zwei-Struktur, und ist insbesondere mit der Verringerung der erforderlichen Redundanz, die für ROMs implementiert wird, befaßt.
• Gemäß der vorliegenden Erfindung wird ein integrierter Nur- Lese-Speicherschaltkreis vorgesehen, der aufweist:
• mehrere Zeilenleitungen;
• mehrere Ausgangsleitungen, die orthogonal zu den mehreren von Zeilenleitungen sind;
• mehrere Speicherzellen, die zwischen den Ausgangsleitungen angeschlossen sind, wobei jede der mehreren Speicherzellen durch eine der mehreren Zeilenleitungen gesteuert wird, wodurch die Auswahl einer Zeilenleitung die Speicherzellen, die durch die Zeilenleitung gesteuert werden, freigibt;
• Einrichtungen, um eine Zeilenleitung auszuwählen; und eine Einrichtung, um mindestens eine Ausgangsleitung auszuwählen,
• wobei:
• (i) die Ausgangsleitungen Bitleitungen aufweisen, die mit Spaltenleitungen parallelgeschaltet sind, wobei die Spaltenleitungen so angeschlossen sind, daß bei Adressierung einer ausgewählten Spaltenleitung diese veranlaßt, erste und zweite Datensignale an erste und zweite Bitleitungen anzulegen, die an einer ersten und einer zweiten Seite jeder ausgewählten Spaltenleitung angeordnet sind;
• (ii) Daten in den Speicherzellen in logischen Bereichen gespeichert werden, die die Eigenschaft haben, daß in einen logischen Bereich keine zwei Speicherzellen physikalisch benachbart sind;
• (iii) die Auswähleinrichtung eine Spaltendekodereinrichtung aufweist, um Daten aus einem logischen Bereich auszulesen, und zum gleichzeitigen Auswählen eines ersten Satzes von Spaltenleitungen betreibbar ist; und
• (iv) Datenauswähleinrichtungen vorgesehen sind, die in Reaktion auf ein Auswählsignal betreibbar sind, um nur eines der ersten und zweiten Datensignale für jede ausgewählte Spaltenleitung auszuwählen.
• Die Erfindung befaßt sich somit mit einem X-Zellen-ROM, das benachbarte Bitleitungen aufweist, die zu verschiedenen, parallelgeschalteten logischen Bereichen gehören, in welchen nur eine Bitleitung eines Satzes von verschiedenen benachbarten Bitleitungen in verschiedenen Bereichen mit einer Meßeinrichtung verbunden ist, so daß Bitleitungen, die Elemente eines gegebenen logischen Bereichs sind, physikalisch getrennt sind.
• In diesem Zusammenhang ist es möglich, für eine weitreichende Verteilung der Bitleitungen und der damit verbundenen Speicherzellen zu sorgen, die einen logischen Bereich ausmachen, einzurichten, so daß ein fehlerhafter Abschnitt der Schaltung, der sich über zwei oder mehr Bitleitungen erstreckt, immer nur einen Fehler pro logischen Bereich ergeben wird.
• Ein weiteres bevorzugtes Merkmal der Erfindung ist die Verwendung eines Satzes von Paritätsleitungen, die mit jedem logischen Bereich zugeordnet sind, in einem Fehlerkorrektur-Schaltkreis, wobei die Paritätsleitungen und die zugehörigen Paritätsspeicherzellen für einen bestimmten logischen Bereich ebenso physikalisch voneinander getrennt sind.
• Ein weiteres bevorzugtes Merkmal der Erfindung ist die Verwendung eines Satzes von Fehlerkorrektur-Schaltkreisen, von denen jeder in der Lage ist, einen einzelnen Fehler in einem logischen Bereich zu korrigieren, zusammen mit einem Satz von logischen Bereichen, die jeweils von einer ausreichenden Größe sind, um eine effiziente Nutzung der Siliziumfläche zur Verfügung zu stellen.
• Ein weiteres bevorzugtes Merkmal der Erfindung ist die Verwendung des Zwischenraumes, der durch den Abstand der Spaltengruppen vorgesehen ist, um Sample und Holdmeßverstärker zur Verfügung zu stellen.
• Zum besseren Verständnis der vorliegenden Erfindung und um zu zeigen, wie diese ausgeführt werden kann, wird nun beispielhaft auf die beigefügten Zeichnungen bezug genommen, in welchen:
• Fig. 1 eine schematische Form eines Abschnitts einer Speicherzelle, die nach der vorliegenden Erfindung aufgebaut ist, darstellt; und
• Fig. 2 ein Segment einer Speichermatrix in einem Schaltkreis gemäß Fig. 1 schematisch darstellt.
• Auf dem Gebiet der großen integrierten Speicherschaltkreise (die mehr als eine Viertel Million Transistoren aufweisen) ist es üblich, redundante Spalten (oder Zeilen) zu benutzen, um die chipausbeute zu verbessern, indem Defekte in den Schaltkreisen kompensiert werden, da größere Schaltkreise mit größerer Wahrscheinlichkeit Defekte enthalten als kleinere. Wie aus dem stand der Technik bekannt, ist die Verwendung von Redundanzen in ROMs wegen der Schwierigkeit, Daten in die redundanten Spalten und Zeilen zu programmieren äußerst schwierig.
• Eine andere Sorge der Designer von großen Speichern ist die Verlustleistung der Schaltkreise, da die Dichte von modernen Schaltkreisen niedrige Betriebsleistungen besonders wichtig gemacht hat.
• Im Falle von X-Zellen-ROMs haben Designer im stand der Technik Multi-Bit-ROMs hergestellt, die niedrige Leistung benötigen, indem sie die Vorteile der Durch-Zwei-Eigenschaften des X-Zellen-ROM verwenden, um einen N-Bit-Ausgang durch Aktivierung von N/2 Spalten zu erhalten.
• Die im folgenden beschriebene Ausführungsform gemäß der vorliegenden Erfindung betrifft ein X-Zellen-ROM, das einen Fehlerkorrektur-Schaltkreis anstatt von redundanten Zeilen oder Spalten verwendet, um die Ausbeute zu steigern, jedoch mehr als die minimale Leistung verwendet, weil die Speicherelemente in logischen Bereichen angeordnet sind (jeder Bereich weist mehrere Worte auf), wobei keine zwei Elemente benachbart sind, so daß es nicht möglich ist, das leistungsmindernde Merkmal zu nutzen, zwei Ausgangssignale pro aktiver Spalte zu erhalten. Die Größe der logischen Bereiche wird, wie unten beschrieben wird, so ausgewählt, daß dieser groß genug ist, um in der Verwendung der Siliziumfläche vernünftig effizient zu sein.
• Unter Bezugnahme auf Fig. 1 wird nun schematisch eine halbe Speichermatrix einer Ausführungsform der Erfindung dargestellt. Die Hauptspeichermatrix, die durch das Bezugszeichen 100 gekennzeichnet ist, wird in J Datenspaltenblöcke 102 und einen Satz von K Paritätsspaltenblöcken 102 aufgeteilt, deren Inhalt im folgenden beschrieben wird. In einem bevorzugten Beispiel sind 64 Datenspaltenblöcke und 7 Paritätsspaltenblöcke vorgesehen. Auch bei diesem bevorzugten Beispiel weist jeder Spaltenblock 8 Spaltenleitungen und 8 Bitleitungen auf, die 16 (oder L) programmierbare Abschnitte an den Transistoren, die zwischen den Spaltenleitungen und den benachbarten Bitleitungen angeordnet sind, zur Verfügung stellen, wobei ein übliches X-Zellen-Anordnungslayout verwendet wird.
• Ein Zeilendecoder 110, der auf eine Zeilenadresse des Eingangsschaltkreises 112 anspricht, betreibt eine von 512 Wortleitungen, die in dieser Figur horizontal durch die Spaltenblöcke 102 hindurchgeführt sind. Der Spaltendecoder 120, der von dem Eingangsschaltkreis 114 angesprochen wird, wählt einen Satz von 71 Spaltenleitungen in den 71 schaltkreisen 106 aus, und zwar eine Spaltenleitung für jeden Daten- und Paritätsspaltenblock. Jeder der Schaltkreise 106 wählt aus dem entsprechenden Spaltenblock eine von 16 (oder L) Zellen aus. Jede der 71 ausgewählten Bitleitungen ist an einen entsprechenden Meßverstärker 107 angeschlossen, welcher das Spannungsniveau der ausgewählten Bitleitung mit einer Referenzspannung vergleicht, die in einer ausgewählten Ausführungsform über eine Leitung 108 von einer Dummy- Speicherzelle in einer symmetrischen Speichermatrix 100' kommt, die eine zweite Hälfte der Speicherzellen besitzt.
• Fig. 1 ist von schematischer Natur und zeigt die Paritätsspaltenblöcke willkürlich auf der rechten Seite. In einer gegenwärtigen Ausführungsform sind diese auf der rechten Seite, jedoch können sie sonstwo innerhalb des Spaltenbereichs angeordnet werden.
• Der Stand der Technik verwendet ROM-Speicherausgänge, die wesentlich weniger als 64 Bit breit sind, wobei 8 oder 16 Bits üblich sind. In diesem Fall wird ein ausgewählter Unterbereich des logischen Bereichs in einer zweiten Auswählstufe, die unten erörtert wird, ausgesucht.
• In der gleichen Ausführungsform sind die Bits innerhalb der 64 Datenelemente (eines von jedem Spaltenblock) in einem logischen Bereich in 4 (oder M) Gruppen von 16 Bits organisiert, da diese Architektur einen 16 Bit wortbreiten Ausgang benutzt. Demzufolge sind vier Worte in jedem logischen Bereich.
• Die 7 (K)-Paritätsblöcke werden auf der Grundlage der logischen Bereiche mit 64 Elementen und nicht auf der des 16- Bit-Worts gebildet, weil der Anteil von silizium-Grundfläche, die der Fehlerkorrektur gewidmet ist, mit der Zahl der Bits abfällt, wenn die Zahl der Bits in dem Bereich, der zu korrigieren ist, anwächst. Systemerwägungen werden die verschiedenen Kompromisse sicherlich beeinflussen. Ein Durch-61- oder Durch-8-Ausgang paßt gut zu weit verbreiteten kommerziellen Systemen. Eine übliche eins-aus-vier- Auswahl muß vorgenommen werden, um die 16 Bits abzugreifen, die ausgegeben werden soll. Diese Auswahl ist frei wählbar und die Erfindung kann mit einem Ausgang benutzt werden, der die volle Breite des logischen Bereichs aufweist. Es gibt einen Kompromiß in der Größe des Bereichs. Ein großer Bereich läßt die Effizienz der Siliziumverwendung für die Parität anwachsen, erfordert jedoch mehr Meßverstärker, längere Zeit für die Fehlererfassung und mehr Erfassungsschaltkreise. Da nur ein einziger Fehler in einem Bereich korrigiert werden kann, steigert ein größerer Bereich auch die Wahrscheinlichkeit, daß zwei oder mehr Fehler in dem gleichen Feld auftreten, so daß die Ausbeute sinkt.
• Fehlerkorrektur-Schaltkreise sind im stand der Technik wohlbekannt. Das codeverfahren nach Hamming korrigiert einen einzelnen Fehler an einem beliebigen Ort in dem logischen Bereich mittels einer Reihe von Paritätsprüfungen, indem die Ausgangsdaten und die gespeicherten Paritätsbits kombiniert werden, um einen K-Bitzeiger herzuleiten, der im Stand der Technik als Syndrom-Wort bekannt ist. Eine Literaturstelle für die logischen Operationen zur Bildung eines Syndrom-Wortes nach dem Hamming-Verfahrens ist: Hamming, R.W. "Error Detecting and Correcting Codes", Bell System Technical Journal, Vol. 29, Seiten 147-160, April 1950. Ein wahlweises Verfahren zur Fehlerkorrektur, das ein Syndromwort der Größe K-1 verwendet und einen Fehler in einem der Datenelemente nicht korrigiert, wird in den korrespondierenden anhängigen Anmeldungen EP-A-0 186 588 und EP-A-0 186 587, die auf den Namen des Anmelders der vorliegenden Anmeldung lauten und hierin aufgenommen sind, offenbart. Diese Erfindung kann mit jedem Fehlerkorrekturverfahren verwendet werden. Andere Fehlerkorrekturverfahren, die in der Lage sind, zwei oder mehr Fehler zu korrigieren, sind im stand der Technik bekannt und können auch verwendet werden. Das Syndrom-Wort wird aus den Daten und den Paritätsbits im Schaltkreis 130 gebildet.
• Es ist zweckmäßig, die Eins-aus-vier-Auswahl aus den Datensignalen an der Leitung 109, die durch den Schaltkreis 130 an dem Ort (Schaltkreis 140) hindurchgeht, der in der Figur zwischen dem Syndrom-Wort-Ausbildungsschaltkreis 130 und dem Syndrom-Wort-Entschlüsselungsschaltkreis 160 angezeigt ist, durchzuführen. Sämtliche Schaltkreise 130, 140 und 160 werden dem Fachmann im Lichte jedes der Verfahren zur Fehlerkorrektur klar. Der Entschlüsselungsschritt für das Syndrom-Wort, wie in dem oben erwähnten Literaturzitat erklärt, wird eingeleitet, wenn es einen Fehler gibt. Wenn es keinen Fehler gibt, erzeugt der Schaltkreis 130 ein Signal, das eine Fehlerkorrektur untersagt. Wenn ein Fehler auftritt, ist es bei der Benutzung der Korrekturtechnik, die in der oben angegebenen Patentanmeldung beschrieben ist, erforderlich zu entscheiden, ob der Fehler innerhalb eines 16-Bit-Unterbereiches ist, der ausgegeben werden soll, oder ob der Fehler innerhalb der 48 verbleibenden Bits ist, und dann keine Fehlerinversion notwendig sein wird. Wenn die zwei obigen Kriterien erfüllt sind, dann wird eine logische Eins an der Korrekturleitung 174 angelegt, die zu einem der Exklusiv-Oder-Schaltkreise 172 führt, und das Bit auf der Datenleitung 109', welche die eine ausgewählte eines Satzes von vier Datenleitungen 109 ist, wird in dem Schaltkreis 172 invertiert. Wenn das Signal an der Leitung 174 eine logische Null ist, dann gehen die Daten durch den Schaltkreis 172 nicht invertiert hindurch. Die Fehlerinversionseinrichtung 170 ist die Anordnung von 16 (oder der gewünschten Anzahl) Exklusiv-Oder- Schaltkreisen 172.
• Es sollte herausgestellt werden, daß die Vorteile der Parallelschaltung und der Auswahl eines aus L logischen Bereichen vorliegend unabhängig von dem Typ des Fehlerkorrektur-Schaltkreises sind. Das System, auf das sich die korrespondierend anhängige Anmeldung bezieht, wurde als Ergebnis eines Kompromisses verwendet, in welchem die Einfachheit seines Layouts den Nachteil der unvollständigen Fehlerkorrektur aufwog, jedoch ist es möglicherweise nicht die beste Möglichkeit für sämtliche Anwendungen der Erfindung sein.
• Bezugnehmend auf Fig. 2 wird in einigen Einzelheiten der Inhalt eines der Spaltenblöcke 102 und der Auswählschaltkreise 106 gezeigt. Die Anordnung aus Spaltenleitungen und Bitleitungen innerhalb eines Blocks 102 wird an dem Kopf der Fig. 2 angezeigt, in welcher die erste vertikale Leitung die Spaltenleitung 1 ist, wobei der Bitleitung 1 nacheinander die Spaltenleitung 2, die Bitleitung 2, etc. folgen. Sämtliche 8 Spaltenleitungen und der 8 Bitleitungen sind an VCC über Unterbrechungstransistoren, die in dieser Ausführungsform über separate Signale gesteuert werden, angeschlossen. Während einer Einsschaltperiode werden sämtliche Spaltenleitungen und Bitleitungen mittels der Unterbrechungstransistoren auf VCC vorgeladen. In dieser Ausführungsform sind die Unterbrechungstransistoren P-Kanaltransistoren, weil dies ein CMOS-Schaltkreisen ist.
• Unterhalb der Unterbrechungstransistoren ist ein Block, der durch das Bezugszeichen 101 angedeutet ist, der eine Dummy-Wortleitung enthält, die verwendet wird, um eine Spannungsreferenz für einen Meßverstärker zur Verfügung zu stellen. Der Speicherblock 100, der in Fig. 1 gezeigt ist, weist die Hälfte der gesamten Speicheranordnung auf. Aus Gründen der Symmetrie wird ein Datensignal von dem Block 100 mit einem Dummy-Datensignal, das von der Dummy Wortleitung in dem gegenüberliegenden Block 100' erzeugt wird, an Leitung 108 verglichen. Wenn eine Wortleitung von dem gegenüberliegenden Block 100' ausgewählt worden ist, dann ist die Dummy-Wortleitung 101 in dem Block 100 ausgewählt worden.
• Unterhalb der Dummy-Wortleitung liegt die Speichermatrix, die in dieser Ausführungsform 512 Zeilen aus programmierten Transistoren aufweist. Wie in Fig. 1 gesehen werden kann, gibt es 64 Spaltenblöcke (ausgenommen die paritätsspalten), die 16 Zellenspalten enthalten, so daß 1024 Spalten und 512 Zeilen vorhanden sind, und die gesamte Anzahl von gespeicherten Datenbits in jedem Halbspeicher ein halbes Megabit ist.
• Unterhalb der unteren Wortleitung führt der Schaltkreis 106 die Funktion der Auswahl der Korrekturspaltenleitung aus und stellt ebenfalls eine Verbindung zwischen der richtigen (linken oder rechten) benachbarten Bitleitung und dem Meßverstärkerschaltkreis 107 her. Ein Satz von 8 Spalten Decoderleitungen, die durch das Bezugszeichen 1030 angedeutet sind und jeweils getrennt durch eine binäre 3-Bit-Binäradresse angezeigt werden (dieses sind die Bits 1 bis 3 der Spaltenadresse), tritt von Spaltendecoder 120 her ein. Jede der 8 Spaltendecoderleitungen steuert das Gate eines Transistors 105, der an eine der 8 Spaltenleitungen angeschlossen ist. Sämtliche 8 Spaltendecoderleitungen laufen von dem Schaltkreis 106 zu dem nächsten Schaltkreis 106 usw. über den gesamten Weg über die Speichermatrix.
• Im Betrieb hat eine bestimmte Spalte, z. B. Spalte C&sub3;, angezeigt durch 010, ihren Abfragetransistor 105 angeschaltet, wobei diese Spaltenleitung an Erde gelegt wird. Der Abfall der Spannung der Spaltenleitung schaltet die zwei P- Kanal-Durchgangstransistoren 152 an den der fraglichen Spaltenleitung (B&sub2; und B&sub3;) benachbarten Bitleitungen an. Da jede Spaltenleitung zwei Bitleitungen anschaltet, weist jede Bitleitung zwei P-Kanal-Durchgangstransistoren auf, die an benachbarte Spaltenleitungen angeschlossen sind. So werden, wenn immer eine Spaltenleitung ausgewählt wird, zwei Bitleitungen zwischen der Speichermatrix und dem Schaltkreis 106 angeschlossen. In ROMs nach dem Stand der Technik ist es üblich, diese beiden Signale zur gleichen Zeit zu verwenden, so daß es vermieden wird, noch mehr Spaltenleitungen als nötig auf Low zu schalten, um Energie zu sparen. In diesem Fall wird jedoch eines dieser zwei potentiell verfügbaren Signale, im Gegensatz zu der Praxis gemäß dem Stand der Technik, bestimmt nicht benutzt. Die 8 Bitleitungen können als in zwei Gruppen angeschlossen betrachtet werden, die an horizontale Leitungen 103 bzw. 104 angeschlossen sind. Eine dieser zwei Gruppen von Leitungen wird durch ein Signal an den horizontalen Leitungen 154 ausgewählt und die andere Gruppe von Leitungen wird durch ein Signal an der horizontalen Leitung 156 ausgewählt. Die Leitungen 154 und 156 sind das 0-te (niedrigstwertige) Bit der Spaltenadresse bzw. sein Komplement. Da nur eine der vier Bitleitungen in den Gruppen 103 oder 104 zu irgendeiner Zeit ausgewählt wird, und da nur eine der Leitungen 103 oder 104 zu dieser- Zeit ausgewählt wird, wird nur ein Anschluß von einer Bitleitung durch die P-Kanal-Durchgangstransistoren 152 und 155 oder 157 gesteuert durch das niedrigstwertige Bit in der Spaltenadresse (CA0 und seinem Komplement), zu dem Datenausgangsterminal 113, das ein Eingang des Meßverstärkers ist, hergestellt.
• Das dargestellte Schema wird in dem Bereich als ein X-zelliges ROM bezeichnet, weil die Kontakte mit der metallenen Spaltenleitung und der metallenen Bitleitung unter vier Speicherzellen aufgeteilt werden und die Gestalt des Buchstabens X haben. Diese Struktur erfordert Transistoren zwischen jeder Spaltenleitung und ihren zwei angrenzenden Bitleitungen, wodurch sich ein sehr dichtes Layout ergibt. Es ist zur Durchführung dieser Erfindung nicht erforderlich, daß dieses bestimmte Merkmal mit geteilten Kontakten verwendet wird, und ein Layout, wie es in dem Schema gemäß Fig. 2 positioniert ist, könnte ebenso benutzt werden.
• Der Unterschied gegenüber der Praxis im stand der Technik an diesem Punkt ist, daß ein ROM, das abwechselnde Bit- und Spaltenleitungen aufweist, inhärent Durch-Zwei ist und der Fachmann üblicherweise von den zwei Signalen, die an den benachbarten Bitleitungen verfügbar sind, Gebrauch macht. Indem so verfahren wird, können auf 16 Bits zugegriffen werden, indem 8 Spaltenleitungen abgeschaltet werden, so daß die aktive Betriebsleistung reduziert werden kann; die Kapazitanz an der Spaltendecoderleitung reduziert werden kann usw. Im Gegensatz müssen mit dieser Erfindung 71 Spaltenleitungen (64 Daten- und 7 Paritätsleitungen) für einen 16-Bitausgang begleitet von einem Anstieg des Energieverbrauchs abgeschaltet werden.
• Die obige geometrische Anordnung der Spaltenleitungen und Bitleitungen hat zwei Vorteile, die sofort ersichtlich werden. Ein einfacher Vorteil, der für Layout-Zwecke verwendet wird, besteht darin, daß der horizontale Abstand, der sonst von 16 Bitleitungen besetzt wird, nun für andere Schaltkreise, wie z. B. den Meßverstärker 107 verfügbar ist, welche eine größere Baubreite im Siliziummaterial benötigen als die kleinen Transitoren zwischen den Bitleitungen und Spaltenleitungen innerhalb der Speichermatrix. Es wäre offensichtlich extrem schwierig, einen Meßverstärker oder andere Nachweisschaltkreise in dem Bitleitungs- zu Spaltenleitungsabstand anzuordnen, um das Ausgangssignal einer Speicherzelle nachzuweisen. Der zweite Unterschied, welcher eng mit dem Fehlerkorrektur-Schaltkreis verbunden ist, besteht darin, daß infolge des Zugriffs auf nur einen von 16 Speicherzellentransistoren innerhalb dieses Spaltenblocks die Daten in 16 logisch separaten aber physikalisch überlappenden Bereichen organisiert sind. Der Begriff, der für diese geometrische Anordnung verwendet wird, ist Parallelschaltung. Wie oben erörtert wurde, wäre dies ein Rückschritt beim Stand der Technik, weil es sehr einfach und effizient ist, alle erforderlichen Bitleitungen (8, 16 oder irgendeine andere Zahl) zu der gleichen Zeit anzuschalten und all die verfügbaren Daten zu der gleichen Zeit abzufragen.
• Wenn ein Fehlerkorrektur-Schaltkreis verwendet wird, ergibt sich jedoch ein Vorteil in dieser Anordnung, der nicht leicht erkennbar ist. Liegt ein Defekt in dem Substrat vor, ein Kurzschluß oder irgendeine andere Fehlerquelle, so könnten dadurch zwei oder mehr (bis zu 16) benachbarte Speicherzellen an einer Zeilenleitung innerhalb dieses Blocks (und vielleicht mehr als eine Zeilenleitung) wertlos werden und trotzdem nur einen Fehler in jedem der 16 verschiedenen logischen Bereiche bewirken, da Bits von einem gegebenen logischen Bereich durch 15 Bits von einem anderen logischen Bereich getrennt sind. Dieses ist wichtig, weil, wie oben erörtert wurde, die standardverfahren zur Fehlerkorrektur, die vernünftigerweise durchgeführt werden können, in der Lage sind, höchstens einen Fehler innerhalb der Daten zu korrigieren. So weisen die 64 Datenspalten jeweils einen Satz von Daten auf, die für die Fehlerkorrektur vorgesehen sind, der in vier Ausgangsbereiche von jeweils 16 Bits aufgeteilt ist. Jeder 64-Bitbereich hat einen entsprechenden Satz von 7 Paritätsbits, wie aus dem stand der Technik zur Fehlerkorrektur bekannt ist. Mit der Parallelschaltung logischer Bereiche ist es für einen vollständigen Spaltenblock, den entsprechenden Auswählschaltkreis 106 und den entsprechenden Meßverstärker 107 möglich, defekt zu sein, und der Schaltkreis funktioniert trotzdem perfekt mittels der Fehlerkorrektur.
• Wie oben erörtert wurde, weist diese Ausführungsform einen Ausgang mit Wortbreiten von 16 Bits auf, die von dem 64- Bit-Eingangsschaltkreis 130 ausgewählt sind, so daß eine Eins-aus-Vier-Auswahl im Schaltkreis 140 vorgenommen wird. Zwei "Adressen-" oder Spaltenlokalisierungsbits werden als Eingang für den Schaltkreis 140 benötigt, um den richtigen Ausgangssignalumsetzer zu setzen (zusätzlich zu den vier in den Schaltkreisen 106 benötigten Bits). Wenn das Ausgangssignal ein 8-Bitwort wäre, dann würden 3 Bits benötigt werden, um eines aus 8 auszuwählen, usw. Vorteilhafterweise kann der Schaltkreis 140 eine programmierbare oder pin-auswählende Option für Größen von Ausgangssignalworten enthalten, um den Schaltkreis leicht an verschiedene Systemanforderungen adaptierbar zu machen. Diese Programmierung würde gleichzeitig mit den ROM-Daten vorgenommen werden.
• Die Verteilung der Zellen in einem Bereich kann üblicherweise in einer regelmäßigen Art vorgenommen werden, indem eine erste Zelle in einem ersten Bereich vorhanden ist, gefolgt von N-1 ersten Zellen in N-1 folgenden Bereichen, für insgesamt N Bereiche. So wird jede Zelle in einem Bereich physikalisch durch N-1 andere Zellen separiert, so daß die N Bereiche mit einem regelmäßigen Muster einer Folge von aufeinanderfolgenden Zellen parallel geschaltet werden. Praktischerweise werden die Spaltenleitungen in Gruppen von N/2 sein, da nur eine von N Zellen in jeder Lesefolge ausgewählt werden wird. Daraus ergibt sich eine Einsparung an Meßverstärkern und Syndrom-Wort-Entschlüsselungsschaltkreisen, da sich sämtliche Bereiche diese Schaltkreise gemeinsamen teilen können. Es ergibt sich (vielleicht) eine leichte Verschwendung dadurch, daß 64 Datenbits (plus Paritätsbits) ausgelesen werden müssen und durch den Satz von 71 Meßverstärkern und den Korrekturschaltkreis hindurchlaufen müssen, um 16 Bits am Ausgang zu erhalten, jedoch ist die gesamte Systemeffizienz und die Siliziumeffizienz für diese Ausführungsform besser als bei einer Ausführungsform, die einen Satz von 16 Bitbereichen benutzt und deshalb nur 16 (plus 5 Paritäts-)Meßverstärker erfordert, da dieses 21 Bits Gesamtdatenspeicher für jedes 16 Bit-Ausgangssignal (5 zusätzliche Paritätsbits) erfordert, während das offenbarte Schema nur 7 zusätzliche Paritätsbits pro 64 Datenbits verwendet.

Claims (3)

1. Integrierter Lesespeicher-Schaltkreis mit:

mehreren Zeilenleitungen (0 bis 511);

mehreren Ausgangsleitungen (C&sub1;, B&sub1; . . . C&sub8;, B&sub8;), die orthogonal zu den mehreren Zeilenleitungen sind;

mehrere Speicherzellen, die zwischen den Ausgangsleitungen (C&sub1;&sub1; B&sub1; . . . C&sub8;, B&sub8;) angeschlossen sind, wobei jede der mehreren Speicherzellen durch eine der mehreren Zeilenleitungen (0 bis 511) gesteuert wird, wodurch die Auswahl einer Zeilenleitung die Speicherzellen, die durch diese Zeilenleitung gesteuert werden, freigibt;

Einrichtungen (110, 112), um eine Zeilenleitung auszuwählen; und

einer Einrichtung (120), um mindestens eine Ausgangsleitung auszuwählen,

wobei

(i) die Ausgangsleitungen Bitleitungen aufweisen, die mit Spaltenleitungen parallelgeschaltet sind, wobei die Spaltenleitungen so angeschlossen sind, daß bei Adressierung einer ausgewählten Spaltenleitung diese veranlaßt, erste und zweite Datensignale an erste und zweite Bitleitungen anzulegen, die an einer ersten und einer zweiten Seite jeder ausgewählten Spaltenleitung angeordnet sind;

(ii) Daten in den Speicherzellen in logischen Bereichen gespeichert werden, die die Eigenschaft haben, daß in einem logischen Bereich keine zwei Speicherzellen physikalisch benachbart sind;

(iii) die Auswähleinrichtung eine Spaltendekodereinrichtung aufweist, um Daten aus einem logischen Bereich auszulesen, und zum gleichzeitigen Auswählen eines ersten Satzes von Spaltenleitungen betreibbar ist; und

(iv) Datenauswähleinrichtungen vorgesehen sind, die in Reaktion auf ein Auswählsignal betreibbar sind, um nur eines der ersten und zweiten Datensignale für jede ausgewählte Spaltenleitung auszuwählen.

2. Integrierter Speicherschaltkreis nach Anspruch 1, in welchem die Spaltendecodereinrichtung betrieben wird, um Daten aus einem anderen logischen Bereich auszulesen, indem gleichzeitig ein zweiter Satz von zumindest zwei Spaltenleitungen, die parallelgeschaltet mit dem ersten Satz von Spaltenleitungen sind, ausgewählt wird, wobei die Spaltenleitungen (C&sub1; . . . C&sub8;) des zweiten Satzes von Spaltenleitungen in der Folge nahe zu einer verbundenen Spaltenleitung in dem ersten Satz von Spaltenleitungen angeordnet sind;

wobei die zugeordneten Spaltenleitungen der ersten und zweiten Sätze von Spaltenleitungen durch eine von einem Satz von gemeinsamen Bitleitungen (B&sub1; . . . B&sub8;) und zwei Speicherzellen pro Zeile, eine in jeder der ersten und zweiten logischen Felder, getrennt sind; und

die Speicherzellen in dem ersten logischen Feld zwischen einer zugeordneten Spaltenleitung in dem ersten Satz von Spaltenleitungen und eine von dem Satz von allgemeinen Bitleitungen angeschlossen sind, und die Speicherzellen in dem zweiten logischen Feld zwischen dem einen des Satzes der gemeinsamen Bitleitungen und der zugeordneten Spaltenleitung in dem zweiten Satz der Spaltenleitungen angeschlossen sind.

3. Integrierter Schaltkreis nach einem der vorstehenden Ansprüche, weiterhin mit einem Satz von Paritätsspaltenleitungen (102), die mit einem der logischen Bereiche vereinigt sind, die erste Paritätsdaten tragen, die die Daten in dem einen logischen Bereich darstellen und getrennt von den Spaltenleitungen (C&sub1; . . . C&sub8;) des einen logischen Bereichs angeordnet sind; und

einer Fehlerkorrektureinrichtung, die auf in dem einen logischen Feld gespeicherte Daten und die ersten Paritätsdaten anspricht, um ein Fehleranzeigesignal zu erzeugen, das die Gegenwart und den Ort eines Datenfehlers in dem einen logischen Bereich anzeigt.