JP3009667B2 - ビットライン相互配置型ｒｏｍ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、集積回路記憶装置、特にROMに関するも
のである。 従来の技術 従来技術において一般的なROMは、Ｘセルタイプの構
成のROMである。このROMは、列ラインとビットラインが
交互している。各列ラインは、単一トランジスタメモリ
セルを通じて隣り合うビットラインと接続している。こ
のトランジスタは、高スレシュホールド状態、従って常
にオフ、または通常の低スレッシュホールド状態、従っ
てゲートがハイのときに導通、のいずれかの状態にプロ
グラムされている。動作中は、列デコーダ回路からの信
号がプルダウントランジスタを制御して被選択列ライン
をグラウンドに落とし、両隣りのビットラインのNMOSパ
ストランジスタをオンにする。その結果、オン状態でプ
ログラムされた被選択行ライン内のトランジスタに対し
てビットラインからグラウンドへの電流経路が形成され
る。グラウンドへの経路をもつビットラインは初期プリ
チャージ状態と比べて電圧が低下する。これに対し、非
常に高いスレシュホールドにプログラムされたトランジ
スタに接続されたビットラインはプリチャージ電圧のま
まである。被選択列ラインの両隣りのビットライン上の
電圧レベルは従って対応する各メモリセル内のデータを
示す。 ＸセルROMは本来はバイ−２装置である。何故なら列
ラインが１本しか選択されない場合でもビットを少なく
とも２個利用できるからである。このROMは各列ライン
をグラウンドに接続するのに電力を使うので、従来はバ
イ−２という性質を列ライン４本のみをグラウンドに接
続することにより８ビット出力を供給すること等に使っ
ていた。 発明が解決しようとする問題点 集積度の大きい回路は集積度が小さい場合と比べて欠
陥が多くなる。チップの歩留りを向上させるにはこの欠
陥を埋合わせ必要がある。一般には冗長列や冗長行を用
いるが、ROMに冗長性をもたせるのは極めて難しい。 問題点を解決するための手段 上記問題点を解決するために本発明で、冗長列や冗長
行の代わりにエラー訂正回路を用いたＸセルROMを完成
した。このROMは、 複数の行ラインと、 該複数の行ラインに直交する複数の列ラインと、 該複数の列ラインと相互配置している複数のビットラ
インで、複数のメモリセルは該ビットラインと上記列ラ
インの間に接続され、該複数のメモリセルのおのおのは
上記複数の行ラインのうちの１本により制御され、１本
の行ライン選択操作を通じて該被選択行ラインによる上
記メモリセルの制御が可能となる複数のビットライン
と、 行ラインを選択する手段と、 少なくとも１本の列ラインを選択する手段で、上記被
選択行ラインにより制御され、しかも上記少なくとも１
本の列ラインと、上記少なくとも１本の列ラインの第１
の側と第２の側に位置する第１のビットライン集合と第
２のビットライン集合との間に配置される上記メモリセ
ルの第１の集合と第２の集合が上記第１のビットライン
の集合と第２のビットラインの集合上に第１のデータ信
号と、第２のデータ信号から成る少なくとも一対のデー
タ信号を供給する少なくとも１本の列ラインを選択する
手段と、 選択信号に応答して第１と第２のデータ信号から成る
データ信号対各対のうちの一対のみを選択するデータ選
択手段で、各被選択列ラインに対してデータ信号１個の
みが選択されるデータ手段とを備えている。 このROMはさらに、 上記第１の論理フィールドと関連づけられるパリティ列
ラインの集合で、上記第１の論理フィールド内のデータ
である第１のパリティデータを伝送し、上記第１の論理
フィールドの列ラインから離れて位置するパリティ列ラ
インの集合と、 エラー訂正手段で、上記第１の論理フィールド内に記
憶されたデータと上記第１のパリティデータとに応答
し、上記第１の論理フィールド内のデータエラーの存在
とその位置を示すエラーポインタ信号を発生するエラー
訂正手段とを備えている。 作用 主メモリマトリックスは縦にブロック分けされてい
る。それぞれのブロック内では列ラインとビットライン
が交互に配置されている。列ラインとビットラインの間
のトランジスタ位置にメモリセルができる。 行アドレスにより全ブロックに共通なワードラインが
１本選択される。続いて、列デコーダに信号が入力され
るとセル選択回路により各ブロックからビットラインが
１本選択される。選択されたビットラインは対応するセ
ンス増幅器に接続していて、そこで、ビットラインの電
圧と基準電圧の比較が行なわれる。 センス増幅器の出力は、シンドロームワード形成回路
に送られる。シンドロームワード形成回路は選択回路に
接続しているため、シンドロームワード形成回路の出力
はいくつかのグループにまとめられる。まとめられた信
号はシンドロームワードデコード回路に送られる。 このシンドロームワードデコード回路は、送られた信
号にエラーがない場合にはシンドロームワード形成回路
が発生したエラー訂正禁止信号を受け取る。エラーがあ
る場合にはデコードを行なう。シンドロームワード形成
回路の出力は排他的論理和回路の片方の入力端子に入力
される。排他的論理和回路の他方の入力端子にはデータ
ラインが接続している。この排他的論理和回路は、エラ
ーがある場合には信号を反転させ、エラーがない場合に
は信号をそのまま通過させる。その結果、エラー訂正が
なされる。 実施例 大規模集積回路では小規模回路の場合よりも欠陥が多
くなるため、回路内の欠陥を埋合わせてチップの歩留り
を向上させるために、大規模集積回路のメモリ（トラン
ジスタ数256k以上）には冗長列（または冗長行）が一般
に用いられる。従来から知られているとおり、冗長列ま
たは冗長行にデータをプログラムすることは難しいた
め、ROMに冗長性をもたせることは極めて困難である。 大容量メモリの設計にあたっての別の問題点は、回路
の熱発散である。何故なら、最近の高密度回路は低電力
で作動することが極めて重要だからである。 ＸセルROMにおいては、従来はN/2列をアクティブにす
ることによりＮビット出力を得るために、ＸセルROMの
バイ−２という性質を利用して低電力の多重ビットROM
を設計した。 以下に述べるように、本発明は、歩留り向上のために
冗長列や冗長行の代わりにエラー訂正回路を用いたＸセ
ルROMに関するものである。このＸセルROMでは、メモリ
要素は互いに隣合わないように論理フィールド（各フィ
ールドは数ワードから成る）内に配置されているため、
アクティブ列１列ごとに出力信号を２つ得るという電力
節約方式にすることはできない。従って、使用電力は最
小とはならない。論理フィールドは、以下に述べるよう
に、シリコン面積を有効に使用するのに充分な大きさを
与えられる。 第１図にはこの発明による実施例のメモリマトリック
スの半分が図示してある。参照番号100で示される主メ
モリマトリックスは、Ｊ個のデータ列ブロック102とＫ
個のパリティ列ブロック102に分割される。ブロックは
以下のようになっている。ここでは１列としてデータ列
ブロックを64個、パリティ列ブロックを７個とする。こ
の例ではさらに、各列ブロックは列ライン８本とビット
ライン８本から成る。従来のＸセル・アレイ・レイアウ
トを用いることにより、列ラインとその両隣りにあるビ
ットラインとの間に置かれたトランジスタ位置に16個
（またはＬ個）のプログラム可能なロケーションができ
る。 行デコーダ110は、入力回路112からの行アドレスに応
答し、その結果、図で列ブロック102を横切って水平に
走っている512本のワードラインのうちの１本をアクテ
ィブにする。列デコーダ120は入力回路114からの信号に
応答し、データ列ブロックとパリティ列ブロックそれぞ
れから、列ライン１本を選択する結果、71個ある回路10
6から計71本の列ラインを選択する。回路106のそれぞれ
は、対応する列ブロックのセル16個（ないしＬ個）のう
ちから１個を選択する。各セルは独立な論理フィールド
に含まれている。選択されたビットライン71本のそれぞ
れは対応するセンス増幅器107に接続される。センス増
幅器内で、選択されたビットラインの電圧レベルと基準
電圧値との比較が行なわれる。基準電圧はこの実施例で
は、メモリセルの残り半分が含まれる対称メモリマトリ
ックス100′内のダミーメモリセルからライン108を通し
て供給される。 第１図は単なる模式図であるため、パリティ列ブロッ
クの位置は勝手に右側に選んである。実際に回路を作る
際にもパリティ列ブロックは右側にあるが、列フィール
ド内であれば、位置は自由に選んでよい。 従来法では、64ビット長よりはるかに少ないROMメモ
リ出力を用いる。一般には８ビットあるいは16ビットが
用いられる。その場合、論理フィールドの部分フィール
ドは以下に述べる第２選択段で選択される。 上に述べた実施例においては16ビット全ワード出力方
式となっているため、論理フィールド内の64個のデータ
要素（それぞれの要素は各列ブロックから選ばれた）に
含まれるビットは、16ビットのグループ４個（またはＭ
個）にまとめられる。従って、各論理フィールドにワー
ドが４個存在することになる。 ７個（Ｋ個）あるパリティ列ブロックは、16ビットワ
ードではなく64要素論理フィールドをもとにして形成さ
れる。何故なら、エラー訂正に割かれるシリコン面積の
割合は、フィールド内の、訂正されるビット数が増える
につれて減少するからである。システム全体としてはも
ちろんいろいろな構成が考えられる。バイ−16出力また
はバイ−８出力になっていることでよく売れている市販
のシステムとよく整合する。上記の16ビットを出力させ
るには通常の４者択一選択手段を用いる必要がある。こ
の選択手段はオプションで、本発明を論理フィールドの
全幅からの出力に対して用いることも可能である。しか
し、論理フィールドには適当な大きさというものがあ
る。フィールドが大きいとパリティブロックにシリコン
を用いる効率がよくなるが、その反面センス増幅器をよ
り多く必要とし、エラー検出に時間がかかり、検出回路
が複雑になる。さらに、フィールド内ではエラー１個し
か訂正できないことから、フィールドが大きくなるとそ
のフィールド内に複数のエラーが存在する確率が大きく
なり、チップの歩留りが悪くなる。 エラー訂正回路は従来からよく知られている。ハミン
グコード法では、出力データと記憶してあるパリティビ
ットとを組合せて、シンドロームワードと従来呼ばれて
いるＫビット・ポインタを発生するパリティチェックを
続けて行なうことにより論理フィールド内に任意のロケ
ーションにあるエラー１個を訂正する。ハミングコード
法によりシンドロームワードを形成する論理操作に関す
る参考文献としては、R.W.ハミング著「エラー検出訂正
コード」ベル・システム・テクニカル・ジャーナル第29
巻147〜160ページ、1950年４月発行がある。サイズＫ−
１のシンドロームワードを用い、しかもデータ要素のう
ちの１つに関してはエラー訂正ができないエラー訂正の
１方法は、1984年12月26日に出願された米国特許出願第
686333号に基づいて本件出願と同日付けで出願した本件
出願人の特許出願及び同様に1984年12月26日に出願され
た米国特許出願第686331号に基づいて昭和60年12月25日
に出願した本件出願人の特許出願に開示してある。本発
明ではどちらかのエラー訂正方法が用いられる。２個以
上のエラーを訂正できるエラー訂正方法も従来から知ら
れていて、その方法を使うことも可能である。シンドロ
ームワードは回路130内でデータビットとパリティビッ
トとから形成される。 ライン109上のシンドロームワード形成回路130とシン
ドロームワードデコード回路160にはさまれた位置（回
路140）で回路130を通過するデータ信号に対してオプシ
ョンの４者択一選択を行なうのが都合がよい。いずれの
エラー訂正方法を用いるにしろ、全回路130、140、160
は、この方面に詳しい人には明らかなものである。上記
の参考文献に説明してあるシンドロームワードのデコー
ドはエラーが存在する場合に始まる。もしエラーがなけ
れば、回路130はエラー訂正を禁止する信号を発生す
る。エラーが１個ある場合には参考として引用した上記
の特許出願に記載の訂正方法を用いて、そのエラーが出
力される16ビット部分フィールドに含まれているかどう
かを決定する必要がある。何故なら、そのエラーが残り
の48ビットのいずれかに含まれる場合にはエラー反転は
必要ないからである。上記の２つの条件が満たされる
と、排他的論理和回路172の一方の入力に接続するライ
ン174に論理値１が供給され、４本のデータライン109の
中から選択された１本であるデータライン109′上のビ
ットは回路172内で反転される。ライン174上の信号が論
理和０の場合には、データは反転されずに回路172を通
過する。エラー反転手段170は排他的論理和回路16個
（または必要な数）の集合である。 交互配置方式ならびにＬ個の論理フィールドから１個
選択する方法はどのようなタイプのエラー訂正回路に用
いても効果があることを強調しておく必要がある。同時
に係争中の特許出願に記載のシステムはエラー訂正が不
完全であることの欠点をレイアウトを簡単にすることで
相殺しようとした結果である。しかし、本発明は、応用
される場合に常に最良であるとは言えない。 第２図には、ある列ブロック102の内容と選択回路106
とがある程度詳しく示してある。ひとつのブロック102
内の列ラインとビットラインの配置が第２図の上部に示
してある。左端の第１の垂直ラインが列ライン１、その
あと右にビットライン１、列ライン２、ビットライン２
という順番で続いていく。８本の列ラインと８本のビッ
トラインはすべてプルアップトランジスタによりV_ccに
接続される。この実施例ではプルアップトランジスタは
個別の信号で制御される。セットアップ期間は列ライン
とビットラインはすべてプルアップトランジスタにより
V_ccにプリチャージされる。この実施例はCMOS回路であ
るため、プルアップトランジスタとしてはＰチャネルト
ランジスタが用いられる。プルアップトランジスタの下
には参照番号101で示すブロックがある。このブロック
はセンス増幅器に基準電圧を供給するのに用いられるダ
ミーワードラインを含んでいる。第１図に示したメモリ
ブロック100は全メモリアレイの半分を含む。対称性と
いう理由で、ブロック100からのデータ信号はライン108
上で対ブロック100′内でダミーワードラインにより発
生したダミーデータ信号と比較される。対ブロック10
0′からのワードラインが選択されていた場合には、ブ
ロック100のダミーワードライン101が選ばれたはずであ
る。 ダミーワードラインの下にはメモリマトリックスがあ
る。この実施例ではメモリマトリックスは、トランジス
タが規則正しく並んだ行512本を備えている。第１図か
らわかるように、（パリティ列を除くと）列ブロックは
64個ある。各列ブロックにはセル列が16個あるので全体
で列は1024本であり、また、行は、先に述べたように51
2本である。従って、各半メモリに記憶される総データ
ビット数は半メガビットとなる。 最下段のワードラインの下にある回路106は、正しい
列ラインの選択の働きと、両隣のビットラインのいずれ
か適当な方（左または右）とセンス増幅器107とを接続
する働きとをもつ。参照番号103の８本の列デコードラ
インは列デコーダ120に接続している。列デコードライ
ンの１本１本は３ビットの２進アドレス（列アドレスの
ビット１から３）で表わされる。 各列デコードラインは、８本の列ラインのうちの１本
に接続しているトランジスタ105のゲートを制御する。
列デコードラインは８本ともメモリマトリックスを横切
って、回路106から次の回路106へと接続している。 動作中はある特定の列、例えば010で示される列C₃で
プルダウントランジスタ105がオンとなっている。その
結果、その列ラインをグラウンドに落とす。その列ライ
ンの電圧が低下することにより、両隣りのビットライン
（B₂およびB₃）上のＰチャネルパストランジスタ152が
オンになる。１本の列ラインは２本のビットラインをオ
ンにするので、各ビットラインはそのビットラインの両
隣の列ラインに接続したＰチャネルパストランジスタを
２個備えている。従って、列ラインが１本選択されると
きには常にビットラインが２本メモリマトリックスと回
路106の間に接続される。従来のROMにおいては、余分な
列ラインが必要以上に低電圧とならないようにして電力
を節約するために、これら２つの信号を同時に用いるの
が一般的である。しかし本実施例では従来の場合と異な
り、使用可能な２つの信号のうちの一方は必ずしも使わ
れるとは限らない。８本のビットラインは、水平ライン
103に接続したグループと水平ライン104に接続したグル
ープの２つにグループ分けられているのが図からわか
る。グループの一方は水平ライン154上の信号により選
択され、他方のグループは水平ライン156上の信号によ
り選択される。ライン154は列アドレスの第０（最下
位）ビットであり、ライン156はその補数である。グル
ープ103または104の４本のビットラインのうちの１本だ
けが一度に選択され、しかもライン103または104の一方
だけがそれと同時に選択される。従って、１本のビット
ラインから出てＰチャネルパストランジスタ152を通
り、次いで列アドレス（CA0およびその補数）の最下位
ビットにより制御されるＰチャネルトランジスタ155ま
たは157を通り、センス増幅器の入力の１つであるデー
タ出力端子113に至る接続ラインが１本だけできあが
る。 メタル列ラインとメタルビットラインへの接点はメモ
リセル４個に共有されていて、これら接点はアルファベ
ットのＸの形をしているため、図示の構成図はこの分野
の人の間でＸセルROMと呼ばれている。このような構成
になっているため、トランジスタは各列ラインとその列
ラインの両隣のビットラインとの間にあることになる。
その結果、非常に密なレイアウトにできる。本発明の実
施にあたっては、上に述べた特殊な共有接点方式と第２
図の構成図のような配置のレイアウトを採用する必要が
ある。 この点に関して従来の方法での実施例と異なるのは、
ビットラインと列ラインを交互に配置してあるROMは本
来バイ−２であることと、この分野に詳しい人ならば普
通、隣り合うビットライン上の２つの信号を利用するこ
とである。このようにすると、列ライン８本をグラウン
ドに落とすことにより16ビットにアクセスできる。その
結果、アクティブにしておく電力を減らすことが可能と
なるとか、列デコードラインの静電容量が少なくなる可
能性がある等の効果がある。これに対して本発明を用い
ると、16ビットの出力のためには列ライン71本（データ
ライン64本およびパリティライン７本）をグラウンドに
接続しなくてはならない。従ってアクティブにする電力
は増加する。 列ラインとビットラインに対して上述の幾何学的配置
にしたことで有利となる点はあきらかに２つある。すぐ
にわかるレイアウト上の利点は、16本のラインによって
占められる水平スペースをセンス増幅器107のような他
の回路用に使えることである。このような回路はメモリ
マトリックス内で、ビットラインと列ラインの間の小さ
なトランジスタよりもシリコン上で場所をとる。メモリ
セルからの出力信号検出のために、ビットラインと列ラ
インの間にセンス増幅器あるいはその他の検出回路を入
れることが極めて難しいことは明らかであろう。第２の
相違点は、エラー訂正回路と密接に関係している。この
相違点は、列ブロック内のメモリセルトランジスタ16個
のうちの１個だけにアクセスできるため、データを論理
的には独立だが物理的には重なり合う16個のフィールド
に分けられることである。この幾何学的配置に対して交
互配置という用語が用いられる。先に説明したように、
この点は従来法では欠点になりやすい。何故なら必要な
ビットライン（８本または16本または任意の数）全部を
同時にオンにして、利用できるデータを全部同時に取り
出すことが簡単で効果的だからである。 しかし、エラー訂正回路が用いられるときには、この
方式を用いると有利である。ただし、その利点は簡単に
わかるものではない。基板に欠陥とか、短絡回路とか、
その他のエラー源とかがある場合、このようなエラー源
はブロック内の１本のライン上の隣り合うメモリセル２
個以上（16個まで）の記憶内容を消してしまう可能性が
ある。さらに、ある特定の論理フィールドからのビット
は他の論理ビットから15ビットだけ離れているので、相
異なる16個の論理フィールドそれぞれの中にエラーを１
個だけ引き起こす可能性がある。これは重要なことであ
る。何故なら、先に説明したように、無理なく実行され
る標準的なエラー訂正方法ではデータ内の高々１個まで
のエラーしか訂正できないからである。従って、64個あ
るデータ列のそれぞれは、おのおのが16ビットの４個の
出力フィールドに分割されることになる。従来のエラー
訂正法で知られているように、各64ビットフィールドは
パリティビット７個から成る対応集合をもつ。論理フィ
ールドを相互配置すれば、完全な列ブロックまたは、そ
のブロックに対応する選択回路106、またはそのブロッ
クに対応するセンス増幅器107に欠陥があっても回路が
エラー訂正手段により完全に機能するということが可能
となるはずである。 先に説明したように、本発明の実施例は、４者択一選
択が回路140内で行われるようにするために、64ビット
の回路130から選択される16ビット全ワード出力方式と
なっている。適当な出力部分集合にフラグを立てるには
（回路106で使われる４ビットに加えて）“アドレス”
ビット、即ち列配置ビットが２個回路140内への入力と
して必要となる。出力が８ビットワードである場合に
は、８個のうちから１個選択することを指定するために
ビットが３個必要となる。出力のワード数がさらに大き
い場合も同様に考えることができる。回路140は、シス
テムに関して異なった条件の場合にもすぐに適用可能な
ように出力ワードのサイズがプログラム可能であるか、
あるいはピン選択が可能になっていることが望ましい。
プログラムはROMデータと同時に実行が可能なはずであ
る。 フィールド内のセルの分布は、第１フィールド内の第
１セルのあとに、続くＮ−１個のフィールド内の最初の
Ｎ−１個のセルを続けるという操作をＮ個のフィールド
全部に規則的に実行することで都合よく実現できる。従
って、あるフィールド内の各セルは他のＮ−１個のセル
により物理的に分離される。その結果、Ｎ個のフィール
ドは相互配置となり、セルが連なった規則正しいパター
ンのシーケンスが形成されることになる。列ラインはN/
2個のグループに入ることが望ましい。何故なら、Ｎ個
あるセルのうちの１個のみが、シーケンスが１個読み出
されるごとに選び出されるからである。全フィールドで
これらオーバーヘッド回路を共有できるため、センス増
幅器とシンドロームデコード回路を減らすことができ
る。16ビットの出力を得るためには64個のデータビット
（それに加えて７個のパリティビット）が読み出され
て、センス増幅器71個と訂正回路の集合を通過しなけれ
ばならないという点で幾分無駄がある（かもしれな
い）。しかし、16ビットフィールドの集合を用いること
でセンス増幅器16個（およびパリティ用に５個）のみ必
要となる場合の実施例と比べると本発明の実施例のほう
がシステム全体の効率にしろシリコンの効率にしろ上回
っている。何故なら、前者では16ビット出力（に加えて
パリティビット５個）のおのおのに対して全データを記
憶するために21ビット必要なのに対して、ここに開示し
た方式ではデータ64ビットにつきパリティビットを余分
に７個使うだけだからである。 発明の効果 以上説明したことからこの発明により以下のような効
果が得られることがわかる。 この発明は、隣り合うビットラインが相互配置した相
異なる論理フィールドに属する構成のＸセルROMに関す
るものである。相異なるフィールドに属する隣り合うビ
ットライン何本かから成る集合の中の１本のビットライ
ンだけが検出装置に接続している。その結果、ある特定
の論理フィールドの要素となっているビットラインは物
理的に分離される。 この発明では、ビットラインと論理フィールドを構成
する連想メモリセルが広く分布していることに特徴があ
る。その結果、回路欠陥部分がビットライン２本以上に
またがっていても論理フィールド１つにつきエラー１個
にすることができる。 この発明では、各論理フィールドに関連したパリティ
ラインの集合がエラー訂正回路に用いられている。従っ
て、ある特定の論理フィールド内でパリティラインとそ
れに関連するパリティメモリセルが互いに物理的に分離
している。 この発明では、論理フィールド集合に対して、１つの
論理フィールド内のエラー１個を訂正する能力があるエ
ラー訂正回路の集合が用いられている。各エラー訂正回
路は充分小さいためシリコン面積を有効に用いることが
できる。 この発明では、列間のスペースを利用してセンス増幅
器が設けてある。その結果、スペースの節約ができる。

【図面の簡単な説明】 第１図は、この発明に従って構成されたメモリの一部を
図式的に表わした図であり、 第２図は、第１図の回路内のメモリマトリックスのセグ
メントを図式的に表示した図である。 （主な参照番号） 100……主メモリマトリックス、 100′……対称メモリマトリックス、 102……データ列ブロック、パリティ列ブロック、 106……Ｌ者択一選択回路、 107……センス増幅器、 108……ダミーメモリセルライン、 110……行デコーダ、 120……列デコーダ、 130……シンドロームワード形成回路、 140……Ｍ者択一選択回路、 160……シンドロームワードデコーダ、 170……エラー反転回路、 172……排他的論理和ゲート、

フロントページの続き (72)発明者 ハロルド エル．デーヴイス アメリカ合衆国 75056 テキサス ザ コロニー メレル 5408 (72)発明者 ロバート ジエイ．プロブステイング アメリカ合衆国 76226 テキサス ア ーギル ボツクス 301 アール エフ デイ ナンバー１ (56)参考文献 特開 昭57−66595（ＪＰ，Ａ) 特開 昭53−68039（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．複数の行ライン（０〜511）と、 上記複数の行ラインに直交する複数の出力ライン（C₁、
   B₁・・・C₈、B₈）と、 上記複数の出力ライン（C₁、B₁・・・C₈、B₈）の間に接
   続された複数のメモリセルとを具備しており、 上記複数のメモリセルの各々は、上記複数の行ライン
   （０〜511）のうちの１本により制御されて、１本の行
   ライン選択操作によって上記選択行ラインによる上記メ
   モリセルの制御が可能となるようになされている、集積
   回路読取り専用記憶装置であって、該集積回路読取り専
   用記憶装置は更に、 １つの行ラインを選択する手段（110、112）と、 少なくとも１本の出力ラインを選択する手段（120）と
   を具備しており、 上記出力ラインは、列ラインの間に配置されたビットラ
   イン（B₁・・・B₈）を有し、上記列ラインは、選択され
   た列ラインがアドレスされるときに、第１及び第２のデ
   ータ信号が、各選択された列ライン（C₁・・・C₈）の第
   １及び第２の側に配置された第１及び第２のビットライ
   ン上に現れるように、接続されており、 １つの論理フィールドにはいかなるメモリセルも２個物
   理的に隣接しないという性質をもつの複数の論理フィー
   ルドの上記メモリセルにデータが記憶され、 上記選択手段（120）は、１つの論理フィールドからデ
   ータを読み取り、第１の組の列ラインを同時に選択する
   ように動作する列デコーダ手段を有し、 選択信号に応答して、各選択された列ラインごとに、上
   記第１と第２のデータ信号のうちの一方のみを選択する
   ためのデータ選択手段が設けられている ことを特徴とする集積回路読取り専用記憶装置。 ２．上記列デコーダ手段は、上記第１の組の列ラインの
   間に配置された少なくとも２本の列ラインからなる第２
   の組の列ラインを同時に選択することにより、別の論理
   フィールドからデータを読み取るように動作し、 上記列ラインの第２の集合の列ラインの各々は、上記第
   １の集合の列ラインの内の対応する列ラインに続く隣り
   に配置されており、 上記列ラインの第１と第２の集合の対応する列ライン
   は、共通ビットライン（B₁・・・B₈）の集合の１つと１
   行につき２個のメモリセルとにより分離され、該メモリ
   セルは上記第１と第２の論理フィールド内に１個ずつ存
   在し、 上記第１の論理フィールド内のメモリセルは、上記列ラ
   インの第１の集合内の対応する列ラインと上記共通ビッ
   トラインの集合の１つとの間に接続されており、上記第
   ２の論理フィールド内のメモリセルは、上記共通ビット
   ラインの集合の１つと上記列ラインの第２の集合内の対
   応する列ラインとの間に接続されていることを特徴とす
   る特許請求範囲第１項に記載の集積回路読取り専用記憶
   装置。 ３．上記論理フィールドの１つと関連づけられるパリテ
   ィ列ラインの集合で、上記１つの論理フィールド内のデ
   ータである第１のパリティデータを伝送し、上記１つの
   論理フィールドの上記列ライン（C₁・・・C₈）から離れ
   て位置するパリティ列ラインの集合と、 上記１つの論理フィールド内に記憶されたデータと上記
   第１のパリティデータとに応答し、上記１つの論理フィ
   ールド内のデータエラーの存在とその位置を示すエラー
   ポインタ信号を発生するエラー訂正手段と をさらに備えることを特徴とする特許請求範囲第１項ま
   たは第２項に記載の集積回路読取り専用記憶装置。