KR950001835B1 - 인터디지테이션된 비트 라인 롬 - Google Patents

Abstract

내용 없음.

Description

[발명의 명칭}

인터디지테이션된 비트 라인 롬

[도면의 간단한 설명]

제1도는 본 발명에 따라 구성된 메모리의 부분을 개략적으로 나타낸 것이다.

제2도는 제1도 회로내의 메모리 매트릭스의 세그멘트를 개략적으로 나타낸 것이다.

* 도면의 주요부분에 대한 부호의 설명

100, 100' : 메모리 매트릭스(메모리 블럭) 102 : 칼럼(column)블럭

105, 152, 155,157 : 트랜지스터 107 : 센스증폭기

110 : 로우(row)디코더 112, 114 : 입력회로

120 : 칼럼 디코더 160 : 디코딩 회로

170 : 에러 변환장치 172 : 베타 OR회로

[발명의 상세한 설명]

본 발명은 집적회로 메모리 특히 롬(ROM)관한 것이다.

종래에 사용되는 일반적인 롬은 칼럼 라인(column line)과 비트 라인을 택일하는 X셀 롬이다.

각각의 칼럼 라인은 단일의 트랜지스터 메모리 셀에 의해 인접하는 비트 라인에 연결되고, 상기 메모리셀은 스레스홀드가 매우 높아서 영구적으로 오프 상태이거나 아니면 정상적으로 스레스 홀드가 낮아서 게이트가 높을 때 전도가 되도록 프로그램 되어있다.

작동에 있어서, 칼럼 디코더 회로로부터 나오는 신호는 풀 다운(pull down)트랜지스터를 제어하여 선택된 칼럼 라인이 접지되게 하고 또 NMOS 패스(pass) 트랜지스터를 인접하는 비트 라인에 온 시켜 비트 라인으로부터의 전류 통로가 온 상태로 프로그램되어 있는 선택된 로우(row)에서 그러한 트랜지스터를 위해 접지되게 한다.

접지되는 통로를 가지고 있는 그러한 비트 라인은 초기의 충전된 상태로부터의 전압에서 강하되어지고, 반면 매우 높은 스레스 홀드로 프로그램된 트랜지스터에 연결된 비트 라인은 사전에 충전된 전압상태에서 유지되어 진다.

따라서 선택된 칼럼 라인에 대해 인접하는 두비트 라인상의 전압 레벨은 각각 대응하는 메모리 셀 내의 데이타를 가르킨다.

X셀 롬은 단지 하나의 칼럼 라인만이 선택되어도 2개의 비트가 사용가능하므로 본질적으로 2개에 의한[이하 '바이투(by-2)'라 함]소자이다.

각각은 칼럼 라인을 풀다운 시키기 위해 전력이 요구되기 때문에 단지 4칼럼 라인만을 풀다운 시켜 8비트출력을 제공하기 위해 바이투(by-2)특성을 사용하여 왔다.

본 발명은 인터디지테이션(interdigitation)된 다른 논리 필드(field)에 속하는 이웃하는 비트 라인을 가진 X셀 롬에 관한 것이다.

여기서, 다른 필드내에 있는 여러개의 인접하는 비트 라인의 세트중 단지 한 비트 라인만이 센스(sense)장치에 연결되어있다.

그러므로 주어진 논리 필드의 요소인 비트 라인은 물리적으로 분리되어 있다.

본 발명의 특징은 논리 필드를 완성시키는 비트 라인과 그에 연동되는 메모리 셀을 넓게 분배시키는 것으로서, 두개 이상의 비트 라인 위에 뻗어있는 회로의 결함 부분이 논리 필드당 단지 하나의 에러만을 야기시키는 것이다.

본 발명의 다른 특징은 각 논리 필드와 관련된 한세트의 패리티 라인을 에러수정회로에서 사용하는 것이며, 상기 패리티 라인과 특별한 논리 필드에 대한 패리티 메모리 셀은 물리적으로 서로서로 분리되어 있다.

본 발명의 또다른 특징은 논리 필드에서 단일의 에러를 수정할 수 있는 한세트의 에러 수정회로와 함께 실리콘 영역의 효율적인 사용을 제공하기에 충분한 크기로 된 한 세트의 논리 필드를 사용하는 것이다.

본 발명의 또다른 특징은 온 피치(On-pitch) 센스 증폭기를 제공하기 위해 칼럼 그룹의 피치에 의해 제공되는 공간을 사용하는 것이다.

LSI 메모리(25만개 이상의 트랜지스터를 수장)에 있어서, 대규모 집적회로가 소형의 것보다 더 많은 결함을 갖고 있기 때문에 회로내의 결점을 보상하여 칩의 역량을 향상시키기 위해 여분의 칼럼(또는 로우)을 사용하는 것이 보통이다.

공지된 것과 같이 롬에서의 리던던시(redundancy)의 수행은 여분의 칼럼 또는 로우에서 데이타를 프로그램하는 것이 어렵기 때문에 극도로 어렵다.

회로가 저 전력으로 작동되는것이 매우 중요하기 때문에 대용량의 회로를 설계하는 사람의 다른 관심 중 하나가 회로내에서의 전력소비이다.

X-셀 롬의 경우에 종래의 설계자들은 N/2 칼럼을 작동시켜 N-비트 출력을 얻기 위해 X셀 롬의 바이투 특성을 이용하여 저 전력인 멀티 비트 롬을 만들었다.

본 발명의 양품률을 증진시키기 위해 여분의 로우나 칼럼 대신 에러 수정회로를 사용하지만 메모리 요소들이 논리 필드(각각의 필드는 여러개의 워드를 가지고 있음)내에 배치되어 있기 때문에 최소이상의 전력을 사용하는 X-셀 롬에 관한 것으로써, 상기의 어느 두 요소도 인접하지 않기 때문에 활동하는 칼럼당 두개의 출력신호를 얻는 전력 절감의 특성은 없다. 놀리 필드의 규격은 실리콘 영역의 사용에서 충분할 수 있을 정도로 크게 선택된다.

제1도는 본 발명에 따른 주 메모리 매트릭스의 반을 개략적으로 도시한 것이다.

주 메모리 매트릭스(100)는 J데이타 칼럼 블럭(102)과 한세트의 K패리티칼럼 블럭(102)으로 분배되어 있다.

특별한 예로써 64 데이타 칼럼 블럭과 7패리티 칼럼 블럭이 있다.

이 예에서는 각각의 칼럼 블럭은 종래형의 X-셀 어레이 레이아우트를 사용하는 칼럼 라인과 인접하는 비트 라인 사이에 배치된 트랜지스터에 16(혹은 L)프로그램 가능한 장소를 제공하는 8칼럼 라인과 8비트라인으로 구성된다.

입력회로(112)로부터 나오는 로우 어드레스에 응답하는 로우디코더(110)는 칼럼 블럭(102)을 통해, 이 도면에서, 수평으로 이동하는 512워드 라인 중 하나를 가동시킨다. 입력회로(114)에 응답하는 칼럼 디코더(120)는 71회로(106)에서 한 칼럼 라인이 각 데이터와 패리티 칼럼 블럭인 한 세트의 71칼럼 라인을 선택한다.

회로(106)의 각각은 별개의 논리 필드에서 16(또는 L)셀로부터 1을 선택한다.

선택된 71비트 라인의 각각은 선택된 비트 라인에서의 전압 레벨을 기준 전압과 비교하는 대응하는 센스 증폭기(107)에 연결되어 있다.

상기 기준전압은 메모리 셀의 두번째 반을 유지하고, 대칭성 메모리 매트릭스(100')에 있는 더미(dummy)메모리 셀로부터 선 (108)을 따라 나온다.

제1도의 오른쪽에서는 패리티 칼럼 블럭을 나타낸다.

실시예에서 이것들이 오른쪽에 있지만 칼럼 필드내의 어느곳에나 설치될 수 있다. 본 기술분야에서는 64비트 이하 주로 8 또는 16비트의 롬 메모리 출력이 사용된다.

이 경우에는 논리 필드 중 선택된 보조 필드는 후술하는 것과 같이 두번째 선택 단계에서 선택된다. 동일한 실시예에서 논리 필드 내 64데이타 요소(각각의 칼럼 블록으로부터 하나)내의 비트들은 16비트의 4(또는 M)그룹으로 조직되어진다.

이러한 아키텍쳐(architecture)는 16비트 워드 폭 출력을 사용하기 때문이다. 그래서 각각의 논리 필드에는 4워드가 있다.

7(K) 패리티 블럭은 16비트 워드상에 형성되지 않고 64요소 논리 필드에 기초하여 형성되어 있고, 에러 수정에 기여되는 실제의 실리콘 부분은 필드내의 수정되는 비트수가 증가함에 따라 감소하기 때문이다.

시스템의 고리는 여러가지의 호환성에 영향을 가한다. 바이-16(by-16)또는 바이-8(by-8)출력은 대중의 일반 시스템과 잘 정합된다.

종래 4개의 선택으로부터 하나는 출력될 16비트를 집어 내기 위해 행해져야 한다.

이러한 선택은 선택적이고, 본 발명은 논리 필드의 전체폭인 출력과 함께 사용될 수 있다.

필드의 크기에는 호환성이 있고, 큰 필드는 패리티용 실리콘 사용의 효율을 증가시키지만 더 많은 센스 증폭기, 에러 수정을 위한 더 많은 시간 및 더 많은 검지회로를 요구한다.

필드에서 단, 하나의 에러가 수정되기 때문에 더 큰 필드는 같은 필드에서 두개 이상의 에러 가능성을 증가시키고 양품률을 감소시킨다.

에러 수정회로는 본 기술분야에서 잘 알려져 있다.

해밍 코드 방법은 신드 롬 워드로 표시되어 있는 K비트 포인터를 유도하기 위해 축적된 패리티 비트와 출력 데이타를 결합하는 일련의 패리티 점검에 의해 논리 필드내의 어느 위치에서 단 하나의 에러를 수정한다.

해밍 코드 방법에 따른 신드 롬 워드를 형성시키기 위한 논리 작동에 대한 내용은 1950년 4월자의 벨 시스템 네크니칼 저어널 볼륨 29 ＂에러 검지 및 수정 코드＂라는 책의 P 147-160에 기술되어 있다.

크기 K-1의 신드 롬 워드를 사용하고 데이타 소자의 하나에서 에러를 수정하지 않을 에러 수정의 선택 방법은 현재 계류중에 있는 출원 제 B-4016과 제 B-4012에 기술되어 있다.

본 발명은 상기의 에러 수정방법과 함께 사용될 수 있으며, 2개 이상의 에러를 수정할 수 있는 다른 에러 수정 방법은 공지되어 있다.

신드 롬 워드는 회로(130)에서 데이타와 패리티 비트로부터 형성된다.

신드 롬 워드 형성회로(130)와 신드 롬 워드 디코딩 회로(160)사이의 장소(회로 140)에서 회로(130)를 통해 지나가는 선 (109)상의 데이타 신호에 있는 4개의 선택으로부터 선택단자(1)를 수행하는 것이 편리하다.

회로(130)(140)(160)는 에러수정 방법의 견지에서 공지된 것이다.

신드 롬 워드 디코딩 단계는 에러가 있을 경우에 시작되어 진다.

에러가 없을 경우에는 회로(130)는 에러 수정을 나타내는 신호를 발생시킨다.

에러가 존재할 때 상술한 특허출원에 기술되어 있는 수정기술을 사용하여 에러가 출력될 16비트 보조 필드내에 있는지 없는지를 결정할 필요가 있고 에러가 48잔여 비트 중 어느 하나에 있으면 에러를 전환시킬 필요가 없다.

상기 두개의 표준이 만날 때 논리부는 베타 OR회로(172)의 하나를 이끄는 수정 라인(174)상에 놓이고, 4데이타 라인(109')세트 중 선택된 하나로써, 데이터 라인(109')상의 비트는 회로(172)에서 인버트되어진다.

라인(174)상의 신호의 레벨이 0일 때 데이타는 회로(172)를 통해 인버트되지 않은 채 통과하게 된다.

에러 변환장치는(170)는 베타 OR회로(172)를 16개(또는 요구하는 수)모아둔 것이다.

L논리 필드로부터 하나의 선택과 인터 디지테이션의 잇점은 에러 수정회로의 형에 관계없이 나타난다는 것은 중요하다.

계류 중에 있는 출원서에 기술된 시스템은 레이 아우트의 단순성이 불완전한 에러 수정의 불리함을 극복하기 때문에 호환성이 있다.

그러나 본 발명에 대해 최적 실시예는 아니다.

제2도에는 칼럼 블럭(102)과 선택회로(106)하나의 내용이 상세하게 도시되어 있다.

블럭(102)내에 있는 칼럼 라인과 비트 라인의 배치는 제2도의 상단에 표시되어 있고, 거기에서 첫번째 수직 라인은 비트 라인(1)에 의해 추종되는 칼럼 라인(1)이고, 그 다음은 비트 라인(2)에 의해 추종되는 칼럼 라인(2)인 씩으로 되어 있다.

8칼럼 라인과 8비트 라인은 풀업(pull up) 트랜지스터에 의해 VCC에 연결되어 있고, 상기 트랜지스터는 본 실시예의 분리된 신호에 의해 제어된다.

세트 업 기간동안 칼럼 라인과 비트 라인은 풀업 트랜지스터에 의해 VCC에 사전에 충전되어진다.

본 실시예에서, 풀업 트랜지스터는 P채널 트랜지스터이며, 이것이 CMOS회로이기 때문이다.

풀업 트랜지스터 아래에 ＂101＂로 표시된 블럭이 있고, 그 블럭에는 센스 증폭기용 전압기준을 제공하기위해 사용되는 더미 워드 라인이 있다.

제1도에 도시된 메모리 블럭(100)은 전체 메모리 어레이의 반을 구성한다.

대칭성 때문에 블럭(100)으로부터 나오는 데이타 신호는 반대 블럭(100')에 있는 더미 워드 라인에 의해 발생되는 라인(108)상의 더미 데이타 신호와 비교되어 진다.

반대블럭(100')으로 나오는 워드 라인이 선택되면 그때 블럭(100)내의 더미 워드 라인(101)이 선택되어진다.

더미 워드 라인 아래에 512로우의 프로그램된 트랜지스터로 구성된 메모리 매트릭스가 있다.

제1도에 도시된 것과 같이 16셀 칼럼을 포함하는 64칼럼블럭(패리티 갈럼은 제외)이 있기 때문에 1024칼럼과 512로우가 있다.

그리고, 각각의 1/2 메모리에 내장된 전체 데이타 비트수는 1/2메가 비트이다.

바닥 워드 라인 아래에서, 회로(106)는 수정 칼럼 라인을 선택하는 기능을 행하고, 적당(왼쪽 또는 오른쪽)인접하여 있는 비트 라인과 센스 증폭기 회로(107)사이를 연결시키는 역할도 한다.

＂103＂으로 표시되어 있고 3비트 바이너리 어드레스에 의해 분리되어 표시되어 있는, 한세트의 8칼럼 디코드 라인은 칼럼 디코더(120)로부터 들어간다.

각각의 8칼럼 디코드 라인은 8칼럼 라인의 하나에 연결된 트랜지스터(105)의 게이트를 제어한다.

모든 8칼럼 디코드 라인은 회로(106)로부터 다음 회로(106)와 메모리 매트릭스를 가로질러 모든 곳으로 향해 지나간다.

작동상에 있어서, ＂10＂으로 표시된 특정 칼럼 즉, 칼럼 C₃이 가지고 있는 풀 다운 트랜지스터(105)가 온 산태로 되어 있기 때문에 그 칼럼 라인은 접지 되어진다.

칼럼 라인의 전압 강하는 칼럼 라인의 인접하는 비트 라인(B₂와 B₃)상의 두 P채널 패스 트랜지스터(152)를 턴온 시킨다.

각각의 칼럼 라인은 두개의 비트라인을 턴온하기 때문에 각각의 비트라인은 인접하는 칼럼 라인에 연결된 두개의 P채널 패스 트랜지스터를 가진다.

그러므로 칼럼 라인이 선택될 때마다 두개의 비트 라인은 메모리 매트릭스와 회로(106)사이에서 연결된다.

종래의 롬에서, 동시에 이러한 두개의 신호를 사용하여 더 많은 칼럼 라인이 필요 이상으로 낮게되는 것을 피하여 전력을 절약시키는 것이 보통이었다.

이 경우에 이러한 두개의 잠재적으로 유용한 신호 중 하나는 사용되지 않는다.

8비트 라인은 수평으로 된 라인(103)과 라인(104)에 연결된 두개의 그룹으로 연결되어 있다.

이러한 두 그룹의 라인 중 하나는 수평으로 된 라인(154)상의 신호에 의해 선택되고 다른 그룹의 라인은 수평으로 된 라인(156)상의 신호에 의해 선택된다.

라인(154)(156)은 제로(zero)번째 (최소로 나타남)비트의 칼럼 어드레스이며 각각의 보수(complement)이다.

그룹(103)이나 그룹(104)에 있는 4비트 라인 중 단지 하나가 어떤 적당한때에 선택되고 그리고 라인(103)또는 라인(104)중 단지 하나가 그때에 선택되기 때문에 단지 하나의 연결만이 센스 증폭기에 대한 입력인 테이타 출력 터미날(113)에 대한 칼럼 어드레스(CAO와 그것의 보수)의 최소로 나타난 비트에 의해 제어되는 P채널 패스 트랜지스터(152)와 트랜지스터(155) 또는 트랜지스터(157)를 통과하는 비틀인으로부터 행해진다.

도시된 개략도는 금속 칼럼 라인과 금속 비트 라인에 대한 접촉이 4개의 메모리 셀에 의해 분배되어 있고, ＂X＂ 형태를 취하기 때문에 X셀 롬으로 필드에 관계된다.

이 형태는 각 칼럼 라인과 두개의 인접하는 비트 라인 사이의 트랜지스터가 매우 밀집한 레이아우트에 도움이 되도록 한다.

본 발명의 실제 실시에서는이러한 특정 분배 접촉 특성을 사용하거나 제2도에 도시된 것과 같이 위치된 레이 아우트를 사용할 필요가 없다.

이러한 점에서 본 발명과 종래의 기술 사이에서의 차이는 대체 비트와 칼럼 라인을 가지는 롬이 본질적으로 바이투이고 인접하는 비트 라인 상에서 유용한 두 신호를 사용한다는 것이다.

이렇게 함에 의해 16비트가 8칼럼 라인을 아래로 당김에 의해 억세스 되기 때문에 능동전력은 감소되고, 칼럼 디코드 라인상의 용량은 감소된다.

대조적으로 본 발명에서 71칼럼 라인(64 데이타와 7패리티)은 부대적인 능동 전력의 증가와 함께 16비트 출력을 위해 떨어져야 한다.

상기와 같은 칼럼 라인과 비트 라인의 기하학적 배치는 명백한 2가지의 잇점을 가지고 있다.

레이아우트를 위해 사용되는 잇점은 16라인에 의해 점유된 수평공간이, 메모리 매트릭스 내의 비트 라인과 칼럼 라인 사이의 작은 트랜지스터의 실리콘 리얼 에스테이터(real estate)폭보다 더 큰 폭을 취하는 센스 증폭기(107) 등과 같은 다른 회로용으로 유용하다는 것이다.

메모리 셀로부터 출력신호를 검지하기 위해 칼럼 라인 피치에 대한 비트 라인 상에다 센스 증폭기 또는 다른 검지 회로를 설정시키는 것은 매우 어렵다.

에러 수정회로와 밀접하게 연결된 두번째 차이는 16메로리 셀 트랜지스터로 부터 단지 하나만이 이 칼럼블럭내에 억세스 되기 때문에 데이타는 논리적으로는 분리되고 물리적으로는 중첩되는 16필드로 구성된다는 것이다.

이러한 배치용으로 사용되는 기하학적 배치에 대해 사용되는 용어가 인터디지테이션이다.

상술한 것과 같이 모든 요구되는 비트 라인(8,16 또는 다른수)을 동시에 온 시키고 또 동시에 유용한 모든 데이타를 집어내는 것이 매우 간단하고 효율적이기 때문에 종래의 기술에서는 결점이 될 수도 있다.

에러 수정회로가 사용될 때 이러한 구조에서 쉽게 분명해지지 않는 잇점이 있다.

기판에서의 결점, 숏트회로 또는 다른 에러소스가 있을 경우 이 블럭내의 한 로우 라인(아마도 하나 이상의 로우 라인)에서 2개 이상(최고 16개)의 인접하는 메모리 셀을 제거할 수 있고, 그리고 또 주어진 논리 필드로부터 비트들이 다른 논리 필드로부터의 15비트에 의해 분리되기 때문에 다른 16논리 필드의 각각에서 여전히 단지 하나의 에러만 야기된다.

이러한 것은 에러 수정의 표준 방법이 데이타내에서 하나의 에러를 수정할 수 있기 때문에 중요하다.

그래서, 각각의 한세트의 데이타로 구성되는, 64데이타 칼럼은 에러가 정정되어지고 16비트의 4출력 필드로 분할된 것이다.

각각의 64비트 필드는 공지된 에러 수정의 기술에서와 같이 대응하는 7패리티 비트세트를 가지고 있다.

논리 필드의 인터디지테이션으로써, 칼럼블럭, 결함이 있는 대응하는 센스 증폭기(107) 또는 대응하는 선택회로(106)를 완전하게 하고 에러수정에 의해 회로가 완벽히 작동한다.

상술한 것과 같이 본 실시예에서, 회로(130)로 들어가는 64비트로부터 선택되는 16비트의 워드 폭 출력이 있기 때문에 4선택으로부터의 하나는 회로(140)에서 행해진다.

두개의 어드레스나 칼럼 설정 비트는 회로(140)에 대한 입력으로 적당한 출력 보조 세트 (회로(106)에서 사용되는 4비트 이외의 것)를 플래그 시키기 위해 필요하다.

출력이 8비트 워드일 때 3비트가 8선택으로부터 하나를 명시하기 위해 요구된다.

회로(140)가 다른 시스템의 요구조건에 쉽게 적용될 수 있는 회로를 만들기 위해 프로그램 가능한 또는 출력 워드 크기의 핀 선택 가능한 선택단자를 포함한다.

이러한 프로그램은 롬 데이타와 함께 동시에 행해진다.

필드내에서 셀들이 펼쳐지는 것은 전체 N 필드에 대해 N-1의 뒤따르는 필드에서의 N-1 첫번째 셀에 의해 추종되는 첫번째 필드에서 첫번째 셀을 가짐에 의해 규정된 형태대로 편리하게 행해진다.

그러므로 필드내의 각 셀이 N-1 다른 셀에 의해 물리적으로 분리되기 때문에 N 필드는 계속해서 규정된 형태에 따라 인터디지테이션 되어진다.

칼럼 라인은 N/2의 그룹내에 있게 되고, 그래서 N셀 중 단지 하나만이 각각의 판독 시퀀스에서 선택된다.

그러므로 모든 필드가 이러한 오버헤드 회로를 분담할 수 있기 때문에 센스 증폭기와 신드롬 워드 디코딩 회로를 절감시킬 수 있다.

16비트의 출력을 얻기 위해 64데이타 비트(패리티 비트와 함께)가 판독되어야 하고 수정회로 이외에 71센스 증폭기의 세트를 통과해야 하는 등의 낭비성이 조금 있다.

그러나 전체적인 시스템 효율과 실리콘 효율은 한세트의 16비트 필드를 사용한 것 보다 더 좋고 그리고 단지 16(5 패리티 이외)센스 증폭기 만이 요구된다.

각 16비트 출력(5여분의 패리티 비트)에 대해 전체 21비트의 데이타 저장을 요구하기 때문에 상술한 구조는 64비트의 데이타당 7여분의 패리티 비트만을 사용한다.

Claims (3)

1. 복수개의 로우(row) 라인과 (0에서 511) ; 상기 복수개의 로우 라인과 수직한 복수개의 출력 라인(C₁, B₁…C₈, B₈)과 ; 상기 복수개의 로우 라인(0에서 511) 중 하나에 의해 복수개의 메모리셀 각각이 제어되고 그에 의해 로우 라인의 선택은 메모리셀들이 그 로우 라인에 의해 제어될 수 있도록 해주는, 상기출력 라인들(C₁, B₁…B₈) 사이에 연결된 복수개의 메모리셀들과 ; 로우 라인을 선택하는 수단(110,112)과 ; 적어도 하나의 출력 라인을 선택하는 수단(120)으로 구성된 롬(ROM)에 있어서, (가) 상기 출력 라인은 컬럼 라인들과 인터디지테이트된 비트 라인들(B₁…B₈)로 구성되고, 상기 컬럼 라인들은 선택된 컬럼 라인들이 번지지정될 때 제 1 및 제 2 데이터 신호들이 각 선택된 컬럼 라인(C₁…C₈)의 제 1 및 제 2 측에 놓인 제 1 및 제 2 비트 라인상에 위치하도록 해주며 ; (나)는 논리 필드에서는 두개의 메모리셀들이 물리적으로 인접하지 않는 특성을 갖고, 논리 필드 내의 상기 메모리셀 내에 데어터가 기억되며 ; (다) 선택수단(120)은 하나의 논리 필드로부터 데이터를 판독하기 위한 컬럼 디코더 수단으로 구성되고, 제 1 컬럼 라인 세트를 동시에 선택하도록 작동가능하며 ; (라) 데이터 선택 수단(155,157)은 선택된 각 컬럼 라인에 대하여 상기 제 1 및 제 2 데이터 신호의 하나만을 선택하기 위하여 선택신호에 대응하여 작동가능하도록 구성된 것을 특징으로 하는 집적회로 롬.
2. 제 1 항에 있어서, 상기 컬럼 디코더 수단은 상기 제 1 컬럼 라인 세트와 인터디지테이트된 적어도 두개의 컬럼 라인 제 2 세트를 동시에 선택함에 의해 또다른 논리 필드로부터 데이터를 판독하도록 작동가능하고, 상기 제 2 컬럼 라인 세트의 각 컬럼 라인들(C₁…C₈)은 상기 제 1 컬럼 라인 세트에서 대응하는 컬럼 라인에 연속하여 그 다음에 배치되고 ; 상기 제 1 및 제 2 논리 필드내에 있는 하나의 로우당 두개의 메모리셀에 의해 분리되며 ; 상기 제 1 논리 필드 내의 메모리셀들은 상기 제 1 컬럼 라인 세트 내의 대응하는 컬럼라인과 상기 공통 비트 라인 세트 중 하나와의 사이에서 연결되고, 상기 제 2 논리 필드 내의 메모리셀들은 상기 공통 비트 라인 세트 중 하나와 상기 제 2컬럼 라인 세트내의 대응하는 컬럼 라인 사이에서 연결되어 있는 것을 특징으로 하는 집적회로 롬.
3. 제 1 항 또는 제 3 항에 있어서, 상기 논리 필드 하나의 데이터를 나타내는 제 1 패리티 데이터를 가지고 상기 논리 필드 하나의 상기 컬럼 라인(C₁…C₈)으로부터 분리되어 위치한, 상기 논리 필드 중 하나와 관련된 패리티 컬럼 라인 세트(102)와 ; 상기 논리 필드 중 하나의 데이터 에러 존재와 위치를 알려주는 에러 포인터 신호를 생성하기 위한, 상기 제 1 패리티 데이터와 상기 논리 필드의 하나에 기억된 데이터에 반응하는 에러수정수단을 더 포함하는 것을 특징으로 하는 집적회로 롬.

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