JPS5873095A - ダイナミツク型メモリ装置 - Google Patents
ダイナミツク型メモリ装置Info
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- JPS5873095A JPS5873095A JP56169887A JP16988781A JPS5873095A JP S5873095 A JPS5873095 A JP S5873095A JP 56169887 A JP56169887 A JP 56169887A JP 16988781 A JP16988781 A JP 16988781A JP S5873095 A JPS5873095 A JP S5873095A
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- Japan
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- switching transistor
- lines
- pit
- memory device
- memory
- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメイナ建ツタ源メモリ装置に関する。
近年、半導体メモリは目覚しく進歩してお勤、スメモＩ
Ｊ （ＲＡ Ｍ ）の集積度の向上という事に関しては
著しい。これは、リソグラフィー精度および加工精度の
向上に伴うデザインルールの縮小化に負うところが多い
が、回路技術的な進歩も見逃すことができない。例えば
、１８８ＣＣＤＩｇ＠ｓｔ ｏｆ Ｔ＠ｅｈｎｌｃａｌ
Ｐａｐ＠ｒＩ、 Ｐ ８４ 、 Ｆ＠ｂ。
Ｊ （ＲＡ Ｍ ）の集積度の向上という事に関しては
著しい。これは、リソグラフィー精度および加工精度の
向上に伴うデザインルールの縮小化に負うところが多い
が、回路技術的な進歩も見逃すことができない。例えば
、１８８ＣＣＤＩｇ＠ｓｔ ｏｆ Ｔ＠ｅｈｎｌｃａｌ
Ｐａｐ＠ｒＩ、 Ｐ ８４ 、 Ｆ＠ｂ。
１９８１、 ’ Ａ １００ ｕｓ ６４Ｋ Ｄｙｎ
ａｍｉｅ ＲＡＭｗｓｌｌｌｇ Ｒ＠ｄｕｎｄａｎｅｙ
Ｔ＠ｅｈｎｌｑｕｅｓ ’に記載されている様なシェ
アード・センスアン！方式は周辺回路部の占有率を大幅
に減少させている。従来、１個のセンスアンプには１対
のピット線が接続されていたが、この方式は２対のピッ
ト線が接続され、センスアンプとピット線との間ハスイ
ツチングトランジスタを介して接続されておシ、センス
、リフレッシュ動作時にはスイッチングトランジスタを
動作させて、１対のピット線がセンスアンプと電気的に
接続される様になっている。以下、この方式を多重ビッ
ト線方式と呼ぶことにする。
ａｍｉｅ ＲＡＭｗｓｌｌｌｇ Ｒ＠ｄｕｎｄａｎｅｙ
Ｔ＠ｅｈｎｌｑｕｅｓ ’に記載されている様なシェ
アード・センスアン！方式は周辺回路部の占有率を大幅
に減少させている。従来、１個のセンスアンプには１対
のピット線が接続されていたが、この方式は２対のピッ
ト線が接続され、センスアンプとピット線との間ハスイ
ツチングトランジスタを介して接続されておシ、センス
、リフレッシュ動作時にはスイッチングトランジスタを
動作させて、１対のピット線がセンスアンプと電気的に
接続される様になっている。以下、この方式を多重ビッ
ト線方式と呼ぶことにする。
この多重ビツト線方式の特徴は、メモリセルの数を増加
させてもセンス７７１回路への入力信号を小さくするこ
とがないということである。
させてもセンス７７１回路への入力信号を小さくするこ
とがないということである。
つまり、従来メモリセルの数を増加させるには、ピット
線に接続されるメモリセルの数を多くすることが必然的
であった。しかし、これはピット線の浮遊容量を増加さ
せることになシ１．センスアンプ回路への入力信号を小
さくすることになる。また、ビット密度を上げる為に１
偵のメモリセル中の蓄積容量も小さくせざるを得ないが
、これもまたセンスアンプ−路への入力信号を小さくす
る方向にある。現在、６４にビットダイナミック型ＲＡ
Ｍでは多くｔｉ１本のピット線に６４個のメモリセルを
接続している。これを２５６にビットダイナミックＷ！
ＲＡＭに拡張するには１本のピット線に１２８個のメモ
リセルを接続する方法もあるが、入力信号が小さくなる
ため６４＠のメモリセルを接続し、１個のセンスアンプ
回路に４本のピット線を接続するという多重ビツト線方
式を採用すれば、センスアンプ回路への入力信号を小さ
くすることなく２５６にビット以上のダイナミック型Ｒ
ＡＭを構成することが可能である。
線に接続されるメモリセルの数を多くすることが必然的
であった。しかし、これはピット線の浮遊容量を増加さ
せることになシ１．センスアンプ回路への入力信号を小
さくすることになる。また、ビット密度を上げる為に１
偵のメモリセル中の蓄積容量も小さくせざるを得ないが
、これもまたセンスアンプ−路への入力信号を小さくす
る方向にある。現在、６４にビットダイナミック型ＲＡ
Ｍでは多くｔｉ１本のピット線に６４個のメモリセルを
接続している。これを２５６にビットダイナミックＷ！
ＲＡＭに拡張するには１本のピット線に１２８個のメモ
リセルを接続する方法もあるが、入力信号が小さくなる
ため６４＠のメモリセルを接続し、１個のセンスアンプ
回路に４本のピット線を接続するという多重ビツト線方
式を採用すれば、センスアンプ回路への入力信号を小さ
くすることなく２５６にビット以上のダイナミック型Ｒ
ＡＭを構成することが可能である。
しかし、この多重ビツト線方式の大きな問題点は、メモ
リセルへのデータの書込み時間が従来の方式に比べて多
くかかるということである。
リセルへのデータの書込み時間が従来の方式に比べて多
くかかるということである。
従来の方式で”は、ピット線には直接データ・々スＩＩ
】１０ 、 Ｔ７５が接続されていたため、比較的高
速にピット線にデータを書込むことが可能であった。し
かし、多重ビット線の場合は、データバス線！ん、Ｔ７
５が直接接続された側のピット線は高速でビット線にデ
ータを書込むことは可。
】１０ 、 Ｔ７５が接続されていたため、比較的高
速にピット線にデータを書込むことが可能であった。し
かし、多重ビット線の場合は、データバス線！ん、Ｔ７
５が直接接続された側のピット線は高速でビット線にデ
ータを書込むことは可。
能であるが、センスアンプ回路を挾んで反対側に接続さ
れたピット線はセンスアンプ回路の両側に位置するスイ
ッチングトランジスタを介してデータを書込むことにな
シ、ピット線にデータを書込む時間が比較的長くかかる
ことになる。
れたピット線はセンスアンプ回路の両側に位置するスイ
ッチングトランジスタを介してデータを書込むことにな
シ、ピット線にデータを書込む時間が比較的長くかかる
ことになる。
本発明は上記の事情に鑑みてなされたもので、１個のセ
ンスアンプ回路に２対以上の複数のピット線をそれぞれ
スイッチングトランジスタを介し、て接続する多重ビツ
ト線方式の回路を採用し、データ書込み時に仁のスイッ
チングトランジスタのオン・オフを所定制御する回路構
成とすることによって、センスアンプ回路への入力信号
を小さくすることなくピット線を比較的高速に充電する
ことができ、もって書込み時間を短縮し得、大容量メモ
リとして好適なダイナミック型メモリ装置を提供するこ
とを目的とする。
ンスアンプ回路に２対以上の複数のピット線をそれぞれ
スイッチングトランジスタを介し、て接続する多重ビツ
ト線方式の回路を採用し、データ書込み時に仁のスイッ
チングトランジスタのオン・オフを所定制御する回路構
成とすることによって、センスアンプ回路への入力信号
を小さくすることなくピット線を比較的高速に充電する
ことができ、もって書込み時間を短縮し得、大容量メモ
リとして好適なダイナミック型メモリ装置を提供するこ
とを目的とする。
以下、図面を参照して本発明の一実施例を説明する。第
１図は多重ビツト線方式のダイナミック型メモリ装置を
示しておシ、図において、ＭＣＪ〜ＭＣ４はそれぞれ１
個のＭｏ８）ランジスタＴ、と１個のＭｏ８キヤノ臂シ
タＣ１とで構成される１ビツトダイナ建ツクメモリセル
、ＤＣＪ〜ＤＣ４はそれぞれこれらメモリセルＭＣＪ−
％−ＭＣ４と同構成（Ｍｏｌトランジスタ丁鵞とＭｏ８
キヤノ母シタＣ１よりなる）のダン−セルである。これ
ら／電−セルＤＣＪ〜ＤＣ４０Ｍ０８トランジスタＴ８
のｒ−）はそれぞれダき−ワード線ＤＷＪ〜ＤＷ４に接
続され、メモリセルＭＣＪ〜ＭＣ４のＭｏ８トランジス
タＴ１のダートはそれぞれワード線ＷＬＩ−ＷＬ４に接
続されている。さらに、メモリセルＭＣＪとダン−セル
ＤＣＪのトランジスタＴ１＊Ｔｔの各ドレインはピット
線ＢＬＩに共通に接続され、同様にメモリセルＭＣＪと
ダミーセルＤＣｊのトランジ友りＴ１ｅＴ！の各ドレイ
ンはピット線ＢＬｊに、メモリセルＭＣ３とダン−セル
ＤＣ４のトランジスタ”ＩｓＴ！の各ドレインはピット
１ｉＢＬＪに、メモリセルＭＣ４とダン−セルＤＣＪｔ
のトランジスタＴＩ＊Ｔｔの各ドレインはピット線ＢＬ
、４にそれぞれ接続されている。また、トランジスタＴ
８．Ｔ４にて７リツデフロツグ型センスアング回路８Ａ
を構成し、センスアンプ駆動信号φ８ムによシデータの
検出の動作が実行される。さらに、’＊＊Ｔｓｔｌコン
トロール信号線φテ１によジオン、オフ制御され、上記
センスアンプ回路８Ａと１対のピット線ＢＬＩ 、ＢＬ
ｆｆとの接続をスイッチング制御するスイッチングトラ
ンジスタ、同様にＴ？＋Ｔ＠はコントロール信号線φ！
２によりオン・オフ制御され、上記センス７７７回路８
Ａと１対のピット線ＢＬ３．ＢＬ４との接続をスイッチ
ング制御するスイッチングトランジスタ、トランジスタ
Ｔ＠ｔＴ１＠はカラムデコーダＣＤからの選択信号ＣＤ
Ｊによジオン・オフ制御され、１対のデータバス線 Ｉ
ｌｏ 、 Ｉｌｏと１対のピット線ＢＬｊ、ＢＬ４との
接続をスイッチング制御するスイッチングトランジスタ
である。
１図は多重ビツト線方式のダイナミック型メモリ装置を
示しておシ、図において、ＭＣＪ〜ＭＣ４はそれぞれ１
個のＭｏ８）ランジスタＴ、と１個のＭｏ８キヤノ臂シ
タＣ１とで構成される１ビツトダイナ建ツクメモリセル
、ＤＣＪ〜ＤＣ４はそれぞれこれらメモリセルＭＣＪ−
％−ＭＣ４と同構成（Ｍｏｌトランジスタ丁鵞とＭｏ８
キヤノ母シタＣ１よりなる）のダン−セルである。これ
ら／電−セルＤＣＪ〜ＤＣ４０Ｍ０８トランジスタＴ８
のｒ−）はそれぞれダき−ワード線ＤＷＪ〜ＤＷ４に接
続され、メモリセルＭＣＪ〜ＭＣ４のＭｏ８トランジス
タＴ１のダートはそれぞれワード線ＷＬＩ−ＷＬ４に接
続されている。さらに、メモリセルＭＣＪとダン−セル
ＤＣＪのトランジスタＴ１＊Ｔｔの各ドレインはピット
線ＢＬＩに共通に接続され、同様にメモリセルＭＣＪと
ダミーセルＤＣｊのトランジ友りＴ１ｅＴ！の各ドレイ
ンはピット線ＢＬｊに、メモリセルＭＣ３とダン−セル
ＤＣ４のトランジスタ”ＩｓＴ！の各ドレインはピット
１ｉＢＬＪに、メモリセルＭＣ４とダン−セルＤＣＪｔ
のトランジスタＴＩ＊Ｔｔの各ドレインはピット線ＢＬ
、４にそれぞれ接続されている。また、トランジスタＴ
８．Ｔ４にて７リツデフロツグ型センスアング回路８Ａ
を構成し、センスアンプ駆動信号φ８ムによシデータの
検出の動作が実行される。さらに、’＊＊Ｔｓｔｌコン
トロール信号線φテ１によジオン、オフ制御され、上記
センスアンプ回路８Ａと１対のピット線ＢＬＩ 、ＢＬ
ｆｆとの接続をスイッチング制御するスイッチングトラ
ンジスタ、同様にＴ？＋Ｔ＠はコントロール信号線φ！
２によりオン・オフ制御され、上記センス７７７回路８
Ａと１対のピット線ＢＬ３．ＢＬ４との接続をスイッチ
ング制御するスイッチングトランジスタ、トランジスタ
Ｔ＠ｔＴ１＠はカラムデコーダＣＤからの選択信号ＣＤ
Ｊによジオン・オフ制御され、１対のデータバス線 Ｉ
ｌｏ 、 Ｉｌｏと１対のピット線ＢＬｊ、ＢＬ４との
接続をスイッチング制御するスイッチングトランジスタ
である。
次に、上記のメモリ装置の動作について第２図のタイム
チャートを参照して説明する。まず、読み出し動作の場
合、ワード１ｌＷＬＪからの信号によりメモリセルＭＣ
Ｉが選択された時、同時にダミーワード線ＤＷＪからの
信号によりダ２−セルＤＣＪが選択され、さらにコント
ロール信号φ！１によシスイツチングトランジスタＴ箇
。
チャートを参照して説明する。まず、読み出し動作の場
合、ワード１ｌＷＬＪからの信号によりメモリセルＭＣ
Ｉが選択された時、同時にダミーワード線ＤＷＪからの
信号によりダ２−セルＤＣＪが選択され、さらにコント
ロール信号φ！１によシスイツチングトランジスタＴ箇
。
Ｔ・をオン状態とする。一方、コントロール信号φテ２
によシスイツチングトランジスタＴマ 。
によシスイツチングトランジスタＴマ 。
Ｔ、はオフ状態とする。次に、センスアン！駆動信号φ
−ムによシセンスアンプ回路８ムを動作させてメモリセ
ルＭＣＪの情報を読み出す。同様に、メモリセルＭＣＪ
の情報を読み出す場合にはスイッチングトランジスタＴ
ＩＬＴ＠をオフ状′態とし、スイッチングトランジスタ
Ｔ管 。
−ムによシセンスアンプ回路８ムを動作させてメモリセ
ルＭＣＪの情報を読み出す。同様に、メモリセルＭＣＪ
の情報を読み出す場合にはスイッチングトランジスタＴ
ＩＬＴ＠をオフ状′態とし、スイッチングトランジスタ
Ｔ管 。
２図の時刻ｔ１にてワード線ＷＬＩからの信号によシメ
モリセルＭＣＩが選択される。時刻ｔ！にてデータバス
線Ｉ１０ 、 Ｉｌｏにデータ入力信号が印加される。
モリセルＭＣＩが選択される。時刻ｔ！にてデータバス
線Ｉ１０ 、 Ｉｌｏにデータ入力信号が印加される。
次に、カラムデコーダＣＤからの選択信号ＣＤＪによシ
、時刻ｔ３の時点でスイッチングトランジスタＴ・ 、
Ｔ、６をオン状態としてデータバス線ｘ１０ Ｉ Ｉｌ
ｏと１対のピット線ＢＬＪ、ＢＬ４とを接続する。この
際、従来はコントロール信号線φ！１．φｔ２１ｄ、図
中点線で示すようにハイレベル％ Ｈｌとし、スイッチ
ングトランジスタＴ、−’−Ｔ、はオン状態としていえ
。
、時刻ｔ３の時点でスイッチングトランジスタＴ・ 、
Ｔ、６をオン状態としてデータバス線ｘ１０ Ｉ Ｉｌ
ｏと１対のピット線ＢＬＪ、ＢＬ４とを接続する。この
際、従来はコントロール信号線φ！１．φｔ２１ｄ、図
中点線で示すようにハイレベル％ Ｈｌとし、スイッチ
ングトランジスタＴ、−’−Ｔ、はオン状態としていえ
。
この場合には、ピット線ＢＬＪの浮遊容量とピット線Ｂ
ＬＪの浮遊容量とセンスアンプ回路１９Ａの浮遊容量を
充電しなければならず、さらにスイツチングトランジス
タＴ Ｉ ＊ Ｔ Ｖを介して充電しなければならな
い為、ピッ）ＱＢＬｊが十分に充電されるには比較的長
時間要することになる。ところが、本発明にあっては、
書き込み時間を短縮するために、コントロール信号線φ
Ｔ’ｌ ｅφテ２に新しい信号を印加するようにしてい
る。つまり、カラム選択信号ＣＤＩがハイレベル％ Ｈ
ｊになる時刻ｔｓの前にコントロール信号線φ営１．φ
！！の両方同時Ｋ（あるいはコントロール信号線φ１１
だけ）時刻ｔ、にてローレベル％ Ｌ ｌにする。
ＬＪの浮遊容量とセンスアンプ回路１９Ａの浮遊容量を
充電しなければならず、さらにスイツチングトランジス
タＴ Ｉ ＊ Ｔ Ｖを介して充電しなければならな
い為、ピッ）ＱＢＬｊが十分に充電されるには比較的長
時間要することになる。ところが、本発明にあっては、
書き込み時間を短縮するために、コントロール信号線φ
Ｔ’ｌ ｅφテ２に新しい信号を印加するようにしてい
る。つまり、カラム選択信号ＣＤＩがハイレベル％ Ｈ
ｊになる時刻ｔｓの前にコントロール信号線φ営１．φ
！！の両方同時Ｋ（あるいはコントロール信号線φ１１
だけ）時刻ｔ、にてローレベル％ Ｌ ｌにする。
次に、カラム選択信号ＣＤＪがハイレベル％ Ｈ１にな
った後、適当な時刻ｔ４にてコントロール信号線φＴ％
、φ！２を同時に（あるいはコントロール信号線φ！１
を）ハイレベル％ Ｈｊにする、あるいｔｉｔコント日
−ル信号線φ！！、コントルール信号線φｉ１の順にハ
イレベル１■ｌにする。このようにすることにより、ま
ずビット線ＢＬＪ、′ＢＬ４が充電され、次にセンスア
ンプ回路Ｓムを動作させた後、ビット線ＢＬＪ、ＢＬＪ
が充電されるというシーケンスとなるので、比較的高速
にビット！Ｉ Ｂ Ｌ ７〜ＢＬ４を充電することかで
龜る。これはピッ）ＱＢＬｊ、ＢＬｊの充電に即応して
センスアンプ回路８Ａの状態が定まｐ、仁のセンスアン
プ回路８Ａの一方ノトランジスタ（オン状態）のｒ−ト
容量が小さくなるためである−このようＩｃＢＬＪ〜Ｂ
Ｌ４を十分に充電し、メモリセルＭＣｊｌＣ情報を書き
込んだ後、時刻ｔ、のタイミングにワード＠ＷＬＩをロ
ーレベル％Ｌｌ／とし、時刻ｔ６のタイミングでカラム
選択信号ＣＤＪをローレベル％Ｌｌとする。このように
することによって、データバス線のに与えられたデータ
はピット＠ＢＬａ、センスアン！回路８Ａ、ピット線Ｂ
ＬＪを通じてメモリセルＭＣＪＫ書き込まれる。ここで
、上記コントロール信号線φ？ｌ 、−？２に加える信
号のタイミング時刻ｔ３〜ｔ４間の時間は、ピ’）ト１
ａＢＬ３．ＢＬ４の浮遊容量あるいはセンスアンｆ回路
Ｓムの浮遊容量を充電する時間を考慮して出来る限り短
くすることが望ましい。
った後、適当な時刻ｔ４にてコントロール信号線φＴ％
、φ！２を同時に（あるいはコントロール信号線φ！１
を）ハイレベル％ Ｈｊにする、あるいｔｉｔコント日
−ル信号線φ！！、コントルール信号線φｉ１の順にハ
イレベル１■ｌにする。このようにすることにより、ま
ずビット線ＢＬＪ、′ＢＬ４が充電され、次にセンスア
ンプ回路Ｓムを動作させた後、ビット線ＢＬＪ、ＢＬＪ
が充電されるというシーケンスとなるので、比較的高速
にビット！Ｉ Ｂ Ｌ ７〜ＢＬ４を充電することかで
龜る。これはピッ）ＱＢＬｊ、ＢＬｊの充電に即応して
センスアンプ回路８Ａの状態が定まｐ、仁のセンスアン
プ回路８Ａの一方ノトランジスタ（オン状態）のｒ−ト
容量が小さくなるためである−このようＩｃＢＬＪ〜Ｂ
Ｌ４を十分に充電し、メモリセルＭＣｊｌＣ情報を書き
込んだ後、時刻ｔ、のタイミングにワード＠ＷＬＩをロ
ーレベル％Ｌｌ／とし、時刻ｔ６のタイミングでカラム
選択信号ＣＤＪをローレベル％Ｌｌとする。このように
することによって、データバス線のに与えられたデータ
はピット＠ＢＬａ、センスアン！回路８Ａ、ピット線Ｂ
ＬＪを通じてメモリセルＭＣＪＫ書き込まれる。ここで
、上記コントロール信号線φ？ｌ 、−？２に加える信
号のタイミング時刻ｔ３〜ｔ４間の時間は、ピ’）ト１
ａＢＬ３．ＢＬ４の浮遊容量あるいはセンスアンｆ回路
Ｓムの浮遊容量を充電する時間を考慮して出来る限り短
くすることが望ましい。
上記メモリ装置によれば、センスアンプ回路８Ａへの入
力信号を小さくすることなく、ビット線ＢＬＪ〜ＢＬ４
とセンスアンプ回路８Ａとを接続するスイッチングトラ
ンジスタＴ箇〜ｉ・を書き込み時に１度オフ状態にした
のちオン状態としているので、データバス線１１０ 、
Ｉｌｏと直接接続されていない側の１対のビット線！
ＩＬＪ。
力信号を小さくすることなく、ビット線ＢＬＪ〜ＢＬ４
とセンスアンプ回路８Ａとを接続するスイッチングトラ
ンジスタＴ箇〜ｉ・を書き込み時に１度オフ状態にした
のちオン状態としているので、データバス線１１０ 、
Ｉｌｏと直接接続されていない側の１対のビット線！
ＩＬＪ。
ＢＬｊを比較的高速に充電することができ、書き込み時
間を短縮することができる。
間を短縮することができる。
第３図は本発明の他の実施例に係るメモリ装置を示して
いる。この装置で線、センスアンプ回路８Ａ１個にビッ
ト線Ｂｌ、Ｊ〜ＢＬ４が４本接続されているのは前記第
１図と同じであるが、絖み出し時におけるビット−〇選
択方法が異な夛、ビット線ＢＬＪとビット線ＢＬ４が１
方の対となシ、ビット線ＢＬＩとピットＩＩ！ＢＬＪが
他方の対となる様にスイッチングトランジスタＴ、〜Ｔ
ａのオン、オフをコントロールするようにしている。従
って、コントロール信号は各スイッチングトランジスタ
チー〜Ｔ・に対応してφ７１ ＋φ！２−φテ３−φテ
４の４本設けられている。また、書込み動作時にはコン
）ｏ−ル信号φテ１．φＴ２を対とし、コントロール信
号φＴｓ。
いる。この装置で線、センスアンプ回路８Ａ１個にビッ
ト線Ｂｌ、Ｊ〜ＢＬ４が４本接続されているのは前記第
１図と同じであるが、絖み出し時におけるビット−〇選
択方法が異な夛、ビット線ＢＬＪとビット線ＢＬ４が１
方の対となシ、ビット線ＢＬＩとピットＩＩ！ＢＬＪが
他方の対となる様にスイッチングトランジスタＴ、〜Ｔ
ａのオン、オフをコントロールするようにしている。従
って、コントロール信号は各スイッチングトランジスタ
チー〜Ｔ・に対応してφ７１ ＋φ！２−φテ３−φテ
４の４本設けられている。また、書込み動作時にはコン
）ｏ−ル信号φテ１．φＴ２を対とし、コントロール信
号φＴｓ。
φ！４をもう一方の対として上記トランジスタをオン、
オフ動作させるようにしている。本装置−においても前
述の実施例同様の動作と効果を有するものである。
オフ動作させるようにしている。本装置−においても前
述の実施例同様の動作と効果を有するものである。
以上説明したように本発明によれば、１個のセンスアン
グ回−に２対以上の積数の蕃ット纏をそれぞれスイッチ
ングトランジスタを介して接続する多量ピット線方式の
回路を採用し、データ書き込み時にこれらスイッチング
トランジスタのオン−オフを所定制御する回路構成とし
ているので、センスアンプ回路への入力信号を小さくす
る仁となくビット線を比較的高速に充電することができ
、もって書き込み時間を短縮し得、大容量メモリとして
好適なダイナ′ｔツク蓋メモリ装置を提供できる。
グ回−に２対以上の積数の蕃ット纏をそれぞれスイッチ
ングトランジスタを介して接続する多量ピット線方式の
回路を採用し、データ書き込み時にこれらスイッチング
トランジスタのオン−オフを所定制御する回路構成とし
ているので、センスアンプ回路への入力信号を小さくす
る仁となくビット線を比較的高速に充電することができ
、もって書き込み時間を短縮し得、大容量メモリとして
好適なダイナ′ｔツク蓋メモリ装置を提供できる。
第１図は本発明の一実施例に係るダイナ２ツクー型メモ
リ装置の回路構成図、第２図は第１図の装置の動作を説
明する丸めのタイムチャート、り型メモリ装置の回路構
成図である。 ８Ａ・・・センスアン７’回路、ＭＣＪ〜ＭＣ４・・・
メモリセル、ＤＣ１〜ＤＣ４・・・ダミーセル、Ｔ、〜
Ｔ、・・・スイッチングトランジスタ、ＢＬＪ〜ＢＬ４
・・・ビット線、ＷＬＪ 〜ＷＬ４・・・ワード線、Ｄ
ＷＩ〜ＤＷ４・・・ダミーワーＰＩＩ％ Ｉｌｏ 。 Ｉｌｏ ・ｒ −７ハス線、φＴ１〜φ！４・・・コン
トセール信号、φ−ム・・・センスアン！駆動信号。
リ装置の回路構成図、第２図は第１図の装置の動作を説
明する丸めのタイムチャート、り型メモリ装置の回路構
成図である。 ８Ａ・・・センスアン７’回路、ＭＣＪ〜ＭＣ４・・・
メモリセル、ＤＣ１〜ＤＣ４・・・ダミーセル、Ｔ、〜
Ｔ、・・・スイッチングトランジスタ、ＢＬＪ〜ＢＬ４
・・・ビット線、ＷＬＪ 〜ＷＬ４・・・ワード線、Ｄ
ＷＩ〜ＤＷ４・・・ダミーワーＰＩＩ％ Ｉｌｏ 。 Ｉｌｏ ・ｒ −７ハス線、φＴ１〜φ！４・・・コン
トセール信号、φ−ム・・・センスアン！駆動信号。
Claims (5)
- （１） マトリクス状に配設され九複数個のメモリセ
ルと、これらメモリセルの情報をそれぞれ伝達する複数
のピット線と、アドレス信号により上記メモリセルとピ
ット線とを電気的に接続するための複数のワード線と、
上記メモリセルの各列に対応して配設されこれら各列の
メモリセルからの読み出しデータを検出するセンスアン
グ回路と、辷めセンスアンノ回路の両側に互に分離配設
され上記複数のピット線のうち少なくとも２対以上のビ
ット線を上記センスアング回路に接続する喪めのＩｓｌ
及び第２のスイッチングトランジスタ群と、これらのス
イッチングトランジスタ群Ｋｍ続されるビット線のうち
の１対のビット線とデータバス線とをアドレス信号によ
シミ気的に接続するための第３のスイッチングトランジ
スタ群と、前記第１及び第２のトランジスタ群のうち少
なくとも一対のトランジスタを上記メモリセルへのデー
タ書き込み時に一度オフ状態とする制御手段とを具備し
、前記メモリセルへのデータ書き込み時にピット線を急
速に充電し得るようにしたことを特徴とするダイナミッ
ク型メモリ装置。 - （２）前記制御手段は、前記データバス線と直接接続さ
れていない側の１対のビット線とセンスアング回路とを
接続する第２のスイッチングトランジスタ群をメモリセ
ルへの書き込み動作時にＩＷｌオフ状態とすることを特
徴とする特許請求の範囲第１項記載のダイナきツク蓋メ
モリ装置。 - （３）前記制御手段は、前記メモリセルへのデータ書き
込み時、前記第１及び第２のスイッチングトランジスタ
群を１度オフ状態にした後、前記第３のスイッチングト
ランジスタ群の動作後、上記第２のスイ、ツチングトラ
ンジスタＳｔオン状態にし、次いで第１のスイツチング
トランジスタ群をオン状態とすることを特徴とする特許
請求の範囲第１項記載のダイナきツク製メモリ装置。 - （４） 前記第１及び第２のスイッチングトランジス
タ群のそれぞれのｒ−）線を各トランジスタ群毎に共通
接続し、この共通接続したダート線を前記制御手段によ
シ制御することによって上記第１及び第２のスイッチン
グトランジスタ群をコントロールしてなることを特徴と
する特許請求の範囲第１項乃至第３項のいずれかに記載
のメイナ建ツク蓋メモリ装置。 - （５）１本のピット線に６４個のメモリセルを接続し、
１個のセンスアンプ回路に４本のピット線を接続するこ
とによって構成される２５６にビット用メモリであるこ
とを特徴とする特許請求の範囲第１項記載のダイナミッ
ク型メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169887A JPS5873095A (ja) | 1981-10-23 | 1981-10-23 | ダイナミツク型メモリ装置 |
| US06/423,145 US4606010A (en) | 1981-10-23 | 1982-09-24 | Dynamic memory device |
| EP82109152A EP0077935B1 (en) | 1981-10-23 | 1982-10-04 | Dynamic memory device |
| DE8282109152T DE3276456D1 (en) | 1981-10-23 | 1982-10-04 | Dynamic memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169887A JPS5873095A (ja) | 1981-10-23 | 1981-10-23 | ダイナミツク型メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5873095A true JPS5873095A (ja) | 1983-05-02 |
Family
ID=15894792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169887A Pending JPS5873095A (ja) | 1981-10-23 | 1981-10-23 | ダイナミツク型メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4606010A (ja) |
| EP (1) | EP0077935B1 (ja) |
| JP (1) | JPS5873095A (ja) |
| DE (1) | DE3276456D1 (ja) |
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- 1981-10-23 JP JP56169887A patent/JPS5873095A/ja active Pending
-
1982
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- 1982-10-04 DE DE8282109152T patent/DE3276456D1/de not_active Expired
- 1982-10-04 EP EP82109152A patent/EP0077935B1/en not_active Expired
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| Publication number | Publication date |
|---|---|
| EP0077935B1 (en) | 1987-05-27 |
| EP0077935A3 (en) | 1985-08-07 |
| DE3276456D1 (en) | 1987-07-02 |
| US4606010A (en) | 1986-08-12 |
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