JPH05298876A - シリアル記憶装置 - Google Patents
シリアル記憶装置Info
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- JPH05298876A JPH05298876A JP4228450A JP22845092A JPH05298876A JP H05298876 A JPH05298876 A JP H05298876A JP 4228450 A JP4228450 A JP 4228450A JP 22845092 A JP22845092 A JP 22845092A JP H05298876 A JPH05298876 A JP H05298876A
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【目的】 従来例に比較してサイクル時間を短くしてデ
ータをより高速で読み出すことができるとともに、従来
例に比較してより小さい消費電力を有するシリアル記憶
装置を提供する。 【構成】 複数個のメモリセルが複数本の読出用ビット
ラインにそれぞれ対応する複数の列を有するマトリック
ス状に配置されたシリアル記憶装置において、上記複数
個のメモリセルブロックのうちの第１のメモリセルブロ
ック内の読出用ビットラインに接続されたメモリセル群
からデータを読み出す第１の読出サイクルに続いて、第
１のメモリセルブロックとは異なる第２のメモリセルブ
ロック内の読出用ビットラインに接続されたメモリセル
群からデータを読み出す第２の読出サイクルが実行され
るときに、第１の読出サイクルにおいて、第２のメモリ
セルブロック内の読出用ビットラインを予め所定の電位
にプリチャージする。
ータをより高速で読み出すことができるとともに、従来
例に比較してより小さい消費電力を有するシリアル記憶
装置を提供する。 【構成】 複数個のメモリセルが複数本の読出用ビット
ラインにそれぞれ対応する複数の列を有するマトリック
ス状に配置されたシリアル記憶装置において、上記複数
個のメモリセルブロックのうちの第１のメモリセルブロ
ック内の読出用ビットラインに接続されたメモリセル群
からデータを読み出す第１の読出サイクルに続いて、第
１のメモリセルブロックとは異なる第２のメモリセルブ
ロック内の読出用ビットラインに接続されたメモリセル
群からデータを読み出す第２の読出サイクルが実行され
るときに、第１の読出サイクルにおいて、第２のメモリ
セルブロック内の読出用ビットラインを予め所定の電位
にプリチャージする。
Description
【０００１】
【産業上の利用分野】本発明は、例えば先入れ先出しメ
モリ（First-in First-out Memory：以下、ＦＩＦＯメ
モリという。）など、マトリックス状に配置された複数
個のメモリセルを備え、上記各メモリセルにデータをシ
リアルで書き込むとともに、上記各メモリセルからデー
タをシリアルで読み出すシリアル記憶装置に関する。
モリ（First-in First-out Memory：以下、ＦＩＦＯメ
モリという。）など、マトリックス状に配置された複数
個のメモリセルを備え、上記各メモリセルにデータをシ
リアルで書き込むとともに、上記各メモリセルからデー
タをシリアルで読み出すシリアル記憶装置に関する。
【０００２】
【従来の技術】図６は、従来例のＦＩＦＯメモリのブロ
ック図である。図６において、当該ＦＩＦＯメモリは、
それぞれ１ビットのデータを格納する６４個のメモリセ
ルＭＣｍｎ（ｍ＝０，１，…，７；ｎ＝０，１，…，
７）を８×８のマトリックス状にアレイ配置してなるメ
モリセルアレイ１０と、シリアルで入力されるデータＤ
Ｉをメモリセルアレイ１０に書き込むための書込回路２
０と、データを書き込むべき書込用ワードラインＷＷＬ
ｎを指定するライトアドレスポインタ２１と、メモリセ
ルアレイ１０からデータを読み出して、すなわちデータ
を検出して増幅するセンスアンプ（図示せず。）を備え
読み出されたデータＤＯをシリアルで出力する読出回路
３０と、データを読み出すべき読出用ワードラインＲＷ
Ｌｎを指定するリードアドレスポインタ３１とを備え
る。
ック図である。図６において、当該ＦＩＦＯメモリは、
それぞれ１ビットのデータを格納する６４個のメモリセ
ルＭＣｍｎ（ｍ＝０，１，…，７；ｎ＝０，１，…，
７）を８×８のマトリックス状にアレイ配置してなるメ
モリセルアレイ１０と、シリアルで入力されるデータＤ
Ｉをメモリセルアレイ１０に書き込むための書込回路２
０と、データを書き込むべき書込用ワードラインＷＷＬ
ｎを指定するライトアドレスポインタ２１と、メモリセ
ルアレイ１０からデータを読み出して、すなわちデータ
を検出して増幅するセンスアンプ（図示せず。）を備え
読み出されたデータＤＯをシリアルで出力する読出回路
３０と、データを読み出すべき読出用ワードラインＲＷ
Ｌｎを指定するリードアドレスポインタ３１とを備え
る。
【０００３】ここで、ライトアドレスポインタ２１は、
Ｌレベルの書込リセット信号ＲＳＴＷＢに応答して初期
化されて書き込むべきメモリセルＭＣｍｎがＭＣ００に
設定された後、書込クロック信号ＷＣＫに同期してデー
タＤＩを書き込むべきメモリセルＭＣｍｎを選択して上
記選択されたメモリセルＭＣｍｎのビットラインＷＢＬ
ｍを指定する書込用ビットライン選択信号ＷＢＳｍを書
込回路２０に出力するとともに書込用ワードラインＷＷ
ＬｎにＨレベルの信号を出力する。また、リードアドレ
スポインタ３１は、Ｌレベルの読出リセット信号ＲＳＴ
ＲＢに応答して初期化されて読み出すべきメモリセルＭ
ＣｍｎがＭＣ００に設定された後、読出クロック信号Ｒ
ＣＫに同期してデータを読み出しすべきメモリセルＭＣ
ｍｎを選択して上記選択されたメモリセルＭＣｍｎのビ
ットラインＲＢＬｍを指定する読出用ビットライン選択
信号ＲＢＳｍを読出回路３０に出力するとともに読出用
ワードラインＲＷＬｎにＨレベルの信号を出力する。
Ｌレベルの書込リセット信号ＲＳＴＷＢに応答して初期
化されて書き込むべきメモリセルＭＣｍｎがＭＣ００に
設定された後、書込クロック信号ＷＣＫに同期してデー
タＤＩを書き込むべきメモリセルＭＣｍｎを選択して上
記選択されたメモリセルＭＣｍｎのビットラインＷＢＬ
ｍを指定する書込用ビットライン選択信号ＷＢＳｍを書
込回路２０に出力するとともに書込用ワードラインＷＷ
ＬｎにＨレベルの信号を出力する。また、リードアドレ
スポインタ３１は、Ｌレベルの読出リセット信号ＲＳＴ
ＲＢに応答して初期化されて読み出すべきメモリセルＭ
ＣｍｎがＭＣ００に設定された後、読出クロック信号Ｒ
ＣＫに同期してデータを読み出しすべきメモリセルＭＣ
ｍｎを選択して上記選択されたメモリセルＭＣｍｎのビ
ットラインＲＢＬｍを指定する読出用ビットライン選択
信号ＲＢＳｍを読出回路３０に出力するとともに読出用
ワードラインＲＷＬｎにＨレベルの信号を出力する。
【０００４】以上のように構成された従来例のＦＩＦＯ
メモリにおいて、より高速でデータを読み出すために、
データを読み出す前に読出用ビットラインＲＢＬｍを予
め所定の電位にプリチャージする方法が広く用いられて
おり（例えば、特開昭６１−２７１６８３号公報、特開
平１−１３７４９１号公報参照。）、図７に、図６のＦ
ＩＦＯメモリの動作を示すタイミングチャートを示す。
以下、この明細書において、信号がＬレベルからＨレベ
ルになることを“信号が立ち上がる”とし、信号がＨレ
ベルからＬレベルになることを“信号が立ち下がる”と
いう。
メモリにおいて、より高速でデータを読み出すために、
データを読み出す前に読出用ビットラインＲＢＬｍを予
め所定の電位にプリチャージする方法が広く用いられて
おり（例えば、特開昭６１−２７１６８３号公報、特開
平１−１３７４９１号公報参照。）、図７に、図６のＦ
ＩＦＯメモリの動作を示すタイミングチャートを示す。
以下、この明細書において、信号がＬレベルからＨレベ
ルになることを“信号が立ち上がる”とし、信号がＨレ
ベルからＬレベルになることを“信号が立ち下がる”と
いう。
【０００５】図７に示すように、メモリセルＭＣｍｎか
らデータを読み出すための読出サイクルＲＣ０の前に、
プリチャージ信号ＰＲＣがＨレベルになり、すべての読
出用ビットラインＲＢＬ０乃至ＲＢＬ７がＨレベルにプ
リチャージされている。次いで、読出クロック信号ＲＣ
Ｋが立ち上がった後に、プリチャージ信号ＰＲＣがＬレ
ベルになってすべての読出用ビットラインＲＢＬ０乃至
ＲＢＬ７のプリチャージが終了する。さらに、プリチャ
ージ信号ＰＲＣがＬレベルになったことに応答して、選
択された読出用ワードラインＲＷＬｎが立ち上がる。こ
れによって、上記立ち上がった読出用ワードラインＲＷ
Ｌｎに接続されるメモリセルＭＣｍｎ内のデータが読出
用ビットラインＲＢＬｍに出力される一方、８本の読出
用ビットラインＲＢＬ０乃至ＲＢＬ７のうちの１本が読
出用ビットライン選択信号ＲＢＳｍによって選択され、
上記選択されたビットラインＲＢＬｍの電位が読出回路
３０内のセンスアンプによって検出されて増幅された
後、データＤＯとしてシリアルで出力される。さらに、
次の読出サイクルに移行する前に、センス終了信号など
によって読出用ワードラインＲＷＬｎをＬレベルに立ち
下げた後、次の読出用ビットラインＲＢＬｍ＋１に接続
されたメモリセルＭＣｍ＋１ｎからデータを読み出すた
めに、プリチャージ信号ＰＲＣを立ち上げて、すべての
読出用ビットラインＲＢＬ０乃至ＲＢＬ７に対してプリ
チャージを開始する。
らデータを読み出すための読出サイクルＲＣ０の前に、
プリチャージ信号ＰＲＣがＨレベルになり、すべての読
出用ビットラインＲＢＬ０乃至ＲＢＬ７がＨレベルにプ
リチャージされている。次いで、読出クロック信号ＲＣ
Ｋが立ち上がった後に、プリチャージ信号ＰＲＣがＬレ
ベルになってすべての読出用ビットラインＲＢＬ０乃至
ＲＢＬ７のプリチャージが終了する。さらに、プリチャ
ージ信号ＰＲＣがＬレベルになったことに応答して、選
択された読出用ワードラインＲＷＬｎが立ち上がる。こ
れによって、上記立ち上がった読出用ワードラインＲＷ
Ｌｎに接続されるメモリセルＭＣｍｎ内のデータが読出
用ビットラインＲＢＬｍに出力される一方、８本の読出
用ビットラインＲＢＬ０乃至ＲＢＬ７のうちの１本が読
出用ビットライン選択信号ＲＢＳｍによって選択され、
上記選択されたビットラインＲＢＬｍの電位が読出回路
３０内のセンスアンプによって検出されて増幅された
後、データＤＯとしてシリアルで出力される。さらに、
次の読出サイクルに移行する前に、センス終了信号など
によって読出用ワードラインＲＷＬｎをＬレベルに立ち
下げた後、次の読出用ビットラインＲＢＬｍ＋１に接続
されたメモリセルＭＣｍ＋１ｎからデータを読み出すた
めに、プリチャージ信号ＰＲＣを立ち上げて、すべての
読出用ビットラインＲＢＬ０乃至ＲＢＬ７に対してプリ
チャージを開始する。
【０００６】
【発明が解決しようとする課題】しかしながら、以上の
ように構成された従来例のＦＩＦＯメモリにおいては、
プリチャージをすべての読出用ビットラインＲＢＬ０乃
至ＲＢＬ７に対して行うので、消費電力が比較的大きい
という問題点があった。また、１つの読出サイクルに対
して、少なくともデータの読み出しを行うアクセス時間
と、上記プリチャージの時間とが必要となり、１つのサ
イクル時間が比較的長くなるという問題点があった。
ように構成された従来例のＦＩＦＯメモリにおいては、
プリチャージをすべての読出用ビットラインＲＢＬ０乃
至ＲＢＬ７に対して行うので、消費電力が比較的大きい
という問題点があった。また、１つの読出サイクルに対
して、少なくともデータの読み出しを行うアクセス時間
と、上記プリチャージの時間とが必要となり、１つのサ
イクル時間が比較的長くなるという問題点があった。
【０００７】本発明の目的は以上の問題点を解決し、従
来例に比較してサイクル時間を短くしてデータをより高
速で読み出すことができるとともに、従来例に比較して
小さい消費電力を有するシリアル記憶装置を提供するこ
とにある。
来例に比較してサイクル時間を短くしてデータをより高
速で読み出すことができるとともに、従来例に比較して
小さい消費電力を有するシリアル記憶装置を提供するこ
とにある。
【０００８】
【課題を解決するための手段】本発明に係る請求項第１
項記載のシリアル記憶装置は、複数個のメモリセルが複
数本の読出用ビットラインにそれぞれ対応する複数の列
を有するマトリックス状に配置され、上記複数個のメモ
リセルが上記複数本の読出用ビットラインにそれぞれ対
応する複数個のメモリブロックに分割され、上記各メモ
リセルにデータをシリアルで書き込むとともに、上記各
メモリセルからデータをシリアルで読み出すシリアル記
憶装置において、上記複数個のメモリセルブロックのう
ちの第１のメモリセルブロック内の読出用ビットライン
に接続されたメモリセル群からデータを読み出す第１の
読出サイクルに続いて、上記第１のメモリセルブロック
とは異なる第２のメモリセルブロック内の読出用ビット
ラインに接続されたメモリセル群からデータを読み出す
第２の読出サイクルが実行されるときに、上記第１の読
出サイクルにおいて、上記第２のメモリセルブロック内
の読出用ビットラインを予め所定の電位にプリチャージ
するプリチャージ手段を備えたことを特徴とする。
項記載のシリアル記憶装置は、複数個のメモリセルが複
数本の読出用ビットラインにそれぞれ対応する複数の列
を有するマトリックス状に配置され、上記複数個のメモ
リセルが上記複数本の読出用ビットラインにそれぞれ対
応する複数個のメモリブロックに分割され、上記各メモ
リセルにデータをシリアルで書き込むとともに、上記各
メモリセルからデータをシリアルで読み出すシリアル記
憶装置において、上記複数個のメモリセルブロックのう
ちの第１のメモリセルブロック内の読出用ビットライン
に接続されたメモリセル群からデータを読み出す第１の
読出サイクルに続いて、上記第１のメモリセルブロック
とは異なる第２のメモリセルブロック内の読出用ビット
ラインに接続されたメモリセル群からデータを読み出す
第２の読出サイクルが実行されるときに、上記第１の読
出サイクルにおいて、上記第２のメモリセルブロック内
の読出用ビットラインを予め所定の電位にプリチャージ
するプリチャージ手段を備えたことを特徴とする。
【０００９】また、請求項２記載のシリアル記憶装置
は、請求項１記載のシリアル記憶装置において、上記プ
リチャージ手段は、上記第１のメモリセルブロック内の
読出用ビットラインを選択するための読出用ビットライ
ン選択信号が入力されたとき、上記第２のメモリセルブ
ロック内の読出用ビットラインを予め所定の電位にプリ
チャージすることを特徴とする。
は、請求項１記載のシリアル記憶装置において、上記プ
リチャージ手段は、上記第１のメモリセルブロック内の
読出用ビットラインを選択するための読出用ビットライ
ン選択信号が入力されたとき、上記第２のメモリセルブ
ロック内の読出用ビットラインを予め所定の電位にプリ
チャージすることを特徴とする。
【００１０】さらに、請求項３記載のシリアル記憶装置
は、請求項１記載のシリアル記憶装置において、上記プ
リチャージ手段は、上記第１の読出サイクルにおいて、
上記シリアル記憶装置を読み出し動作を初期化する読出
リセット信号が入力されたとき、上記複数のメモリセル
ブロックの各メモリセル群のうちの所定のメモリセル群
に接続された読出用ビットラインを予め所定の電位にプ
リチャージすることを特徴とする。
は、請求項１記載のシリアル記憶装置において、上記プ
リチャージ手段は、上記第１の読出サイクルにおいて、
上記シリアル記憶装置を読み出し動作を初期化する読出
リセット信号が入力されたとき、上記複数のメモリセル
ブロックの各メモリセル群のうちの所定のメモリセル群
に接続された読出用ビットラインを予め所定の電位にプ
リチャージすることを特徴とする。
【００１１】またさらに、請求項４記載のシリアル記憶
装置は、請求項１記載のシリアル記憶装置において、上
記プリチャージ手段は、上記第１の読出サイクルにおい
て、上記第１のメモリセルブロック内の読出用ビットラ
インを選択するための読出用ビットライン選択信号が入
力された後、上記シリアル記憶装置を読み出し動作を初
期化する読出リセット信号が入力されたとき、上記複数
のメモリセルブロックの各メモリセル群のうちの所定の
メモリセル群に接続された読出用ビットラインを予め所
定の電位にプリチャージすることを特徴とする。
装置は、請求項１記載のシリアル記憶装置において、上
記プリチャージ手段は、上記第１の読出サイクルにおい
て、上記第１のメモリセルブロック内の読出用ビットラ
インを選択するための読出用ビットライン選択信号が入
力された後、上記シリアル記憶装置を読み出し動作を初
期化する読出リセット信号が入力されたとき、上記複数
のメモリセルブロックの各メモリセル群のうちの所定の
メモリセル群に接続された読出用ビットラインを予め所
定の電位にプリチャージすることを特徴とする。
【００１２】
【作用】上述の請求項第１項記載のシリアル記憶装置に
おいて、上記プリチャージ手段は、上記複数個のメモリ
セルブロックのうちの第１のメモリセルブロック内の読
出用ビットラインに接続されたメモリセル群からデータ
を読み出す第１の読出サイクルに続いて、上記第１のメ
モリセルブロックとは異なる第２のメモリセルブロック
内の読出用ビットラインに接続されたメモリセル群から
データを読み出す第２の読出サイクルが実行されるとき
に、上記第１の読出サイクルにおいて、上記第２のメモ
リセルブロック内の読出用ビットラインを予め所定の電
位にプリチャージする。すなわち、プリチャージを上記
複数本の読出用ビットラインのうちの１本に対して行う
とともに、１つ前の読出サイクルにおいて、次の読出用
ビットラインのプリチャージを行う。
おいて、上記プリチャージ手段は、上記複数個のメモリ
セルブロックのうちの第１のメモリセルブロック内の読
出用ビットラインに接続されたメモリセル群からデータ
を読み出す第１の読出サイクルに続いて、上記第１のメ
モリセルブロックとは異なる第２のメモリセルブロック
内の読出用ビットラインに接続されたメモリセル群から
データを読み出す第２の読出サイクルが実行されるとき
に、上記第１の読出サイクルにおいて、上記第２のメモ
リセルブロック内の読出用ビットラインを予め所定の電
位にプリチャージする。すなわち、プリチャージを上記
複数本の読出用ビットラインのうちの１本に対して行う
とともに、１つ前の読出サイクルにおいて、次の読出用
ビットラインのプリチャージを行う。
【００１３】また、請求項２記載のシリアル記憶装置に
おいては、請求項１記載のシリアル記憶装置において、
上記プリチャージ手段は、好ましくは、上記第１のメモ
リセルブロック内の読出用ビットラインを選択するため
の読出用ビットライン選択信号が入力されたとき、上記
第２のメモリセルブロック内の読出用ビットラインを予
め所定の電位にプリチャージする。
おいては、請求項１記載のシリアル記憶装置において、
上記プリチャージ手段は、好ましくは、上記第１のメモ
リセルブロック内の読出用ビットラインを選択するため
の読出用ビットライン選択信号が入力されたとき、上記
第２のメモリセルブロック内の読出用ビットラインを予
め所定の電位にプリチャージする。
【００１４】さらに、請求項３記載のシリアル記憶装置
は、請求項１記載のシリアル記憶装置において、上記プ
リチャージ手段は、好ましくは、上記プリチャージ手段
は、上記第１の読出サイクルにおいて、上記シリアル記
憶装置を読み出し動作を初期化する読出リセット信号が
入力されたとき、上記複数のメモリセルブロックの各メ
モリセル群のうちの所定のメモリセル群に接続された読
出用ビットラインを予め所定の電位にプリチャージす
る。すなわち、上記読出リセット信号に応答して上記シ
リアル記憶装置の読み出し動作が初期化される。
は、請求項１記載のシリアル記憶装置において、上記プ
リチャージ手段は、好ましくは、上記プリチャージ手段
は、上記第１の読出サイクルにおいて、上記シリアル記
憶装置を読み出し動作を初期化する読出リセット信号が
入力されたとき、上記複数のメモリセルブロックの各メ
モリセル群のうちの所定のメモリセル群に接続された読
出用ビットラインを予め所定の電位にプリチャージす
る。すなわち、上記読出リセット信号に応答して上記シ
リアル記憶装置の読み出し動作が初期化される。
【００１５】またさらに、請求項４記載のシリアル記憶
装置は、請求項１記載のシリアル記憶装置において、上
記プリチャージ手段は、好ましくは、上記第１の読出サ
イクルにおいて、上記第１のメモリセルブロック内の読
出用ビットラインを選択するための読出用ビットライン
選択信号が入力された後、上記シリアル記憶装置を読み
出し動作を初期化する読出リセット信号が入力されたと
き、上記複数のメモリセルブロックの各メモリセル群の
うちの所定のメモリセル群に接続された読出用ビットラ
インを予め所定の電位にプリチャージする。すなわち、
上記読出リセット信号に応答して上記シリアル記憶装置
の読み出し動作が初期化される。
装置は、請求項１記載のシリアル記憶装置において、上
記プリチャージ手段は、好ましくは、上記第１の読出サ
イクルにおいて、上記第１のメモリセルブロック内の読
出用ビットラインを選択するための読出用ビットライン
選択信号が入力された後、上記シリアル記憶装置を読み
出し動作を初期化する読出リセット信号が入力されたと
き、上記複数のメモリセルブロックの各メモリセル群の
うちの所定のメモリセル群に接続された読出用ビットラ
インを予め所定の電位にプリチャージする。すなわち、
上記読出リセット信号に応答して上記シリアル記憶装置
の読み出し動作が初期化される。
【００１６】
【実施例】以下、図面を参照して本発明に係る一実施例
について説明する。図１は本発明に係る一実施例である
ＦＩＦＯメモリのブロック図であり、図２は図１の読出
用ビットラインＲＢＬ０をプリチャージするためのプリ
チャージ回路の回路図であり、図３は図１の読出用ビッ
トラインＲＢＬｍ（ｍ＝１，２，…，７）をプリチャー
ジするためのプリチャージ回路の回路図である。
について説明する。図１は本発明に係る一実施例である
ＦＩＦＯメモリのブロック図であり、図２は図１の読出
用ビットラインＲＢＬ０をプリチャージするためのプリ
チャージ回路の回路図であり、図３は図１の読出用ビッ
トラインＲＢＬｍ（ｍ＝１，２，…，７）をプリチャー
ジするためのプリチャージ回路の回路図である。
【００１７】本実施例のＦＩＦＯメモリは、６４個のメ
モルセルＭＣｍｎ（ｍ＝０，１，…，７；ｎ＝０，１，
…，７）が８×８のマトリックス状にアレイ配置されて
なる従来例のメモリセルアレイ１０が８個のメモリブロ
ックＭＢ０乃至ＭＢ７に分割され、所定の読出用ビット
ラインＲＢＬｍ−１に接続されたメモリセルＭＣｍ−１
ｎからデータを読み出す１サイクル前の読出サイクルに
おいて、当該ＦＩＦＯメモリの読み出し動作を初期化す
るＬレベルの読出リセット信号が読出回路３０に入力さ
れないとき、Ｈレベルの読出用ビットライン選択信号Ｒ
ＢＳｍ−１に基づいて、次にデータを読み出すメモリセ
ルＭＣｍｎに接続された読出用ビットラインＲＢＬｍを
予めＨレベルにプリチャージする図３のプリチャージ回
路と、Ｌレベルの読出リセット信号が読出回路３０に入
力されたとき、読出回路３０が初期化され、メモリセル
ＭＣ００に接続された読出用ビットラインＲＢＬ０を予
めＨレベルにプリチャージする図２のプリチャージ回路
とを備えたことを特徴とする。
モルセルＭＣｍｎ（ｍ＝０，１，…，７；ｎ＝０，１，
…，７）が８×８のマトリックス状にアレイ配置されて
なる従来例のメモリセルアレイ１０が８個のメモリブロ
ックＭＢ０乃至ＭＢ７に分割され、所定の読出用ビット
ラインＲＢＬｍ−１に接続されたメモリセルＭＣｍ−１
ｎからデータを読み出す１サイクル前の読出サイクルに
おいて、当該ＦＩＦＯメモリの読み出し動作を初期化す
るＬレベルの読出リセット信号が読出回路３０に入力さ
れないとき、Ｈレベルの読出用ビットライン選択信号Ｒ
ＢＳｍ−１に基づいて、次にデータを読み出すメモリセ
ルＭＣｍｎに接続された読出用ビットラインＲＢＬｍを
予めＨレベルにプリチャージする図３のプリチャージ回
路と、Ｌレベルの読出リセット信号が読出回路３０に入
力されたとき、読出回路３０が初期化され、メモリセル
ＭＣ００に接続された読出用ビットラインＲＢＬ０を予
めＨレベルにプリチャージする図２のプリチャージ回路
とを備えたことを特徴とする。
【００１８】図１のＦＩＦＯメモリにおいて、各メモリ
ブロックＭＢｍ（ｍ＝０，１，…，７）は、それぞれ書
込用ビットラインＷＢＬｍと読出用ビットラインＲＢＬ
ｍとに接続された８個のメモリセルＭＣｍ０乃至ＭＣｍ
７とから構成され、合計で６４個のメモリセルＭＣｍｎ
（ｍ＝０，１，…，７；ｎ＝０，１，…，７）が設けら
れる。なお、書込回路２０と、ライントアドレスポイン
タ２１と、読出回路３０と、リードアドレスポインタ３
１とが従来例と同様に構成される。また、各回路２０，
２１，３０，３１に入力される各信号は、従来のタイミ
ング発生回路（図示せず。）において発生される。
ブロックＭＢｍ（ｍ＝０，１，…，７）は、それぞれ書
込用ビットラインＷＢＬｍと読出用ビットラインＲＢＬ
ｍとに接続された８個のメモリセルＭＣｍ０乃至ＭＣｍ
７とから構成され、合計で６４個のメモリセルＭＣｍｎ
（ｍ＝０，１，…，７；ｎ＝０，１，…，７）が設けら
れる。なお、書込回路２０と、ライントアドレスポイン
タ２１と、読出回路３０と、リードアドレスポインタ３
１とが従来例と同様に構成される。また、各回路２０，
２１，３０，３１に入力される各信号は、従来のタイミ
ング発生回路（図示せず。）において発生される。
【００１９】読出用ビットラインＲＢＬ０をプリチャー
ジするために設けられる図２のプリチャージ回路におい
て、読出用ビットライン選択信号ＲＢＳ７がインバータ
４１を介してナンドゲート５１の第１の入力端子に入力
され、読出リセット信号ＲＳＴＲＢが２個のインバータ
４２，４３を介して信号ＩＲＳＴＲＢとしてナンドゲー
ト５１の第２の入力端子に入力される。また、ナンドゲ
ート５１の出力端子から出力される信号はナンドゲート
５２の第１の入力端子に入力される一方、読出クロック
信号ＲＣＫがインバータ４４を介して信号ＩＲＣＫＰＢ
としてナンドゲート５２の第２の入力端子に入力され
る。さらに、ナンドゲート５２の出力端子から出力され
る信号はインバータ４５を介して、プリチャージ信号Ｐ
ＲＣ０としてプリチャージ用Ｎチャンネル電界効果トラ
ンジスタ（以下、ＦＥＴという。）ＴＲ０のゲートに入
力される。ＦＥＴＴＲ０のドレインは所定の直流電圧を
出力するプリチャージ用直流電源＋Ｖｄに接続され、Ｆ
ＥＴＴＲ０のソースは読出用ビットラインＲＢＬ０に接
続される。
ジするために設けられる図２のプリチャージ回路におい
て、読出用ビットライン選択信号ＲＢＳ７がインバータ
４１を介してナンドゲート５１の第１の入力端子に入力
され、読出リセット信号ＲＳＴＲＢが２個のインバータ
４２，４３を介して信号ＩＲＳＴＲＢとしてナンドゲー
ト５１の第２の入力端子に入力される。また、ナンドゲ
ート５１の出力端子から出力される信号はナンドゲート
５２の第１の入力端子に入力される一方、読出クロック
信号ＲＣＫがインバータ４４を介して信号ＩＲＣＫＰＢ
としてナンドゲート５２の第２の入力端子に入力され
る。さらに、ナンドゲート５２の出力端子から出力され
る信号はインバータ４５を介して、プリチャージ信号Ｐ
ＲＣ０としてプリチャージ用Ｎチャンネル電界効果トラ
ンジスタ（以下、ＦＥＴという。）ＴＲ０のゲートに入
力される。ＦＥＴＴＲ０のドレインは所定の直流電圧を
出力するプリチャージ用直流電源＋Ｖｄに接続され、Ｆ
ＥＴＴＲ０のソースは読出用ビットラインＲＢＬ０に接
続される。
【００２０】本実施例において、読出用ビットラインＲ
ＢＬｍ（ｍ＝１，２，…，７）をプリチャージするため
の図３に図示した７個のプリチャージ回路が設けられ
る。なお、図３において図２と同様のものについては同
様の符号を付している。
ＢＬｍ（ｍ＝１，２，…，７）をプリチャージするため
の図３に図示した７個のプリチャージ回路が設けられ
る。なお、図３において図２と同様のものについては同
様の符号を付している。
【００２１】当該図３のプリチャージ回路において、読
出用ビットライン選択信号ＲＢＳｎ（ｎ＝１，２，…，
６）が直接にナンドゲート５３の第１の入力端子に入力
され、読出リセット信号ＲＳＴＲＢが２個のインバータ
４２，４３を介して信号ＩＲＳＴＲＢとしてナンドゲー
ト５３の第２の入力端子に入力される。また、読出クロ
ック信号ＲＣＫがインバータ４４を介して信号ＩＲＣＫ
ＰＢとしてナンドゲート５３の第３の入力端子に入力さ
れる。さらに、ナンドゲート５３の出力端子から出力さ
れる信号はインバータ４６を介して、プリチャージ信号
ＰＲＣ（ｍ＝１，２，…，７）としてＦＥＴＴＲｍ（ｍ
＝１，２，…，７）のゲートに入力される。ＦＥＴＴＲ
ｍのドレインはプリチャージ用直流電源＋Ｖｄに接続さ
れ、ＦＥＴＴＲｍのソースは読出用ビットラインＲＢＬ
ｍに接続される。
出用ビットライン選択信号ＲＢＳｎ（ｎ＝１，２，…，
６）が直接にナンドゲート５３の第１の入力端子に入力
され、読出リセット信号ＲＳＴＲＢが２個のインバータ
４２，４３を介して信号ＩＲＳＴＲＢとしてナンドゲー
ト５３の第２の入力端子に入力される。また、読出クロ
ック信号ＲＣＫがインバータ４４を介して信号ＩＲＣＫ
ＰＢとしてナンドゲート５３の第３の入力端子に入力さ
れる。さらに、ナンドゲート５３の出力端子から出力さ
れる信号はインバータ４６を介して、プリチャージ信号
ＰＲＣ（ｍ＝１，２，…，７）としてＦＥＴＴＲｍ（ｍ
＝１，２，…，７）のゲートに入力される。ＦＥＴＴＲ
ｍのドレインはプリチャージ用直流電源＋Ｖｄに接続さ
れ、ＦＥＴＴＲｍのソースは読出用ビットラインＲＢＬ
ｍに接続される。
【００２２】以上のように構成された本実施例のＦＩＦ
Ｏメモリと図２と図３のプリチャージ回路の動作につい
て、図４と図５の各タイミングチャートを参照して以下
に説明する。
Ｏメモリと図２と図３のプリチャージ回路の動作につい
て、図４と図５の各タイミングチャートを参照して以下
に説明する。
【００２３】図４は、読出リセット信号ＲＳＴＲＢが入
力されない場合であって、メモリセルＭＣ１０からデー
タを読み出す読出サイクルＲＣ１と、読出サイクルＲＣ
１に続いて実行されメモリセルＭＣ２０からデータを読
み出す読出サイクルＲＣ２における図１のＦＩＦＯメモ
リと図３のプリチャージ回路の動作を示すタイミングチ
ャートである。
力されない場合であって、メモリセルＭＣ１０からデー
タを読み出す読出サイクルＲＣ１と、読出サイクルＲＣ
１に続いて実行されメモリセルＭＣ２０からデータを読
み出す読出サイクルＲＣ２における図１のＦＩＦＯメモ
リと図３のプリチャージ回路の動作を示すタイミングチ
ャートである。
【００２４】図４に示すように、読出サイクルＲＣ１に
おいて、まず、読出クロック信号ＲＣＫが立ち上がった
後、メモリブロックＭＢ１のメモリセルＭＣ１０からデ
ータを読み出すため、Ｈレベルの読出用ビットライン選
択信号ＲＢＳ１が読出回路３０に入力された後、読出ク
ロック信号ＲＣＫの立ち下がり時に信号ＩＲＣＫＰＢが
立ち上がる。これに応答して、８個のプリチャージ信号
ＰＲＣ０乃至ＰＲＣ７のうちプリチャージ信号ＰＲＣ２
のみが立ち上がり、メモリブロックＭＢ２の各メモリセ
ルＭＣ２ｎ（ｎ＝０，１，…，７）に接続された読出用
ビットラインＲＢＬ２のみがＨレベルにプリチャージさ
れる。
おいて、まず、読出クロック信号ＲＣＫが立ち上がった
後、メモリブロックＭＢ１のメモリセルＭＣ１０からデ
ータを読み出すため、Ｈレベルの読出用ビットライン選
択信号ＲＢＳ１が読出回路３０に入力された後、読出ク
ロック信号ＲＣＫの立ち下がり時に信号ＩＲＣＫＰＢが
立ち上がる。これに応答して、８個のプリチャージ信号
ＰＲＣ０乃至ＰＲＣ７のうちプリチャージ信号ＰＲＣ２
のみが立ち上がり、メモリブロックＭＢ２の各メモリセ
ルＭＣ２ｎ（ｎ＝０，１，…，７）に接続された読出用
ビットラインＲＢＬ２のみがＨレベルにプリチャージさ
れる。
【００２５】次いで、次の読出サイクルＲＣ２におい
て、まず、読出クロック信号ＲＣＫが立ち上がると、読
出用ビットライン選択信号ＲＢＳ１が立ち下がる一方、
メモリブロックＭＢ２のメモリセルＭＣ２０からデータ
を読み出すため、Ｈレベルの読出用ビットライン選択信
号ＲＢＳ２が読出回路３０に入力される。このとき、読
出用ワードラインＲＷＬ０はＨレベルのままである。次
いで、読出回路２０において、読出用ビットラインＲＢ
Ｌ２の電圧がセンスアンプによって検出され、検出され
た電圧に対応するデータＤＯが出力される。さらに、読
出クロック信号ＲＣＫが立ち下がると、信号ＩＲＣＫＰ
Ｂが立ち上がり、これに応答して、８個のプリチャージ
信号ＰＲＣ０乃至ＰＲＣ７のうちプリチャージ信号ＰＲ
Ｃ３のみが立ち上がり、メモリブロックＭＢ３の各メモ
リセルＭＣ３ｎ（ｎ＝０，１，…，７）に接続された読
出用ビットラインＲＢＬ３のみがＨレベルにプリチャー
ジされる。
て、まず、読出クロック信号ＲＣＫが立ち上がると、読
出用ビットライン選択信号ＲＢＳ１が立ち下がる一方、
メモリブロックＭＢ２のメモリセルＭＣ２０からデータ
を読み出すため、Ｈレベルの読出用ビットライン選択信
号ＲＢＳ２が読出回路３０に入力される。このとき、読
出用ワードラインＲＷＬ０はＨレベルのままである。次
いで、読出回路２０において、読出用ビットラインＲＢ
Ｌ２の電圧がセンスアンプによって検出され、検出され
た電圧に対応するデータＤＯが出力される。さらに、読
出クロック信号ＲＣＫが立ち下がると、信号ＩＲＣＫＰ
Ｂが立ち上がり、これに応答して、８個のプリチャージ
信号ＰＲＣ０乃至ＰＲＣ７のうちプリチャージ信号ＰＲ
Ｃ３のみが立ち上がり、メモリブロックＭＢ３の各メモ
リセルＭＣ３ｎ（ｎ＝０，１，…，７）に接続された読
出用ビットラインＲＢＬ３のみがＨレベルにプリチャー
ジされる。
【００２６】図５は、メモリセルＭＣ３０からデータを
読み出している途中で、読出リセット信号ＲＳＴＲＢが
入力された場合であって、メモリセルＭＣ３０からデー
タを読み出す読出サイクルＲＣ３と、読出サイクルＲＣ
３に続いて実行され、メモリセルＭＣ４０からのデータ
の読み出しからメモリセル００のデータの読み出しに変
更された読出サイクルＲＣ４における、図１のＦＩＦＯ
メモリと図２と図３のプリチャージ回路の動作を示すタ
イミングチャートである。
読み出している途中で、読出リセット信号ＲＳＴＲＢが
入力された場合であって、メモリセルＭＣ３０からデー
タを読み出す読出サイクルＲＣ３と、読出サイクルＲＣ
３に続いて実行され、メモリセルＭＣ４０からのデータ
の読み出しからメモリセル００のデータの読み出しに変
更された読出サイクルＲＣ４における、図１のＦＩＦＯ
メモリと図２と図３のプリチャージ回路の動作を示すタ
イミングチャートである。
【００２７】図５に示すように、メモリセルＭＣ３０か
らデータを読み出している途中で、Ｌレベルの読出リセ
ット信号ＲＳＴＲＢが読出回路３０に入力されると、信
号ＩＲＳＴＲＢが立ち下がる。これに応答して、次の読
出サイクルＲＣ４においてメモリセルＭＣ４０からデー
タを読み出す予定であったために、読出用ビットライン
ＲＢＬ４をプリチャージするプリチャージ信号ＰＲＣ４
が立ち下がり、これによって、読出用ビットラインＲＢ
Ｌ４に対するプリチャージを中止すると同時に、プリチ
ャージ信号ＰＲＣ０が立ち上がり、次にメモリセル００
からデータを読み出すために、読出用ビットラインＲＢ
Ｌ０に対してプリチャージを開始する。その結果、次の
読出サイクルＲＣ４において、図４の動作と同様に、メ
モリセルＭＣ００からデータが読み出される。なお、読
出サイクルＲＣ３において、メモリセル３０からデータ
を読み出す前にＬレベルの読出リセット信号ＲＳＴＲＢ
が読出回路３０に入力されたときも、上述と同様の動作
が実行される。
らデータを読み出している途中で、Ｌレベルの読出リセ
ット信号ＲＳＴＲＢが読出回路３０に入力されると、信
号ＩＲＳＴＲＢが立ち下がる。これに応答して、次の読
出サイクルＲＣ４においてメモリセルＭＣ４０からデー
タを読み出す予定であったために、読出用ビットライン
ＲＢＬ４をプリチャージするプリチャージ信号ＰＲＣ４
が立ち下がり、これによって、読出用ビットラインＲＢ
Ｌ４に対するプリチャージを中止すると同時に、プリチ
ャージ信号ＰＲＣ０が立ち上がり、次にメモリセル００
からデータを読み出すために、読出用ビットラインＲＢ
Ｌ０に対してプリチャージを開始する。その結果、次の
読出サイクルＲＣ４において、図４の動作と同様に、メ
モリセルＭＣ００からデータが読み出される。なお、読
出サイクルＲＣ３において、メモリセル３０からデータ
を読み出す前にＬレベルの読出リセット信号ＲＳＴＲＢ
が読出回路３０に入力されたときも、上述と同様の動作
が実行される。
【００２８】以上説明したように、本実施例のＦＩＦＯ
メモリにおいては、従来例のメモリセルアレイ１０が８
個のメモリブロックＭＢ０乃至ＭＢ７に分割され、所定
の読出用ビットラインＲＢＬｍ−１に接続されたメモリ
セルＭＣｍ−１ｎからデータを読み出す１サイクル前の
読出サイクルにおいて、Ｌレベルの読出リセット信号が
読出回路３０に入力されないとき、Ｈレベルの読出用ビ
ットライン選択信号ＲＢＳｍ−１に基づいて、次にデー
タを読み出すメモリセルＭＣｍｎに接続された読出用ビ
ットラインＲＢＬｍを予めＨレベルにプリチャージする
図３のプリチャージ回路と、Ｌレベルの読出リセット信
号が読出回路３０に入力されたとき、読出回路３０が初
期化され、メモリセルＭＣ００に接続された読出用ビッ
トラインＲＢＬ０を予めＨレベルにプリチャージする図
２のプリチャージ回路とが設けられる。従って、プリチ
ャージを読出用ビットラインＲＢＬ０乃至ＲＢＬ７のう
ちの１本に対して行うので、従来例に比較して消費電力
が小さい。また、１つ前の読出サイクルにおいて、次の
読出用ビットラインのプリチャージを行うので、従来例
に比較して１つのサイクル時間を短くすることができ、
これによって従来例に比較してより高速でデータの読み
出しを行うことができる。
メモリにおいては、従来例のメモリセルアレイ１０が８
個のメモリブロックＭＢ０乃至ＭＢ７に分割され、所定
の読出用ビットラインＲＢＬｍ−１に接続されたメモリ
セルＭＣｍ−１ｎからデータを読み出す１サイクル前の
読出サイクルにおいて、Ｌレベルの読出リセット信号が
読出回路３０に入力されないとき、Ｈレベルの読出用ビ
ットライン選択信号ＲＢＳｍ−１に基づいて、次にデー
タを読み出すメモリセルＭＣｍｎに接続された読出用ビ
ットラインＲＢＬｍを予めＨレベルにプリチャージする
図３のプリチャージ回路と、Ｌレベルの読出リセット信
号が読出回路３０に入力されたとき、読出回路３０が初
期化され、メモリセルＭＣ００に接続された読出用ビッ
トラインＲＢＬ０を予めＨレベルにプリチャージする図
２のプリチャージ回路とが設けられる。従って、プリチ
ャージを読出用ビットラインＲＢＬ０乃至ＲＢＬ７のう
ちの１本に対して行うので、従来例に比較して消費電力
が小さい。また、１つ前の読出サイクルにおいて、次の
読出用ビットラインのプリチャージを行うので、従来例
に比較して１つのサイクル時間を短くすることができ、
これによって従来例に比較してより高速でデータの読み
出しを行うことができる。
【００２９】以上の実施例において、ＦＩＦＯメモリに
ついて説明しているが、本発明はこれに限らず、データ
を記憶装置にシリアルで書き込み及び読み出すシリアル
記憶装置に広く適用することができる。
ついて説明しているが、本発明はこれに限らず、データ
を記憶装置にシリアルで書き込み及び読み出すシリアル
記憶装置に広く適用することができる。
【００３０】以上の実施例において、所定の読出用ビッ
トラインＲＢＬｍ−１に接続されたメモリセルＭＣｍ−
１ｎからデータを読み出す１サイクル前の読出サイクル
において、Ｌレベルの読出リセット信号が読出回路３０
に入力されないとき、Ｈレベルの読出用ビットライン選
択信号ＲＢＳｍ−１に基づいて、次にデータを読み出す
メモリセルＭＣｍｎに接続された読出用ビットラインＲ
ＢＬｍを予めＨレベルにプリチャージしている。しかし
ながら、本発明はこれに限らず、Ｈレベルの読出用ビッ
トライン選択信号ＲＢＳｎ−１以外の、例えば読出クロ
ック信号ＲＣＫなどに基づいて、次にデータを読み出す
メモリセルＭＣｍｎに接続された読出用ビットラインＲ
ＢＬｍを予めＨレベルにプリチャージするように構成し
てもよい。
トラインＲＢＬｍ−１に接続されたメモリセルＭＣｍ−
１ｎからデータを読み出す１サイクル前の読出サイクル
において、Ｌレベルの読出リセット信号が読出回路３０
に入力されないとき、Ｈレベルの読出用ビットライン選
択信号ＲＢＳｍ−１に基づいて、次にデータを読み出す
メモリセルＭＣｍｎに接続された読出用ビットラインＲ
ＢＬｍを予めＨレベルにプリチャージしている。しかし
ながら、本発明はこれに限らず、Ｈレベルの読出用ビッ
トライン選択信号ＲＢＳｎ−１以外の、例えば読出クロ
ック信号ＲＣＫなどに基づいて、次にデータを読み出す
メモリセルＭＣｍｎに接続された読出用ビットラインＲ
ＢＬｍを予めＨレベルにプリチャージするように構成し
てもよい。
【００３１】
【発明の効果】以上詳述したように本発明に係るシリア
ル記憶装置によれば、複数個のメモリセルが複数本の読
出用ビットラインにそれぞれ対応する複数の列を有する
マトリックス状に配置され、上記複数個のメモリセルが
上記複数本の読出用ビットラインにそれぞれ対応する複
数個のメモリブロックに分割され、上記各メモリセルに
データをシリアルで書き込むとともに、上記各メモリセ
ルからデータをシリアルで読み出すシリアル記憶装置に
おいて、上記複数個のメモリセルブロックのうちの第１
のメモリセルブロック内の読出用ビットラインに接続さ
れたメモリセル群からデータを読み出す第１の読出サイ
クルに続いて、上記第１のメモリセルブロックとは異な
る第２のメモリセルブロック内の読出用ビットラインに
接続されたメモリセル群からデータを読み出す第２の読
出サイクルが実行されるときに、上記第１の読出サイク
ルにおいて、上記第２のメモリセルブロック内の読出用
ビットラインを予め所定の電位にプリチャージする。従
って、プリチャージを上記複数の読出用ビットラインの
うちの１本に対して行うので、従来例に比較して消費電
力が小さい。また、１つ前の読出サイクルにおいて、次
の読出用ビットラインのプリチャージを行うので、従来
例に比較して１つのサイクル時間を短くすることがで
き、これによって、従来例に比較してより高速でデータ
の読み出しを行うことができるという利点がある。
ル記憶装置によれば、複数個のメモリセルが複数本の読
出用ビットラインにそれぞれ対応する複数の列を有する
マトリックス状に配置され、上記複数個のメモリセルが
上記複数本の読出用ビットラインにそれぞれ対応する複
数個のメモリブロックに分割され、上記各メモリセルに
データをシリアルで書き込むとともに、上記各メモリセ
ルからデータをシリアルで読み出すシリアル記憶装置に
おいて、上記複数個のメモリセルブロックのうちの第１
のメモリセルブロック内の読出用ビットラインに接続さ
れたメモリセル群からデータを読み出す第１の読出サイ
クルに続いて、上記第１のメモリセルブロックとは異な
る第２のメモリセルブロック内の読出用ビットラインに
接続されたメモリセル群からデータを読み出す第２の読
出サイクルが実行されるときに、上記第１の読出サイク
ルにおいて、上記第２のメモリセルブロック内の読出用
ビットラインを予め所定の電位にプリチャージする。従
って、プリチャージを上記複数の読出用ビットラインの
うちの１本に対して行うので、従来例に比較して消費電
力が小さい。また、１つ前の読出サイクルにおいて、次
の読出用ビットラインのプリチャージを行うので、従来
例に比較して１つのサイクル時間を短くすることがで
き、これによって、従来例に比較してより高速でデータ
の読み出しを行うことができるという利点がある。
【図１】 本発明に係る一実施例であるＦＩＦＯメモリ
のブロック図である。
のブロック図である。
【図２】 図１の読出用ビットラインＲＢＬ０をプリチ
ャージするためのプリチャージ回路の回路図である。
ャージするためのプリチャージ回路の回路図である。
【図３】 図１の読出用ビットラインＲＢＬｍ（ｍ＝
１，２，…，７）をプリチャージするためのプリチャー
ジ回路の回路図である。
１，２，…，７）をプリチャージするためのプリチャー
ジ回路の回路図である。
【図４】 図１のＦＩＦＯメモリにおいて読出リセット
信号ＲＳＴＲＢが入力されないときの図１のＦＩＦＯメ
モリと図３のプリチャージ回路の動作を示すタイミング
チャートである。
信号ＲＳＴＲＢが入力されないときの図１のＦＩＦＯメ
モリと図３のプリチャージ回路の動作を示すタイミング
チャートである。
【図５】 図１のＦＩＦＯメモリにおいて読出リセット
信号ＲＳＴＲＢが入力されたときの図１のＦＩＦＯメモ
リと図２と図３のプリチャージ回路の動作を示すタイミ
ングチャートである。
信号ＲＳＴＲＢが入力されたときの図１のＦＩＦＯメモ
リと図２と図３のプリチャージ回路の動作を示すタイミ
ングチャートである。
【図６】 従来例のＦＩＦＯメモリのブロック図であ
る。
る。
【図７】 図６のＦＩＦＯメモリの動作を示すタイミン
グチャートである。
グチャートである。
２０…書込回路、 ２１…ライトアドレスポインタ、 ３０…読出回路、 ３１…リードアドレスポインタ、 ４１，４２，４３，４４，４５，４６…インバータ、 ５１，５２，５３…ナンドゲート、 ＴＲ０乃至ＴＲ７…プリチャージ用電界効果トランジス
タ（ＦＥＴ）、 ＭＢ０乃至ＭＢ７…メモリブロック、 ＭＣ００乃至ＭＣ７７…メモリセル、 ＲＷＬ０乃至ＲＷＬ７…読出用ワードライン、 ＲＢＬ０乃至ＲＢＬ７…読出用ビットライン、 ＋Ｖｄ…プリチャージ用直流電源。
タ（ＦＥＴ）、 ＭＢ０乃至ＭＢ７…メモリブロック、 ＭＣ００乃至ＭＣ７７…メモリセル、 ＲＷＬ０乃至ＲＷＬ７…読出用ワードライン、 ＲＢＬ０乃至ＲＢＬ７…読出用ビットライン、 ＋Ｖｄ…プリチャージ用直流電源。
Claims (4)
- 【請求項１】 複数個のメモリセルが複数本の読出用ビ
ットラインにそれぞれ対応する複数の列を有するマトリ
ックス状に配置され、上記複数個のメモリセルが上記複
数本の読出用ビットラインにそれぞれ対応する複数個の
メモリブロックに分割され、上記各メモリセルにデータ
をシリアルで書き込むとともに、上記各メモリセルから
データをシリアルで読み出すシリアル記憶装置におい
て、 上記複数個のメモリセルブロックのうちの第１のメモリ
セルブロック内の読出用ビットラインに接続されたメモ
リセル群からデータを読み出す第１の読出サイクルに続
いて、上記第１のメモリセルブロックとは異なる第２の
メモリセルブロック内の読出用ビットラインに接続され
たメモリセル群からデータを読み出す第２の読出サイク
ルが実行されるときに、上記第１の読出サイクルにおい
て、上記第２のメモリセルブロック内の読出用ビットラ
インを予め所定の電位にプリチャージするプリチャージ
手段を備えたことを特徴とするシリアル記憶装置。 - 【請求項２】 上記プリチャージ手段は、上記第１のメ
モリセルブロック内の読出用ビットラインを選択するた
めの読出用ビットライン選択信号が入力されたとき、上
記第２のメモリセルブロック内の読出用ビットラインを
予め所定の電位にプリチャージすることを特徴とする請
求項１記載のシリアル記憶装置。 - 【請求項３】 上記プリチャージ手段は、上記第１の読
出サイクルにおいて、上記シリアル記憶装置を読み出し
動作を初期化する読出リセット信号が入力されたとき、
上記複数のメモリセルブロックの各メモリセル群のうち
の所定のメモリセル群に接続された読出用ビットライン
を予め所定の電位にプリチャージすることを特徴とする
請求項１記載のシリアル記憶装置。 - 【請求項４】 上記プリチャージ手段は、上記第１の読
出サイクルにおいて、上記第１のメモリセルブロック内
の読出用ビットラインを選択するための読出用ビットラ
イン選択信号が入力された後、上記シリアル記憶装置を
読み出し動作を初期化する読出リセット信号が入力され
たとき、上記複数のメモリセルブロックの各メモリセル
群のうちの所定のメモリセル群に接続された読出用ビッ
トラインを予め所定の電位にプリチャージすることを特
徴とする請求項１記載のシリアル記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22845092A JP3481263B2 (ja) | 1992-02-19 | 1992-08-27 | シリアル記憶装置 |
| US08/017,843 US5291453A (en) | 1992-02-19 | 1993-02-16 | Serial memory apparatus having units for presetting reading bit lines to a given voltage |
| FR9301835A FR2687498B1 (fr) | 1992-02-19 | 1993-02-18 | Appareil a memoire de type sequentiel. |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-31857 | 1992-02-19 | ||
| JP3185792 | 1992-02-19 | ||
| JP22845092A JP3481263B2 (ja) | 1992-02-19 | 1992-08-27 | シリアル記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05298876A true JPH05298876A (ja) | 1993-11-12 |
| JP3481263B2 JP3481263B2 (ja) | 2003-12-22 |
Family
ID=26370370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22845092A Expired - Fee Related JP3481263B2 (ja) | 1992-02-19 | 1992-08-27 | シリアル記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5291453A (ja) |
| JP (1) | JP3481263B2 (ja) |
| FR (1) | FR2687498B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013037760A (ja) * | 2006-07-07 | 2013-02-21 | S Aqua Semiconductor Llc | フロントエンドプリチャージを有するメモリ |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| JPH06168594A (ja) * | 1992-11-30 | 1994-06-14 | Fujitsu Ltd | 半導体記憶装置 |
| JPH06349281A (ja) * | 1993-06-04 | 1994-12-22 | Fujitsu Ltd | 半導体装置 |
| JPH0729376A (ja) * | 1993-07-14 | 1995-01-31 | Ricoh Co Ltd | 半導体メモリ装置及びデータ読み書き方法 |
| US5737273A (en) * | 1995-04-06 | 1998-04-07 | Ricoh Company, Ltd. | Sense amplifier and reading circuit with sense amplifier |
| JPH10134566A (ja) * | 1996-10-31 | 1998-05-22 | Mitsubishi Electric Corp | 記憶機能を有する半導体装置及びそのデータ読み出し方法 |
| US5860160A (en) * | 1996-12-18 | 1999-01-12 | Cypress Semiconductor Corp. | High speed FIFO mark and retransmit scheme using latches and precharge |
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