KR0164199B1 - 반도체 기억장치 - Google Patents

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KR0164199B1
KR0164199B1 KR1019920701704A KR920701704A KR0164199B1 KR 0164199 B1 KR0164199 B1 KR 0164199B1 KR 1019920701704 A KR1019920701704 A KR 1019920701704A KR 920701704 A KR920701704 A KR 920701704A KR 0164199 B1 KR0164199 B1 KR 0164199B1
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세끼자와 다다시
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Abstract

반도체 장치는 메모리부(INV1∼INV4, Tn1∼Tn4)와 메모리부에 정보를 기입할때에 사용되는 2개의 기입전용비트선(WBL,)과 메모리부에 보지된 정보를 독출할때에 사용하는 2개의 독출전용 비트선(RBL,

Description

[발명의 명칭]
반도체 기억장치
[기술분야]
본 발명은 반도체 기억장치에 관한 것이며 특히 SRAM(Static Random Access Memory)과 같이 고속으로 정보의 기입 및 독출을 행하는 반도체 기억장치에 관한 것이다.
[배경기술]
근년에 고속으로 정보의 기입 및 독출을 행하는 반도체 기억장치로서 예를 들면 SRAM등의 반도체 기억장치가 다수 개발되어 있다.
SRAM은 소정의 전원전압이 유지되고 있는 한 데이터가 보지되고 DRAM(Dynamic Random Access Memory)와 같은 리프레슈 동작이 필요치 않다는 특징이 있다.
SRAM과 같은 반도체 기억장치에 있어서는 저소비전력화와 고속화가 요구된다.
종래의 이 종류의 반도체 기억장치로서는 예를들면 제1도에 나타낸 것과 같은 싱글포트의 SRAM이 있다. 이 SRAM에 있어서 Tn1, Tn2는 n채널 MOS 트랜지스터, INV1, INV2 는 인버터이고 WL은 워드선, BL,는 비트선이다.
이 SRAM은 정보의 기입과 독출에 동일 비트선(BL,)을 사용하고 있기 때문에 기입동작 종료후는 비트선(BL,)의 전위는 기입데이타의 상태가 보지되어 있기 때문에 기입직후의 데이타를 독출하는데 거의 시간을 요하지 않는다. 그러나 기입과 독출이 동일비트선(BL,)을 사용하기 때문에 메모리셀이 보지하고 있는 데이타의 변화 즉 비트에러(Bit error)에 주의할 필요가 있었다. 비트에러라함은 데이타의 독출시에 워드선(WL)을 절환했을때에 비트선(BL,)의 부하에 의해서 메모리셀이 보지하는 데이타가 반전되는 현상을 말한다.
즉 제1도와 같은 SRAM에서는 워드선(WL) 및 비트선(BL,)이 모두 수십∼수백개의 알루미늄선으로 되고 비트선(BL,)의 용량은 상당히 크게된다. 이 때문에 워드선(WL)의 절환시에 인버터(INV1, INV2)가 n채널 MOS트랜지스터(Tn1, Tn2)의 전위를 반전시키는 것보다도 비트선(BL,)의 전위차쪽이 n채널 MOS 트랜지스터(Tn1, Tn2)의 전위에 대한 영향력이 커져 상기 비트에러가 생기는 경우가 있다.
그리하여 종래에는 (1) 비트선(BL,)에 인가하는 전압레벨중 저전압레벨을 예를들어 2V정도로 풀업(ull up)시켜 비트선(BL,)의 전위차를 작게하든지 (2) 워드선(WL)을 절환하기 전에 비트선(BL,)을 단락시켜서 비트선(BL,)의 전위차를 없애든지하여 비트에러에 대한 대책을 취하고 있었다.
그러나 종래의 방법(1)에서는 비트선(BL,)의 저전압 레벨을 2V정도로 풀업하는 구성으로 되어 있기 때문에 전압레벨이 저레벨에 있는 경우에도 비트선에 전압이 인가된 상태로 되고 소비전력이 증대된다는 문제점이 있었다.
한편 종래의 방법(2)에서는 워드선(WL)을 절환하기전에 비트선(BL,)을 단락시키는 구성으로 되어있기 때문에 비트선(BL,)을 단락시키기 위한 신호를 내부에서 생성하지 않으면 예를들어 기입동작후에 독출동작을 행하려고하여도 이 신호를 생성하기 위한 시간적인 마진이 필요하여 속도가 저하된다는 문제점이 있었다.
이상 두가지 문제점에 대한 대책으로서 제2도에 나타낸 것과 같은 SRAM이 제안되어 있다.
이 SRAM에 있어서 Tn3, Tn4는 n채널 MOS 트랜지스터, INV3, INV4는 인버터이고 WBL,는 기입전용 비트선, RBL,은 독출전용 비트선이다.
이 SRAM에서는 비트선(BL,)을 기입전용 비트선(WBL,)과 독출전용 비트선(RBL,)으로 각각 분리함으로서 전술한 종래의 방법(2)에서 필요했든 비트선(BL,)을 단락시키기 위한 신호를 내부에서 생성하는데 소요되는 시간적인 마진을 없애려는 것이다. 그러나 비트선(BL,)를 기입전용 비트선(WBL,)과 독출전용비트선(RBL,)으로 각각 분리하는 구성을 취하면 비트선(BL,)의 용량이 큰 경우에 즉 대규모 SRAM의 경우에 문제가 생긴다. 다시말하면 제3도에 나타낸 것과 같이 라이트인에이블 신호가 저레벨로부터 고레벨로 바뀌어 기입동작직후의 독출동작을 행하는 경우에 워드선(WL)의 절환시에 라이트측의 비트선 전위가 반전되고나서 인버터(INV3, INV4)에 의해서 n채널 MOS 트랜지스터(Tn3, Tn4)의 전위가 반전되고나서 리드측의 비트선전위가 반전되기까지 상당히 시간이 걸린다.
이결과 기입직후에 데이터 독출을 행하면 기입전 즉 n채널 MOS트랜지스터(Tn3, Tn4)의 전위를 반전시키기 전의 데이터가 독출되어 버린다.
제3도에서 (a)는 어드레스신호, (b)는 라이트인에이블신호, (c)는 라이트측의 비트선전위, (d)는 리드측의 비트선전위, (e)는 메모리의 출력데이타를 각각 나타낸다.
따라서 기입직후의 독출에는 일정한 시간간격을 두어야 하므로 억세스타임이 매우 길어진다는 문제점이 있었다.
[발명의 개시]
따라서 본 발명은 상기 문제를 제기한 신규 또한 유용한 반도체기억장치를 제공하는 것을 개괄적 목적으로 한다.
본 발명의 다른 목적은 메모리부와 메모리에 접속되어 메모리부에 정보를 기입할때에 사용되는 2개의 기입전용 비트선과 메모리부에 접속되어 메모리부에 보지된 정보를 독출할때에 사용하는 2개의 독출전용 비트선과 독출전용 비트선에 접속되어 기입전용 비트선을 거쳐서 정보를 메모리부에 기입하는 기입모드에 있어서 2개의 독출전용 비트선을 단락시켜 동일전위로 설정하는 단락회로를 구비한 반도체 기억장치를 제공하는데 있다.
본 발명에 의하면 기입직후에 동일 어드레스에서 독출하는 것도 고속으로 행할수 있고 소비전력을 억제하여 상시 고속메모리 억세스가 가능해진다.
또 본 발명의 다른 목적 및 특징은 이하에 도면을 참조한 설명에 의해서 명백해질 것이다.
[도면의 간단한 설명]
제1도는 종래의 반도체 기억장치의 일 예의 요부를 나타낸 회로도.
제2도는 종래의 반도체 기억장치의 다른 예의 요부를 나타낸 회로도.
제3도는 제2도의 반도체 기억장치의 동작을 설명하기 위한 타이밍 챠트.
제4도는 본 발명에 의한 반도체 기억장치의 일실시예의 요부를 나타낸 회로도.
제5도는 본 발명의 일실시예의 전체구성을 나타낸 블록도.
제6도는 일실시예의 독출동작을 설명하기 위한 타이밍 챠트.
제7도는 일실시예의 기입동작을 설명하기 위한 타이밍 챠트.
제8도는 일실시예의 통상의 독출동작을 설명하기 위한 타이밍 챠트.
제9도는 제2도에 나타낸 종래예에 있어서의 기입동작 직후의 독출동작을 설명하기 위한 타이밍 챠트.
제10도는 일실시예에 있어서의 기입동작 직후의 독출동작을 설명하기 위한 타이밍 챠트이다.
[발명을 실시하기 위한 최량형태]
제4도는 본 발명에 의한 반도체 장치의 일실시예의 요부를 나타낸다.
제4도에 나타낸 SRAM은 2개의 인버터(INV1, INV2)의 입출력단을 각각 교차 접속해서 된 플립플롭(FF)과 플립플롭(FF)의 2개의 출력단과 2개의 기입전용비트선인 라이트비트선(WBL,)에 각각 접속되어 있고 게이트를 기입전용 워드선인 라이트워드선(WWL)와 접속하는 2개의 스위칭 트랜지스터(Tn1, Tn2)와 플립플롭(FF)의 2개의 출력단으로부터의 출력을 반전시켜 출력하는 2개의 인버터(INV3, INV4)와 인버터(INV3, INV4)와 2개의 독출전용비트선인 리드 비트선(RBL,)에 각각 접속되어 있고 게이트를 독출전용 워드선인 리드워드선(RWL)과 접속하는 2개의 스위칭 트랜지스터(Tn3, Tn4)를 구비한다. 라이트비트선(WBL,)으로부터 상기 플립플롭(FF)으로 데이터를 기입하는 경우에 2개의 리드비트선(RBL,)을 각각 단락시켜 리드비트선(RBL,)을 등전위로 한다.
제4도에서 1은 센스앰프회로, 2는 라인앰프회로이고, Tr1, Tr2는 각각 독출용 스위칭 트랜지스터 Tw1, Tw2는 각각 기입용 스위칭 트랜지스터 Ts는 단락회로(50)를 구성하는 n채널 MOS트랜지스터이다. 또 트랜지스터(Tpc1∼Tpc3)로는 후술하는 프리차지펄스가 인가된다.
본 실시예에서는 기입전용 비트선에서 플립플롭으로 데이터가 기입되는 경우에 2개의 독출전용비트선이 각각 단락되어 2개의 독출전용 비트선이 등전위로 된다.
즉 기입동작직후의 독출동작을 행하는 경우에도 독출전용 비트선의 전위를 각각 전원전위 및 그라운드 전위로부터 반전시킬 필요가 없기 때문에 기입동작 종료후에 독출전용 비트선의 단락을 해제함으로써 신속하게 데이터의 독출이 행해진다.
제5도는 본 실시예의 전체 구성을 나타내는 블록도이다. 제5도에서 SRAM 은 대략 센스앰프(1), 라이트앰프(2), 컬럼셀렉터(3), 메모리셀 어레이(4), 어드레스 버퍼(5), 컬럼디코더(6), 어드레스변화검출회로(이하 ATD라 함)(7), 로우디코더(8), 인에이블버퍼(9), 프리차지(10)로 구성되어 있다.
또 RE는 RAM 인에이블신호, WE는 라이트인에이블신호를 나타낸다.
센스앰프(1)는 독출시에 메모리셀로부터의 신호를 검출하여 증폭하고 라이트앰프(2)는 기입신호를 메모리셀에 공급하는 것이다. 컬럼셀렉터(3)는 기입, 독출신호의 신호로(signal path)를 결정하는 것이고, 제4도에 나타낸 스위칭 트랜지스터(Tr1, Tr2, Tw1, Tw2)로 되었다. 메모리셀어레이(4)는 정보를 기억하는 메모리셀이 매트릭스상으로 배치된 것이다. 어드레스버퍼(5)는 기입, 독출을 하는 어드레스정보를 래치하고 이 정보를 인에이블버퍼(9)로부터의 인에이블 신호와 함께 각각 컬럼디코더(6), ATD(7), 로우디코더(8)로 출력하는 것이다.
여기서 ATD(7)는 어드레스의 변화를 검출하여 소정펄스를 발생하는 것이고, 발생된 펄스는 프리차지(10)를 거쳐서 프리차지 펄스로서 메모리 셀 어레이(4)로 출력한다.
구체적인 회로구성을 나타낸 도면은 제4도에 나타낸 회로도와 같다. 다음에 독출시 및 기입시의 동작에 대해서 제6도 및 제7도와 함께 설명한다.
또 제 3, 4도중, tRC는 리드사이클시간, tAA는 어드레스 억세스 시간, tOH는 어드레스 변화에 대한 데이터 홀드시간, tWC는 라이트 사이클시간, tAM은 라이트인에이블신호(WE)에 대한 어드레스 확정시간, tAS는 어드레스 세트업시간, tWP는 라이트펄스폭, tWR는 라이트리커버리시간, tDW는 데이터 세트업시간, tDH는 데이터 홀드시간, VALID는 데이터의 유효기간을 나타낸다.
먼저 독출시의 경우에 제6도에 나타낸 것과같이 어드레스가 변화하면 일정시간(어드레스 억세스시간 tAA)후에 데이터가 출력되어 라이트인에이블신호(WE)가 하이레벨로 된다.
제6도에서 (a)는 어드레스신호, (b)는 메모리의 출력데이타를 각각 나타낸다.
다음에 기입동작시의 경우에 제7도에 나타낸 것과같이 어드레스의 확정후에 라이트인에이블신호(WE)가 로우레벨이 되면 단락회로를 구성하는 n채널 MOS트랜지스터(Ts)가 OFF되어 기입상태로 된다. 여기서 라이트펄스폭(tWP)은 최소치를 나타내고 로우레벨의 라이트인에이블신호(WE)의 폭이 라이트펄스폭(tWP)이하의 경우에는 기입이 보증되지 않는다. 입력데이타의 세트업시간(tDW), 홀드시간(tDH)은 라이트인에이블신호(WE)의 상승에지에 대해서 결정된다.
제7도중에서 (a)는 어드레스신호, (b)는 라이트인에이블신호, (c)는 메모리의 출력데이타를 각각 나타낸다.
즉 기입동작직후의 독출동작이 행해지는 경우에 기입동작 종료후에 독출전용 비트선의 단락이 해제됨으로써 더 신속하게 데이터의 독출이 행해진다.
따라서 저소비전력으로도 기입동작 종료후의 동일 어드레스의 독출이 고속화되어 RAN특성이 향상된다.
이와같이 본 실시예에서는 기입동작직후의 독출동작을 행할 경우에 독출전용비트선의 전위를 각각 전원전위 및 그라운드 전위로부터 반전시킬 필요가 없으므로 기입동작 종료후에 독출전용 비트선의 단락을 해제함으로써 신속하게 데이터의 독출을 할 수 있고 소비전력을 억제하면서 고속처리를 할 수 있다.
다음에 실시예의 효과를 제2도에 나타낸 종래예와 비교하여 설명하겠다.
먼저, 통상의 독출동작을 제8도와 함께 설명하겠다. 제8도(a)에 나타낸 것과같이 어드레스신호가 변화된 후에 (b)에 나타낸 것과같이 프리차지 펄스가 하이레벨이 되지만 제4도에서 리드비트선(RBL,)은 트랜지스터(TPS2)가 ON되기 때문에 단락된다. 이에 의해서 리드비트선(RBL,)의 전위는 제8도 (c)에 나타낸 것과같이 같아지고 그후의 리드비트선(RBL,)의 전위차를 센스앰프회로(1)로 증폭함으로써 (d)에 나타낸 것과같이 출력데이타가 얻어진다. 따라서 데이터의 독출은 고속으로 행해진다. 또 이 통상의 독출동작은 제2도에 나타낸 종래예와 같다.
제9도는 제2도에 나타낸 종래예에서 기입동작직후에 독출동작을 행하는 경우를 설명하는 타이밍 챠트이다.
제9도에서 (a)는 어드레스신호, (b)는 프리차지펄스, (c) 는 라이트인에이블신호, (d)는 메모리셀의 데이터, (e)는 리드비트선(RBL,)의 전위, (f)는 메모리의 출력 데이터를 각각 나타낸다.
또 a1, a1', b1, b1'는 각각 제2도에 나타낸 노드에서의 전위에 대응한다.
제9도의 경우에 (c)에 나타낸 라이트인에이블신호가 로우레벨로 되고 메모리셀의 데이터가 (d)에 나타낸 것과같이 반전된후에 (e)에 나타낸 리드비트선(RBL,)에 메모리셀의 데이터가 독출되어 전위차가 센스앰프회로(1)에서 증폭되어(f)의 출력데이타가 얻어질때까지의 시간(ta)이 길다.
그 때문에 제2도에 나타낸 종래예에 의하면 통상의 독출동작은 고속으로 행해지지만 기입동작 직후의 독출동작은 고속으로 행할 수 없다. 그결과 기입동작직후에 동일 어드레스에 대하여 독출동작을 행하는 경우의 억세스 시간이 길다.
한편 제10도는 제4도에 나타낸 실시예에서, 기입동작 직후에 독출동작을 행하는 경우를 설명한 타이밍 챠트이다.
제10도에서 (a)는 어드레스신호, (b)는 프리차지펄스, (c)는 라이트인에이블신호, (d)는 메모리셀의 데이터, (e)는 리드비트선(RBL,)의 전위, (f)는 메모리의 출력 데이터를 각각 나타낸다.
또 a1, a1', b1, b1'는 각각 제4도에 나타낸 노드에서의 전위에 대응한다.
제10도의 경우에 (c)에 나타낸 라이트인에이블 신호가 로우레벨로 되고 메모리셀의 데이터가 (d)에 나타낸 것과같이 반전된후에 (e)에 나타낸 리드비트선(RBL,)에 메모리셀의 데이터가 독출되어 전위차가 센스앰프회로(1)에서 증폭되어 (f)의 출력데이타가 얻어질때까지의 시간(tb)이 매우 짧다.
이것은 로우레벨의 라이트인에이블신호에 응답하여 단락회로(50)의 (Ts)가 리드비트선(RBL,)을 단락하여 동일전위로 설정하기 때문이다.
이에 의해서 메모리셀의 데이터는 제9도의 경우에 비해서 더 신속하게 리드비트선(RBL,)으로 독출되고 출력데이타를 매우 신속하게 얻을 수 있다. 따라서 본 실시예에 의하면 기입동작 직후의 독출동작도 고속으로 행할 수 있음을 알 수 있다.
또 본 발명은 상기 실시예에 한정되는 것은 아니고 본 발명의 범위내에서 여러 가지 변형이 가능하다.
[산업상의 이용가능성]
상술한 바와같이 본 발명에 의한 반도체 기억장치에 의하면 데이터의 기입시에 독출전용 비트선을 단락시켜 동일전위로 설정하는 단락회로를 설비하고 있으므로 기입직후의 동일어드레스에서 독출하는 것도 고속으로 행할 수 있어 소비전력을 억제하면서 상시 고속메모리 억세스를 가능하게 하므로 실용적으로 극히 유용하다.

Claims (7)

  1. 기입모드와 독출모드를 갖는 반도체 메모리장치에 있어서, 메모리부(INV1∼INV4, Tn1∼Tn4)와, 상기 메모리부에 접속되어 상기 메모리부에 정보를 기입할때에 전용으로 사용되는 제1 및 제2 기입전용비트선(WBL,)과, 상기 메모리부에 접속되어 상기 메모리부에 보지된 정보를 독출할 때에 전용으로 사용되는 제1 및 제2 독출전용비트선(RBL,), 및 상기 제1 및 제2 독출전용비트선에 접속되며, 또한 기입모드에서 상기 제1 및 제2 독출전용비트선을 단락시켜 상기 제1 및 제2 독출전용 비트선을 동일 전위로 설정하는 단락회로(50)를 갖는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 메모리부(INV1∼INV4, Tn1∼Tn4)에 접속되며, 또한 상기 메모리부에 정보를 기입할시에 전용으로 사용되는 기입전용 워드선(WWL)과, 상기 메모리부에 접속되며, 또한 상기 메모리부로부터 정보를 독출할시에 전용으로 사용되는 독출전용 워드선(RWL)을 더 구비하고, 상기 메모리부는 서로간에 교차접속된 입력과 출력들을 각각 가지며, 또한 제1 및 제2 출력을 갖는 제1 및 제2 인버터(INV1, INV2)를 갖는 플립플롭(FF)과, 상기 플립플롭(FF)의 제1 및 제2 출력들을 상기 제1 및 제2 기입전용 비트선(WBL,)에 각각 접속하며, 또한 상기 기입전용워드선(WWL)과 공통 접속하는 게이트들을 갖는 제1 및 제2 스위칭 트랜지스터(Tn1, Tn2)와 상기 플립플롭(FF)에 접속되어 그의 제1 및 제2 출력을 반전시켜 출력하는 제3 및 제4 인버터(INV3, INV4)와, 상기 제3 및 제4 인버터(INV3, INV4)를 상기 제1 및 제2독출전용비트선(RBL,)에 각각 접속하며, 또한 상응하는 게이트들을 상기 독출전용 워드선(RWL)에 접속하는 제3 및 제4 스위칭 트랜지스터(Tn3, Tn4)로 된 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 독출모드에서 상기 제1 및 제2 독출전용 비트선간의 전위차를 검출 및 증폭시켜 상기 메모리부(INV1∼INV4, Tn1∼Tn4)로부터 독출된 정보를 검출 및 증폭하는 센스 앰프회로(1)를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 기입모드에서 라이트인에이블 신호에 응답하여 상기 메모리부(INV1∼INV4, Tn1∼Tn4)로 기입할 정보를 상기 제1 및 제2 기입전용비트선(WBL,)으로 공급하는 라이트앰프회로(2)를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 상기 단락회로(50)는 상기 라이트인에이블신호에 응답하여 상기 제1 및 제2 독출전용비트선(RBL,)을 단락하는 것을 특징으로 하는 반도체 기억장치.
  6. 제1항에 있어서, 어드레스 신호의 변화를 검출하여 상응하는 어드레스 변화검출 펄스를 출력하는 어드레스 변화 검출회로(7)와 상기 어드레스 변화검출 펄스에 응답하여 상기 제1 및 제2 독출전용 비트선(RBL,)을 단락하는 설정회로(10, TPC2)를 더 구비한 것을 특징으로 하는 반도체 장치.
  7. 제1항 또는 제5 또는 제6항에 있어서, 상기 단락회로(50)와 상기 설정회로(10, TPC2)는 상기 제1 및 제2 독출전용 비트선(RBL,)에 의해 선택된 어드레스의 상기 메모리부(INV1∼INV4, Tn1∼Tn4)로부터 정보를 독출하는 독출 모드의 초기상태에서 동일 선택된 어드레스에 대한 직전의 모드에 상관없이 상기 제1 및 제2 독출전용 비트선을 동일 전위로 설정하는 것을 특징으로 하는 반도체 기억장치.
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