KR940006994B1 - 다이나믹 랜덤액세스메모리와 그 데이터 기록방법 - Google Patents

다이나믹 랜덤액세스메모리와 그 데이터 기록방법 Download PDF

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Abstract

내용 없음.

Description

다이나믹 랜덤액세스메모리와 그 데이터 기록방법
제 1 도는 비트선과 센스앰프 사이에 스위칭 트랜지스터를 구비한 종래의 DRAM장치의 회로도,
제 2 도는 제 1 도의 DRAM장치의 독출과 재기록동작을 나타낸 타이밍도,
제 3 도는 스위칭 트랜지스터를 구비한 또다른 종래의 DRAM장치의 회로도,
제 4 도는 제 3 도의 DRAM장치의 독출과 재기록동작을 나타낸 타이밍도,
제 5 도는 비트이네이블신호 발생기의 회로도,
제 6 도는 본 발명의 발명자에 의해 시도된 내부기록이네이블신호 발생기의 회로도,
제 7 도는 제 5 도와 제 6 도에 도시된 비트이네이블신호 발생기(100)와 내부기록이네이블신호 발생기(200)의 동작을 나타낸 타이밍도,
제 8 도는 제 5 도와 제 6 도의 회로에 따른 초기기록모드에서의 타이밍도,
제 9 도는 본 발명에 따른 초기기록모드에서의 동작을 나타낸 타이밍도,
제 10 도는 본 발명에 따른 내부기록이네이블신호 발생기의 제1실시예의 회로도,
제 11 도는 제 1 실시예의 동작을 나타낸 타이밍도,
제 12 도는 본 발명에 따른 내부기록이네이블신호 발생기의 제2실시예의 회로도,
제 13 도는 제 2 실시예의 동작을 나타낸 타이밍도,
제 14 도는 중간전압이 비트이네이블신호로 사용될 때의 본 발명의 동작을 나타낸 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 프리챠지/등화회로 2 : 스위칭회로
3 : 활성재기록회로 4 : 센스앰프
5 : 버퍼 10, 12, 20, 24, 30, 34, 41, 44 : 지연회로
11, 13, 22, 23, 25, 33, 39, 40, 43, 51, 53 : 인버터
14, 26, 35, 37, 38, 45, 52 : NAND게이트
21, 31 : NOR게이트 32 : 제 1펄스발생기
36 : 플립플롭회로 42 : 제 2 펄스발생기
100 : 비트이네이블신호 발생기
200, 300, 400 : 내부기록이네이블신호 발생기
[산업상의 이용분야]
본 발명은 다이나믹 랜덤액세스메모리(Dynamic Random Access Memory : 이하, DRAM이라 약칭한다)장치에 관한 것으로, 특히 비트선과 센스앰프 사이에 스위칭 트랜지스터를 구비한 DRAM장치에 관한것이다.
[종래의 기술 및 그 문제점]
독출동작시에 DRAM장치의 비트선에 디스챠지되는 전류는 비트선의 용량의 증가에 따라 증가하게 되고, 이 증가된 용량이 비트선들간의 전압차를 감지하는 센스앰프의 감지속도를 저하시키게 된다.
감지속도를 고속화시키기 위해 스위칭 트랜지스터를 구비한 DRAM장치가 제안되어 있다(참조 : National Convention Record, 1986 The Institute of Electronics and Communication Engineering of Japan, Part 2, P247) .
제 1 도는 스위칭회로(2)를 구비한 종래의 DRAM장치의 회로도로, 도면에서 스위칭회로(2)는 프리챠지/등화회로(1)와 활성재기록회로(3) 사이에 접속된 2개의 스위칭 트랜지스터(CT1, CT2)를 구비하고 있다. 프리챠지/등화회로(1)는 비트선(BL1, BL2)의 전위를 등화시키고, 전원전압(Vcc)의 중간전압(1/2Vcc)으로 비트선(BL1, BL2)을 프리챠지시킨다. 이 프리챠지/등화회로(1)는 프리챠지/등화신호(BEQL)에 의해 활성화 제어된다.
도면에서 참조부호 4는 2개의 n형 MOS트랜지스터(N1, N2)를 갖춘 센스앰프를 나타내는 바, MOS트랜지스터(N1, N2)의 게이트전극은 센스노드(SN1, SN2)에 각각 접속되고, 2개의 센스노드(SN1, SN2)는 열선택트랜지스터(ST1, ST2)를 매개로 데이터선(DQ1, DQ2)에 접속되어 있다. 상기 센스앰프(4)는 n형 MOS트랜지스터(N3)의 게이트에 공급되는 래치신호(L)에 의해 활성화제어된다.
상기 데이터선(DQ1, DQ2)은 데이터기록회로(DW)의 일부를 구성하는 인버터(IV1, IV2)의 출력단자에 접속되고, 2개의 인버터(IV1, IV2)에는 NOR게이트(G1, G2)로부터의 출력신호가 공급되며, NOR게이트(G1, G2)에는 상보형 데이터신호(DATA./DATA : 여기서, /DATA는 DATA의 반전신호를 의미하는 것임. 이하, 다른 신호에 있어서도 반전신호를 이와 같이 표기하기로함.)와 내부기록이네이블신호(/WEi)가 공급된다.
제 1 도에 나타낸 회로에 대한 기록과 재기록동작을 제 2 도를 참조하여 설명한다. 비트선(BL1)에 접속된 메모리셀(MC1)이 로우레벨 데이터(0volt)를 저장하고 있고, 비트선(B1, BL2)이 전원전압(Vcc)의 중간전압(1/2Vcc)으로 프리챠지되어 있다고 가정한다.
워드선(WLi)이 선택되고 전력전송트랜지스터(TM)가 도통할 때, 로우레벨 데이터가 메모리 캐패시터(Cs)로부더 독출된다. 따라서, 비트선(BL1)의 전위는 1/2Vcc 레벨로부더 약간 하강하게 된다.
한편, 더미워드선(DWL2)은 워드선(WL1)이 선택될 때 동시에 선택되고, 그에 따라 더미셀(DC2)의 전하전송트랜지스터(TD)가 도통한다. 그리고, 더미셀 캐패시터(Cd)가 1/2Vcc레벨을 축적하게 되므로, 비트선(BL2)의 전위는 1/2Vcc전압으로부터 변화하지 않게 된다.
이 상태에서는 비트이네이블신호(BC)의 전위가 접지전위(Vcc)로 되므로, 스위칭 트랜지스터(CT1, CT2)는 도통하지 않게 된다. 따라서, 비트선(BL1, BL2)은 센스앰프(4)와 활성재기록회로(3)로부터 분리된다.
이 상태에서, MOS트랜지스터(N3)의 게이트에 Vcc레벨의 래치신호(L)를 공급하여 센스앰프(4)를 활성화시킴으로써, 비트선(BL1, BL2)의 미소한 전압차가 센스앰프(4)에 의해 감지되어 센스노드(SN1)의 전위가 Vss레벨로 낮아지게 된다.
활성재기록회로(3)가 Vcc레벨의 활성재기록신호(AR)의 공급에 의해 활성화될 때, 센스노드(SN2)의 전위를 Vcc레벨로 끌어 올릴 수 있게 된다
다음에 열선택트랜지스터(ST1, ST2)가 열디코드신호(CSLi)에 응답하여 도통하므로, 센스노드(SN1, SN2)의 전위가 데이터선(DQ1, DQ2)으로 전송되어 데이터 버퍼(5)에 의해 증폭된다. 이 데이터 버퍼(5)의 출력은 데이터버스(DL1, DL2)로 출력된다.
다음에, BC신호의 전위가 하이레벨로 상승함으로써 스위칭 트랜지스터(CT1, CT2)가 도통한다. 따라서, 비트선과 센스노드가 접속되어, 비트선(BL1)의 전위는 Vss레벨로 하강하고, 비트선(BL2)의 전위는 Vcc레벨로 상승하게 된다. 이렇게 해서, 메모리셀(MC1)과 더미셀(DC2)에 재기록동작이 수행되게 되는 것이다.
그 후, 워드선(WL1)과 더미워드선(DWL2)의 선택이 해제된 다음에, 프리챠지/등화회로(1)가 프리챠지/등화신호(EQL)에 응답해서 활성화되고, 비트선(BL1, BL2)이 1/2Vcc레벨로 프리챠지된다.
이렇게 해서, 비트선(BL1, BL2)의 대용량이 초기의 감지주기를 제외한 감지동작시에 센스앰프(4)로부터 분리되기 때문에, 감지속도가 증가하게 된다.
제 3 도는 스위칭 트랜지스터를 구비한 또 다른 종래의 DRAM장치의 회로도로, 이 DRAM장치에시는 스위칭 트랜지스터(CT1, CT2)가 활성재기록회로(3)와 센스앰프(4)사이에 접속되어 있다. 즉, 활성재기록회로(3)가 비트선(BL1, BL2)에 직접 접속된다. 따라서, 비트선(BL1, BL2)이 활성재기록회로(3)에 의해 Vcc전위로 직접 상승하게 된다. 그러므로, 스위칭 트랜지스터(CT1, CT2)에 따른 전압강하가 해결되어 비트선전위가 Vcc레벨로 상승하게 된다
제 4 도는 제 3 도와 DRAM장치의 독출과 재기록동작을 나타낸 타이밍도이다. 제 4 도에 나타낸 바와 같이, 스위칭 트랜지스터(CT1, CT2)는 로우레벨의 BC신호가 공급됨으로써 독출주기동안에 비도통상태로 된다. 따라서, 비트선에 따른 대용량이 초기의 독출주기를 제외한 감지동작시에 센스앰프(4)로부터 분리되기때문에, 감지속도가 증가하게 된다
제 5 도 내지 제 8 도를 참조해서 기록동작에 대해 설명한다.
행어드레스신호(도시하지 않음) 및 열어드레스신호(도시하지 않음)가 외부회로, 예컨내 CPU(중앙처리장치)로부터 연속적으로 입력되고, 행어드레스스트로브신호(/RAS)는 행어드레스신호가 입력된 후에 활성화된다. 그 후, 행어드레스신호는 행어드레스 디코터(도시되지 않음)에 의해 디코드되어 예컨대 워드선(WL1)에 인가되고, 열어드레스신호는 열어드레스 디코더(도시하지 않음)에 의해 디코드되어 예컨대 열디코드신호(CSLi)로서 열선택트랜지스터(SL1, SL2)에 인가된다.
본 발명의 발명자들은 비트이네이블신호(BC)와 내부기록이네이블신호(/WEi)를 좀더 효과적으로 생성하기 위해, 제 5 도와 제 6 도에 나타낸 비트이네이블신호 발생기(100)와 내부기록이네이블신호 발생기(200)를 변경하려고 시도하였다.
즉, 제 5 도에 나타낸 비트이네이블신호 발생기(100)는 /RAS신호를 수신하는 지연회로(10)를 구비하고 있는데, 이 지연회로(10)의 출력신호는 인버터(11)를 매개해서 NAND게이트(14)에 인가되고, 인버터(11)의 출력은 또한 지연회로(12)와 인버터(13)를 매개해서 NAND게이트(14)에 인가된다.
비트이네이블신호 발생기(100)는 /RAS신호에 응답해서 비트이네이블신호(BC)를 발생시킨다. 비트이네이블신호(BC)의 로우레벨주기는 지연회로(12)의 지연시간에 의해 결정된다.
제 6 도에 나타낸 내부기록이네이블신호 발생기(200)는 /RAS신호를 수신하는 지연회로(20)을 구비하고 있는데, 이 지연회로(20)의 출력신호는 NOR게이트(21)에 인가되고, 이 NOR게이트(21)에는 또한 외부기록이네이블신호(/WE)와 /CAS신호도 인가된다. 또한, NOR게이트(21)의 출력신호는 2개의 인버터(22, 23)를 매개해서 NAND게이트(26)에 인가되고, 인버터(23)의 출력신호는 또한 지연회로(24)와 인버터(25)를 매개해서 NAND게이트(26)에 인가된다.
외부기록이네이블신호(/WE)가 /CAS신호의 활성화후에 활성화된다면, 내부기록이네이블신호(/WEi)의 하강은 외부기록이네이블신호(/WE)의 하강에 의해 결정되고, 그 상승은 지연회로(24)의 지연시간(t3)에 의해 결정된다. 따라서, BC신호의 타이밍에 기초해서, 지연회로(24)의 지연시간을 조정함으로써, 비트이네이블신호(BC)의 상승후에 내부기록이네이블신호(/WEi)를 상승시킬 수 있게 된다.
그렇지만, 외부기록이네이블신호(/WE)가 /CAS) 신호보다 먼저 활성화될 때는, 초기기록모드에서 내부기록이네이블신호(/WEi)의 상승이 결정되거나, 외부기록이네이블신호(/WE)의 상승에 응답하게 된다. 따라서, 내부기록이네이블신호(/WEi)는 종종 비트이네이블신호(BC)의 상승보다 먼저 상승하게 된다.
이 상태에서, 스위칭 트랜지스터(CT1, CT2)는 비도통한다. 따라서, 입력데이터는 비트선(BL1, BL2)이 아니라 센스앰프(4)로 전송되게 된다. 그러므로, 입력데이터(DATA, /DATA)가 비트선의 데이터에 대해 반대라면, 센스앰프(4)의 데이터는 스위칭 트랜지스터가 도통할 때 비트선의 전위에 의해 파괴되게 된다. 즉, 제8도에 나타낸 바와 같이 센스노드(SN1, SN2)의 전압이 비트선(BL1, BL2)의 전압에 끌리게 된다.
제 1 도의 회로에도 상기와 같은 문제가 존재한다.
[발명의 목적]
이에 본 발명은 상기와 같은 문제점을 해결하기 위해 발명된 것으로, 초기기록모드에서도 확실하게 데이터를 기록할 수 있는 DRAM장치를 제공하고자 함에 그 목적이 있다.
본 발명의 또 다른 목적은 초기기록모드에서도 확실하게 데이터를 기록할 수 있는 DRAM장치의 메모리셀로 데이터를 기록하는 방법을 제공하고자 함에 있다.
[발명의 구성]
상기한 목적을 달성 하기위해 본 발명는, 행어드레스스트로브신호, 열어드레스스트로브신호, 외부기록이네이블신호로부터 발생되는 내부기록이네이블신호에 따라 기록동작을 행하도록 된 다이나믹 랜덤액세스메모리장치에 있어서, 데이터를 저장하기 위한 메모리셀수단과, 이 메모리셀 수단에 접속된 제 1 및 제 2 비트선, 이 비트선 사이의 전압차를 감지하기 위한 감지수단, 이 감지수단과 상기 메모리셀수단 사이에 접속되어 메로리셀수단에 저장된 데이터를 감지수단으로 전송시키기 위한 스위칭수단, 제1소정주기동안 스위칭수단을 비도통상태로 만들기 위해 제1제어신호를 발생시키는 제1회로수단, 내부기록이네이블신호에 응답해서 비트선을 매개로 메로리셀수단에 데이터를 입력시키는 입력수단 및, 외부기록이네이블신호가 열어드레스신호가 발생하기 전에 발생하는 경우, 제1소정주기의 종료후에 지정된 시간동안 내부기록이네이블신호의 종료를 지연시키는 지연수단을 갖추고서 내부기록이네이블신호를 발생시키는 제2회로 수단을 구비하여 구성된 것을 특징으로 한다,
더욱이 본 발명은, 내부기록이네이블신호에 응답해서 행어드레스신호와 열어드레스신호에 의해 선택되는 메모리셀에서 비트선과 감지수단 사이에 접속된 스위칭트랜지스터를 갖춘 다이나믹 랜덤액세스메모리장치로의 데이터 기록방법에 있어서, 행어드레스신호를 받아들이기 위해 행어드레스스트로브신호를 공급하는 단계와, 열어드레스신호를 받아들이기 위해 열어드레스스트로브신호를 공급하는 단계, 데이터의 기록을 이네이블시키기 위해 외부기록이네이블신호를 공급하는 단계, 행어드레스신호와 열어드레스신호에 따라 메모리셀을 선택하는 단계, 스위칭 트랜지스터를 활성화시키기 위해 제1제어신호를 발생시키는 단계, 행어드레스스트로브신호와 열어드레스신호 및 외부기록이네이블신호로부터 다이나믹 랜덤액세스메모리의 내부기록이네이블신호를 발생시키는 단계, 외부기록이네이블신호가 열어드레스신호가 발생하기 전에 발생하는 경우, 제1제어신호가 종료한 후에 지정된 시간동안 내부기록이네이블신호를 유지하는 단계 및, 내부기록이네이블신호에 따라 상기 선택메모리셀에 상기 데이터를 기록하는 단계로 이루어진 것을 특징으로 한다.
[실시예]
이하, 도면을 참조해서 본 발명의 각 실시예를 상세히 설명한다.
제 1 도 또는 제 3 도에 도시된 DRAM에 본 발명은 적용된다. 그 회로구성은 이미 종래기술의 설명란에 기재하고 있는 바와 같으므로, 여기서는 설명을 생략한다.
제 9 도는 초기기록모드에서 본 발명의 동작을 나타낸 타이밍도이다. 제 8 도의 타이밍도와 제 9 도의 타이밍도의 차이는 비트이네이블신호(BC)에 대한 내부기록이네이블신호(/WEi)의 회복타이밍도이다. 즉, 내부기록이네이블신호(/WEi)는 회로가 초기기록모드라 할지라도 비트이네이블신호(BC)가 상승한 후에 상승하도록 제어된다,
제 10 도와 제 11 도를 참조해서 본 발명의 제 1 실시예에 대해 상세히 설명한다.
제 10 도는 내부기록이네이블신호 발생기(300)의 회로도로, 도면에서 내부기록이네이블신호 발생기(300)는 /RAS신호를 수신하는 지연회로(30)를 구비하고 있는데, 이 지연회로(30)의 출력은 NOR게이트(31)에 인가되고, NOR게이트(31)에는 또한 /CAS 신호와 외부기록이네이블신호(/WE)가 인가된다.
NOR회로(31)의 출력은 제 1 펄스발생기(32)에 인가된다. 제 1 펄스발생기(32)는 NAND게이트(35), 인버터(33) 및 지연회로(34)를 구비하고 있다. 즉, NOR게이트(31)의 출력은 NAND게이트(35)에 직접 인가되고, 또 인버터(33)와 지연회로(34)를 매개해서 NAND게이트(35)에 인가된다. 상기 펄스발생기(32)의 출력은 제 1 입력신호로서 플립플롭회로(36)에 인가된다. 플립플롭회로(36)는 서로 교차하여 접속된 2개의 NAND게이트(37, 38)를 구비하고 있다. 플립플롭회로(36)의 출력은 인버터(39)에 인가되고, 인버터(39)의 출력은 내부기록이네이블신호(/WEi)로서 사용된다.
내부기록이네이블신호(/WEi)는 또한 인버터(40)에도 인가되고, 인버터(40)의 출력은 지연회로(41)를 매개해서 제 2 펄스발생기(42)에 인가된다. 제 2 펄스발생기(42)는 NAND게이트(45)와 인버터(43) 및 지연회로(44)를 구비하고 있다. 즉, 상기 지연회로(41)의 출력은 NAND게이트(45)에 직접 인가되고, 또 인버터(43)와 지연회로(44)를 매개해서 NAND게이트(45)에 인가된다.
상기 제 2 펄스발생기(42)의 출력은 제 2 입력신호로서 플립플롭회로(36)의 NAND게이트(38)에 인가되고, NAND게이트(38)에는 또한 인버터(46)를 매개해서 지연된 /RAS' 신호도 인가된다. 여기에서, 인버터(46)를 매개해서 플립플롭회로(36)에 인가되는 지연된 /RAS' 신호는 플립플롭회로(36)의 초기화를 위해 사용되는 것이다.
제 11 도는 제 10 도의 내부기록이네이블신호 발생기(300)의 타이밍도로, 제11도는 또한 비트이네이블신호(BC)를 포함하고 있다. 제 5 도의 비트이네이블신호 발생기가 비트이네이블신호(BC)를 발생시키기 위해 사용될 수가 있다.
이 경우, 외부기록이네이블신호(/WE)는 /CAS 신호의 활성화후에 활성화되고(선 ①로 나타냄), NOR게이트(3l)의 출력신호(이하, 신호 A라 칭한다)는 /CAS 신호의 하강에 응답해서 로우레벨로 된다. 그 후, 신호 A의 상승에 따라 NAND게이트(35)의 출력신호(이하, 신호 B라 칭한다)는 로우레벨로 변화하게 된다. 그러므로, 신호 B는 소정시간(t3)후에 하이레벨로 변화하게 된다. 상기 지연시간(t3)은 지연회로(34)에 의해 결정되는 것이다. 신호 B가 로우레벨로 변화함에 따라 내부기록이네이블신호(/WEi)가 로우레벨로 변화하게 된다.
상기 지연회로(41)의 출력(이하, 신호 C라 칭한다)이 내부기록이네이블신호(/WEi)의 하강에 따라 소정시간(t4)후에 하이레벨로 변화하게 되므로, NAND게이트(45)의 출력(이하, 신호 D라로 칭한다)은 로우레벨로 변화하게 된다. 상기 지연시간(t4)은 지연회로(41)에 의해 결정되는 것이다. 신호 D의 하강에 따라 내부기록이네이블신호(/WEi)는 하이레벨로 변화하게 된다. 즉, 내부기록이네이블신호(/WEi)의 상승은 지연회로(41)의 지연시간(t4)에 의해 결정된다.
이 경우, 외부기록이네이블신호(/WE)는 /CAS신호, 즉 초기기록모드의 활성화전에 활성화되고(선 ②로 나타냄), 신호 A의 상승은 /CAS신호의 하강에 의해서 결정된다. 그러므로, 신호 B 및 내부기록이네이블신호(/WEi)의 하강은 /CAS신호의 하강에 의해 결정되게 된다. 그 후, 신호 C는 내부기록이네이블신호(/WEi)의 하강에 따라 소정시간(t4)후에 하이레벨로 변화하게 되고, 신호 D는 로우레벨로 변화하게 된다. 이 신호 D의 하강에 따라 내부기록이네이블신호(/WEi)가 하이레벨로 변화하게 된다.
즉, 제 1실시예에 의하면, 내부기록이네이블신호(/WEi)의 상승은 외부기록이네이블신호(/WE)나 /CAS신호의 하강에 따라 지연시간(t4)에 의해 결정제어 된다. 따라서, 비트이네이블신호 발생기(100)와 내부기록이네이블신호 발생기(300)의 지연회로(10, 30, 41)의 지연시간을 조정함으로써, 비트이네이블신호의 상승후에 내부기록이네이블신호(/WEi)를 상승시킬 수 있게 된다.
제 12 도는 본 발명의 제2실시예의 회로도이다.
이 제 2 실시예에서 2개의 인버터(51, 53)와 NAND게이트(52)는 제 10 도의 제 1 실시예에 추가된 것이다. 즉, NOR게이트(31)의 출력은 인버터(51)를 매개해서 NAND게이트(52)에 인가되고, 또한 인버터(39)의 출력도 NAND게이트(52)에 인가된다. 그리고, NAND게이트(52)의 출력은 인버터(53)에 인가되고, 인버터(52)의 출력은 내부기록이네이블신호(/WEii)로서 사용된다.
제 13 도는 제 12 도의 내부기록이네이블신호 발생기(400)의 타이밍도로, 제13도에서 다른 신호는 제 11 도의 타이밍도와 같기 때문에 단지 3개의 신호만을 나타내었다.
내부기록이네이블신호 발생기(400)에서 내부기록이네이블신호(/WEii)의 상승은 신호 A의 하강이나 인버터(39)의 출력신호(/WEi)의 상승후에 오는 타이밍에 의해 결정된다. 바꾸어 말하면, 신호 A의 하강은 외부기록이네이블신호(/WE)의 상승에 따르기 때문에, 내부기록이네이블신호(/WEii)의 상승은 외부기록이네이블신호(/WE)에 의해 제어된다.
물론, 인버터(39)의 출력신호가 제 10 도의 구성에 의해 비트이네이블신호(BC)의 상승후에 상승하기 때문에, 비트이네이블신호(BC)의 상승후에 내부기록이네이블신호(/WEii) 가 상승하게 된다.
더욱이, 상술한 실시예에 있어서, 비트이네이블신호(BC)의 전압은 스위칭 트랜지스터(CT1, CT2)를 비도통상태로 만들기 위해 접지레벨(Vss)로 하강하게 된다. 그렇지만, 스위칭 트랜지스터를 비도통상태로 만들기 위해 접지레벨(Vss)과 전원전압(Vcc) 사이의 중간전위(VM)를 채용할 수도 있다.
예컨대, 다음의 조건을 만족시키는 중간전위(VM)을 사용할 수도 있다.
Figure kpo00001
여기서, Vtn은 스위칭 트랜지스터의 문턱전압이다. 더 구체적으로, 전원전압(Vcc)이 5.0volt일 때에는 2.5volt가 중간전압으로서 사용된다.
중간전압(VM)을 채용함으로써, 다음과 같은 부가이득이 생기게 된다. 제14도는 중간전압(VM)이 제 3 도의 DRAM장치에서 비트이네이블신호(BC)로 사용될 때의 DRAM장치의 독출동작의 타이밍도를 나타낸 것이다. 앞서 설명한 바와 같은 방법으로, 감지속도를 고속화하기 위해 비트선 사이에 전압의 미세한 차가 생긴 때, 신호(BC)의 전위는 중간전위(VM)로 하강하게 된다.
센스노드(SN1)와 BC전압간의 전압차가 스위칭 트랜지스터(CT1)의 문턱전압(Vth)보다 클 때, 스위칭 트랜지스터(CT1)의 임피던스는 점차 줄어들고, 비트선(BL1)의 전위는 센스노드(SN1)의 전위에 점차 가까워지게 된다.
따라서, BC신호는 Vcc레벨과 같아지게 되고, 스위칭 트랜지스티(CT1, CT2)는 도통하며, 센스노드(SN1)의 전위의 상승은 줄어들게 된다. 그러므로, 센스노드(SN1)와 센스노드(SN2)간의 전압차가 충분히 커져 버퍼회로(5)로부터 확실하게 독출되게 된다.
또한, 본 발명은 특정한 실시예에 대해 설명했지만, 이에 한정되지 않고 발명의 요지를 이탈하지 않는 범위내에서 여러가지로 변형해서 실시할 수가 있다.
한편, 본 발명의 특허청구의 범위가 각 구성요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.

Claims (8)

  1. 행어드레스스트로브신호(/RAS)와 열어드레스스트로브신호(/CAS) 및 외부기록이네이블신호(/WE)로부터 발생되는 내부기록이네이블신호(/WEi)에 따라 기록동작을 행하도록 된 다이나믹 랜덤액세스메모리장치에 있어서, 데이터를 저장하는 메모리셀수단(MC)과, 이 메모리셀수단에 접속된 제 1, 제 2 비트선(BL1, BL2), 이 비트선(BL1, BL2)간의 전압차를 감지하는 감지수단(4), 이 감지수단(4)과 메모리셀수단(MC) 사이에 접속되어 메로리셀수단(MC)에 저장된 데이터를 감지수단(4)에 전송하는 스위칭수단(2), 제1소정주기동안에 스위칭수단(4)을 비도통상태로 만들기 위해 제1제어신호(BC)를 발생시키는 제1회로수단(100), 내부기록이네이블신호(/WEi)에 따라 비트선을 매개로 메모리셀수단(MC)에 데이터를 입력시키는 입력수단 및, 외부기록이네이블신호(/WE)가 열어드레스신호가 발생하기 전에 발생하는 경우 제 1 소정주기의 종료후에 지정된 시간동안 내부기록이네이블신호(/WEi)의 종료를 지연시키는 지연수단(41)을 갖추고서 내부기록이네이블신호(/WEi)를 발생시키는 제 2 회로수단(300)을 구비한 것을 특징으로 하는 다이나믹 랜덤액세스메모리장치.
  2. 제 1 항에 있어서, 전원전압으로 비트선의 하나의 전위를 상승시키는 재기록수단(3)을 더 구비한 것을 특징으로 하는 다이나믹 랜덤액세스메모리장치.
  3. 제 2 항에 있어서, 상기 스위칭수단(2)이 재기록수단(3)과 메모리셀수단(MC) 사이에 접속된 것을 특징으로 하는 다이나믹 랜덤액세스메모리장치.
  4. 제 2 항에 있어서, 상기 스위칭수단(2)이 재기록수단(3)과 감지수단(4) 사이에 접속된 것을 특징으로 하는 다이나믹 랜덤액세스메모리장치.
  5. 제 1 항에 있어서, 상기 제 2 회로수단(300)은, 행어드레스스트로브신호(/RAS)와 열어드레스스트로브신호(/CAS) 및 외부기록이네이블신호(/WE)를 수신하여 제1신호(A)를 출력하는 NOR게이트(31)와, 제 1 신호(A)에 따라 제 2 신호(B)를 생성하는 제1펄스발생기(32), 제 2 신호(B)에 따라 제 3 신호(C)를 생성하는 플립플롭회로(36), 제 3 신호를 지연시키는 지연수단(41)에 의해 지연된 제 3 신호를 수신하여 제 4 신호(D)를 생성하는 제 2 펄스발생기(42) 및, 제 3 신호(C)를 내부기록이네이블신호(/WEi)로서 사용하여 플립플롭회로(36)에 제 4 신호(D)를 공급하는 수단을 구비하여 구성된 것을 특징으로 하는 다이나믹 랜덤액세스메모리장치.
  6. 내부기록이네이블신호(/WEi)에 응답해서 행어드레스신호와 열어드레스신호에 의해 선택되는 메로리셀에서 비트선(BL1)과 감지수단(4) 사이에 접속된 스위칭 트랜지스터(CT1)를 갖춘 다이나믹 랜덤액세스메모리장치로의 데이터 기록방법에 있어서, 행어드레스신호를 받아들이기 위해 행어드레스스트로브신호(/RAS)를 공급하는 단계와, 열어드레스신호를 받아들이기 위해 열어드레스스트로브신호(/CAS)를 공급하는 단계, 데이터의 기록을 이네이블시키기 위해 외부기록이네이블신호(/WE)를 공급하는 단계, 행어드레스신호와 열어드레스신호에 따라 메모리셀을 선택하는 단계, 스위칭 트랜지스터를 활성화시키기 위해 제 1 제어신호(BC)를 발생 시키는 단계, 행어드레스스트로브신호(/RAS)와 열어드레스신호 및 외부기록이네이블신호(/WE)로부터 다이나믹 랜덤액세스메모리의 내부기록이네이블신호(/WEi)를 발생시키는 단계, 외부기록이네이블신호(/WE)가 열어드레스신호가 밭생하기 전에 발생하는 경우, 제 1 제어신호(BC)의 종료후에 지정된 시간동안 내부기록이네이블신호(/WEi)를 유지하는 단계 및, 내부기록이네이블신호(/WEi)에 따라 상기 선택메모리셀에 상기 데이터를 기록하는 단계를 구비한 것을 특징으로 하는 다이나믹 랜덤액세스메모리장치로의 데이터 기록 방법.
  7. 제 6 항에 있어서, 소정전압(VBL)으로 다이나믹 랜덤액세스메모리의 비트선을 프리챠지시키는 단계를 더 구비한 것을 특징으로 하는 다이나믹 랜덤액세스메모리장치로의 데이터 기록방법.
  8. 제 7 항에 있어서, 상기 제 1 제어신호(BC)가 하이레벨 전원전압(Vcc)을 갖고, 로우레벨로서 VBL+Vth를 갖는 것을 특징으로 하는 다이나믹 랜덤액세스메모리장치로의 데이터 기록방법.
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