JPH0352187A - ダイナミック型ランダムアクセスメモリ - Google Patents
ダイナミック型ランダムアクセスメモリInfo
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- JPH0352187A JPH0352187A JP1188304A JP18830489A JPH0352187A JP H0352187 A JPH0352187 A JP H0352187A JP 1188304 A JP1188304 A JP 1188304A JP 18830489 A JP18830489 A JP 18830489A JP H0352187 A JPH0352187 A JP H0352187A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C11/4076—Timing circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、半導体メモリに係り、特にダイナミック型ラ
ンダムアクセスメモリ（以下、ＤＲＡＭと略記する）に
おけるアーリーライトモードにおける書込み方式に関す
る。
ンダムアクセスメモリ（以下、ＤＲＡＭと略記する）に
おけるアーリーライトモードにおける書込み方式に関す
る。
（従来の技術）
ＤＲＡＭの大容量化に伴い、ビット線の放電量が多くな
ることにより、メモリセルデータの読出し時にビット線
対に生じた電位差をセンス増幅するためのビット線セン
スアンプの動作が低下するという問題があり、このビッ
ト線センスアンプの動作の高速化を図るために、例えば
昭和６１年度電子通信学会総合全国大会講演論文集、Ｐ
２−２４７、三浦ほかによる「大容ｆｉＤＲＡＭにおけ
るセンスアンプ駆動方式」が報告されている。
ることにより、メモリセルデータの読出し時にビット線
対に生じた電位差をセンス増幅するためのビット線セン
スアンプの動作が低下するという問題があり、このビッ
ト線センスアンプの動作の高速化を図るために、例えば
昭和６１年度電子通信学会総合全国大会講演論文集、Ｐ
２−２４７、三浦ほかによる「大容ｆｉＤＲＡＭにおけ
るセンスアンプ駆動方式」が報告されている。
この種のセンスアンプの高速化を図った従来の大容量Ｄ
ＲＡＭは、一般に、第４図に示すように、ＤＲＡＭのメ
モリセルアレイにおける各カラムのビット線対（ＢＬＩ
、ＢＬ２ ）とビット線センスアンプＮＡ・アクティ
ブリストア回路ＰＡとの間に絶縁ゲート型電界効果トラ
ンジスタ（ＭＯＳ｝ランジスタ）からなる電荷転送トラ
ンジスタ（ＣＴＩ 、ＣＴ２ ）を接続し、そのゲート
を制御することによってビット線ＢＬ１またはＢＬ２の
放電時のグランドノイズを分散し、センス動作を高速化
している。
ＲＡＭは、一般に、第４図に示すように、ＤＲＡＭのメ
モリセルアレイにおける各カラムのビット線対（ＢＬＩ
、ＢＬ２ ）とビット線センスアンプＮＡ・アクティ
ブリストア回路ＰＡとの間に絶縁ゲート型電界効果トラ
ンジスタ（ＭＯＳ｝ランジスタ）からなる電荷転送トラ
ンジスタ（ＣＴＩ 、ＣＴ２ ）を接続し、そのゲート
を制御することによってビット線ＢＬ１またはＢＬ２の
放電時のグランドノイズを分散し、センス動作を高速化
している。
ここで、ビット線センスアンプＮＡは、ラッチ信号Ｌに
より活性化制御されるＮチャネルセンスアンプからなり
、ゲート・ドレインがクロス接続された２個のＮチャネ
ルトランジスタＮ１およびＮ２の各ドレイン（一対のセ
ンスノードＳＮ，ＳＮ２）が対応して電荷転送トランジ
スタ（ＣＴ， ｃ’ｒ２）の各他端に接続され、この
２個のＮチャネルトランジスタ（ＮＩ Ｎ２）の各ソ
ースとＶ ｓｓｌＲ位との間にＮチャネルトランジスタ
Ｎ３が接続され、このＮチャネルトランジスタＮ３のゲ
ートにラッチ信号Ｌが与えられる。
より活性化制御されるＮチャネルセンスアンプからなり
、ゲート・ドレインがクロス接続された２個のＮチャネ
ルトランジスタＮ１およびＮ２の各ドレイン（一対のセ
ンスノードＳＮ，ＳＮ２）が対応して電荷転送トランジ
スタ（ＣＴ， ｃ’ｒ２）の各他端に接続され、この
２個のＮチャネルトランジスタ（ＮＩ Ｎ２）の各ソ
ースとＶ ｓｓｌＲ位との間にＮチャネルトランジスタ
Ｎ３が接続され、このＮチャネルトランジスタＮ３のゲ
ートにラッチ信号Ｌが与えられる。
また、アクティブリストア回路ＰＡは、センスノード対
（ＳＮＩ 、ＳＮ２ ）間に接続されたビット線リスト
ア用のＰチャネルセンスアンプからなり、アクティブリ
ストア信号ＡＲにより活性化制御さる。
（ＳＮＩ 、ＳＮ２ ）間に接続されたビット線リスト
ア用のＰチャネルセンスアンプからなり、アクティブリ
ストア信号ＡＲにより活性化制御さる。
また、電荷転送トランジスタ（ＣＴ１、ＣＴ２ ）は、
それぞれのゲートに電荷転送トランジスタ駆動回路（図
示せず）からビットイネーブル信号ＢＣが与えられ、Ｎ
チャネルセンスアンブＮＡが活性化される直前から一定
期間オフになるように制御される。ＭＣｉ・・・は上記
各ビット線（ＢＬ１、ＢＬ２）にそれぞれ複数個づつ接
続されたダイナミック型メモリセル、ＷＬｉ・・・は上
記メモリセルＭＣｉ・・・の電荷転送トランジスタＴＭ
のゲートに接続されているワード線である。
それぞれのゲートに電荷転送トランジスタ駆動回路（図
示せず）からビットイネーブル信号ＢＣが与えられ、Ｎ
チャネルセンスアンブＮＡが活性化される直前から一定
期間オフになるように制御される。ＭＣｉ・・・は上記
各ビット線（ＢＬ１、ＢＬ２）にそれぞれ複数個づつ接
続されたダイナミック型メモリセル、ＷＬｉ・・・は上
記メモリセルＭＣｉ・・・の電荷転送トランジスタＴＭ
のゲートに接続されているワード線である。
なお、各ビット線（ＢＬｌ，ＢＬ２ ）にはそれぞれ１
個づつダミーセル（ＤＣ１、ＤＣ２ ）が接続され、こ
のダミーセル（ＤＣ１、ＤＣ２ ）の電荷転送トランジ
スタＴＤのゲートにはダミーワード線（ＤＷＬＩ 、Ｄ
ＷＬ２ ）が接続される。また、各ビット線対（ＢＬ１
、ＢＬ２）には、これを電源電圧Ｖｅｅの１７２にブリ
チャージおよびイコライズするためのブリチャージ・イ
コライズ回路ＰＲが接続され、これはブリチャージ・イ
コライズ信号ＥＱＬにより活性化制御される。
個づつダミーセル（ＤＣ１、ＤＣ２ ）が接続され、こ
のダミーセル（ＤＣ１、ＤＣ２ ）の電荷転送トランジ
スタＴＤのゲートにはダミーワード線（ＤＷＬＩ 、Ｄ
ＷＬ２ ）が接続される。また、各ビット線対（ＢＬ１
、ＢＬ２）には、これを電源電圧Ｖｅｅの１７２にブリ
チャージおよびイコライズするためのブリチャージ・イ
コライズ回路ＰＲが接続され、これはブリチャージ・イ
コライズ信号ＥＱＬにより活性化制御される。
また、ビット線センスアンブＮＡには、カラム選択トラ
ンジスタ（Ｓ Ｔｌ， Ｓ Ｔ２ ）を介したのち複数
のカラムに共通に接続された一対のデータ線（ＤＱ１、
ＤＱ２）が接続され、このデータ線（ＤＱｌ− ＤＱ２
）にはデータバツファＤＱＢを介してデータパス（Ｄ
ＬＩ，ＤＬ２）が接続される。また、データ線（ＤＱｚ
、ＤＱ２ ）にはデータ書込み回路ＤＷが接続される
。このデータ書込み回路ＤＷは、例えばオアゲート（Ｇ
Ｉ Ｇ２）と、このオアゲート（ＧＩ ＳＧ２ ）の
各出力側とデータ線（ＤＱｓ 、ＤＱ２ ）との間に接
続されたインバータ（ＩＶ１、ＩＶ２）からなり、オア
ゲ−ト（Ｇｌ，ｃ２）には相補的な書込みデータ（ＤＡ
ＴＡ，ＤＡＴＡ）およびメモリチップ外部からの書込み
イネーブル信号に基ずいてチップ内部で発生された書込
みイネーブル信号ＷＥ＊が入力する。
ンジスタ（Ｓ Ｔｌ， Ｓ Ｔ２ ）を介したのち複数
のカラムに共通に接続された一対のデータ線（ＤＱ１、
ＤＱ２）が接続され、このデータ線（ＤＱｌ− ＤＱ２
）にはデータバツファＤＱＢを介してデータパス（Ｄ
ＬＩ，ＤＬ２）が接続される。また、データ線（ＤＱｚ
、ＤＱ２ ）にはデータ書込み回路ＤＷが接続される
。このデータ書込み回路ＤＷは、例えばオアゲート（Ｇ
Ｉ Ｇ２）と、このオアゲート（ＧＩ ＳＧ２ ）の
各出力側とデータ線（ＤＱｓ 、ＤＱ２ ）との間に接
続されたインバータ（ＩＶ１、ＩＶ２）からなり、オア
ゲ−ト（Ｇｌ，ｃ２）には相補的な書込みデータ（ＤＡ
ＴＡ，ＤＡＴＡ）およびメモリチップ外部からの書込み
イネーブル信号に基ずいてチップ内部で発生された書込
みイネーブル信号ＷＥ＊が入力する。
以下、上記構成のＤＲＡＭにおける一般的な動作につい
て第５図に示す波形を参照して説明する。
て第５図に示す波形を参照して説明する。
いま、ビット線対（ＢＬｌ，ＢＬ２）のうちの一方、例
えば第１のビット線ＢＬ１側に接続されているあるメモ
リセルＭＣｌにＯＶ（“Ｌ＃レベル）の電位が書込まれ
ている場合において、このメモリセルＭＣ，に対する読
出しおよび再書込みの動作について説明する。このＤＲ
ＡＭは、電源電位ＶＣＣが例えば５Ｖであり、ビット線
対をｖＢＬ −Ｖｃｃ／２なる電圧にブリチャージする
方式を採用しているので、ワード線が選択されるまでの
期間は各ビット線（ＢＬＩ 、ＢＬ２ ）は等しく、Ｖ
ｃｃ／２に保たれている。
えば第１のビット線ＢＬ１側に接続されているあるメモ
リセルＭＣｌにＯＶ（“Ｌ＃レベル）の電位が書込まれ
ている場合において、このメモリセルＭＣ，に対する読
出しおよび再書込みの動作について説明する。このＤＲ
ＡＭは、電源電位ＶＣＣが例えば５Ｖであり、ビット線
対をｖＢＬ −Ｖｃｃ／２なる電圧にブリチャージする
方式を採用しているので、ワード線が選択されるまでの
期間は各ビット線（ＢＬＩ 、ＢＬ２ ）は等しく、Ｖ
ｃｃ／２に保たれている。
アドレス入力としてロウアドレスおよびカラムアドレス
が順次入力し、ロウアドレス入力後にロウアドレススト
ローブ信号が活性化してロウアドレスがデコードされ、
第１のビット線ＢＬ，側の選択ワード線ＷＬ，が選択さ
れて選択メモリセルＭＣ，の電荷転送トランジスタＴＭ
がオンになり、このメモリセルＭＣ１のキャパシタＣｓ
から′Ｌａレベルが読出され、第１のビット線ＢＬ１の
電位はＶｃｃ／２から僅かに下がる。
が順次入力し、ロウアドレス入力後にロウアドレススト
ローブ信号が活性化してロウアドレスがデコードされ、
第１のビット線ＢＬ，側の選択ワード線ＷＬ，が選択さ
れて選択メモリセルＭＣ，の電荷転送トランジスタＴＭ
がオンになり、このメモリセルＭＣ１のキャパシタＣｓ
から′Ｌａレベルが読出され、第１のビット線ＢＬ１の
電位はＶｃｃ／２から僅かに下がる。
一方、上記したように第１のビット線ＢＬ，側の選択ワ
ード線が選択されると同時に第２のビット線ＢＬｚ側の
ダミーワード線ＤＷＬ２が選択され、ダミーセルＤＣ２
の電荷転送トランジスタＴＤがオンになる。ここで、ダ
ミーセルＤＣ２には例えばＶｃｃ／２なる電位が予め書
込まれているので、電荷転送トランジスタＴＤがオンに
なってダミーセルＤＣ２のキャパシタＣｄと第２のビッ
ト線ＢＬ２とが短絡しても、両者は同電位であるので第
２のビット線ＢＬ２の電位はＶｃｃ／２のまま変化しな
い。
ード線が選択されると同時に第２のビット線ＢＬｚ側の
ダミーワード線ＤＷＬ２が選択され、ダミーセルＤＣ２
の電荷転送トランジスタＴＤがオンになる。ここで、ダ
ミーセルＤＣ２には例えばＶｃｃ／２なる電位が予め書
込まれているので、電荷転送トランジスタＴＤがオンに
なってダミーセルＤＣ２のキャパシタＣｄと第２のビッ
ト線ＢＬ２とが短絡しても、両者は同電位であるので第
２のビット線ＢＬ２の電位はＶｃｃ／２のまま変化しな
い。
この後、ビット線対（ＢＬ，，ＢＬ２）間、つまり、セ
ンスノード対（ Ｓ Ｎ ｌ％ＳＮ２）間に微少な電位
差が生じた時点で、ビットイネーブル信号ＢＣが接地電
位Ｖｓｓになり、電荷転送トランジスタ（ＣＴ１、ＣＴ
２ ）がオフになり、ビット線対（ＢＬＩ ＢＬ２）
はビット線センスアンブＮＡ・アクティブリストア回路
ＰＡから切り離される。そして、ラッチ信号ＬがＶｃｃ
電位になってＮチャネルセンスセンスアンブＮＡが活性
化し、一対のセンスノード（ＳＮＩ 、ＳＮ２ ）の微
少な電位差がセンス増幅され、センスノードＳＮｌの電
位はＶｓｓ電位側に引き落される。さらに、アクティブ
リストア信号ＡＲがＶ ｃＣｍ位になってアクティブリ
ストア回路ＰＡが活性化し、センスノードＳＮ２の電位
がＶ ｃｃ′Ｎ位側に引き上げられる（リストアされる
）。
ンスノード対（ Ｓ Ｎ ｌ％ＳＮ２）間に微少な電位
差が生じた時点で、ビットイネーブル信号ＢＣが接地電
位Ｖｓｓになり、電荷転送トランジスタ（ＣＴ１、ＣＴ
２ ）がオフになり、ビット線対（ＢＬＩ ＢＬ２）
はビット線センスアンブＮＡ・アクティブリストア回路
ＰＡから切り離される。そして、ラッチ信号ＬがＶｃｃ
電位になってＮチャネルセンスセンスアンブＮＡが活性
化し、一対のセンスノード（ＳＮＩ 、ＳＮ２ ）の微
少な電位差がセンス増幅され、センスノードＳＮｌの電
位はＶｓｓ電位側に引き落される。さらに、アクティブ
リストア信号ＡＲがＶ ｃＣｍ位になってアクティブリ
ストア回路ＰＡが活性化し、センスノードＳＮ２の電位
がＶ ｃｃ′Ｎ位側に引き上げられる（リストアされる
）。
この後、カラムアドレスストローブ信号が活性化してカ
ラムアドレスがデコードされ、カラムデコード信号ＣＳ
Ｌ ｉによりカラム選択トランジスタ対（ＳＴ１ ，Ｓ
Ｔ２ ）がオンになると、センスアンブＮＡの一対のセ
ンスノード（Ｓ Ｎ，ＳＮ２）の電位が一対のデータ線
（ＤＱＩＤＱ２）を経たのち、データバッファＤＱＢに
より再増幅されて一対のデータパス（ＤＬ，ＤＬ２）に
出力される。そして、ビットイネーブル信号ＢＣが昇圧
電位ＶＢに戻って電荷転送トランジスタＣＴ１およびＣ
Ｔ２がオフからオンに戻ると、ビット線対（ＢＬ１、Ｂ
Ｌ２）とビット線センスアンプＮＡの一対のセンスノー
ド（ＳＮＩ ，ＳＮ２）とが接続され、第１のビット［
ＢＬ，の電位はＯＶまで低下し、第２のセンスノードＳ
Ｎ２の電位はＶｃｃ電位側に上昇し、選択メモリセルＭ
Ｃ，およびダミーセルＤＣ２に再書込みが行われる。こ
の後、ワード線ＷＬｌおよびダミーワード線ＤＷＬ２が
非選択状態に戻る。
ラムアドレスがデコードされ、カラムデコード信号ＣＳ
Ｌ ｉによりカラム選択トランジスタ対（ＳＴ１ ，Ｓ
Ｔ２ ）がオンになると、センスアンブＮＡの一対のセ
ンスノード（Ｓ Ｎ，ＳＮ２）の電位が一対のデータ線
（ＤＱＩＤＱ２）を経たのち、データバッファＤＱＢに
より再増幅されて一対のデータパス（ＤＬ，ＤＬ２）に
出力される。そして、ビットイネーブル信号ＢＣが昇圧
電位ＶＢに戻って電荷転送トランジスタＣＴ１およびＣ
Ｔ２がオフからオンに戻ると、ビット線対（ＢＬ１、Ｂ
Ｌ２）とビット線センスアンプＮＡの一対のセンスノー
ド（ＳＮＩ ，ＳＮ２）とが接続され、第１のビット［
ＢＬ，の電位はＯＶまで低下し、第２のセンスノードＳ
Ｎ２の電位はＶｃｃ電位側に上昇し、選択メモリセルＭ
Ｃ，およびダミーセルＤＣ２に再書込みが行われる。こ
の後、ワード線ＷＬｌおよびダミーワード線ＤＷＬ２が
非選択状態に戻る。
この再書込み動作が終了した後、前記ビット線プリチャ
ージ・イコライズ信号ＥＱＬがｖｃｃ電位になり、ビッ
ト線対（ＢＬ１、ＢＬ２）がプリチャージされる。
ージ・イコライズ信号ＥＱＬがｖｃｃ電位になり、ビッ
ト線対（ＢＬ１、ＢＬ２）がプリチャージされる。
上記ＤＲＡＭにおいては、センスアンブＮＡの動作時に
一対のセンスノード（ＳＮＩＳＳＮ２ ）からビット線
対（ＢＬ１、ＢＬ２ ）の容量が完全に切り離されてい
るので、センスノード（ＳＮＩＳＮ２）の負荷が軽減さ
れ、高速にセンス増幅することが可能になり、前記ロウ
アドレスストローブ信号の立ち下がりからの読出しデー
タが出力するまでのアクセスタイムを短くすることがで
きる。
一対のセンスノード（ＳＮＩＳＳＮ２ ）からビット線
対（ＢＬ１、ＢＬ２ ）の容量が完全に切り離されてい
るので、センスノード（ＳＮＩＳＮ２）の負荷が軽減さ
れ、高速にセンス増幅することが可能になり、前記ロウ
アドレスストローブ信号の立ち下がりからの読出しデー
タが出力するまでのアクセスタイムを短くすることがで
きる。
なお、前記ビットイネーブル信号ＢＣの“Ｈ′レベルと
してｖ ｃｃｔ圧を用いる場合には、電荷転送トランジ
スタ（ＣＴ１、ＣＴ２）がオンに戻った後のビット線対
（ＢＬ， ＢＬ２）のりストア電位は、電荷転送トラン
ジスタ（ Ｃ Ｔ １Ｃ Ｔ ２ ）の閾値電圧分だけ
Ｖｃｃ電圧より低くなってしまう。
してｖ ｃｃｔ圧を用いる場合には、電荷転送トランジ
スタ（ＣＴ１、ＣＴ２）がオンに戻った後のビット線対
（ＢＬ， ＢＬ２）のりストア電位は、電荷転送トラン
ジスタ（ Ｃ Ｔ １Ｃ Ｔ ２ ）の閾値電圧分だけ
Ｖｃｃ電圧より低くなってしまう。
そこで、ビット線対（ＢＬ１、ＢＬ２ ）のりストア電
位としてＶｃｃ電圧を確保するために、第１図に示すよ
うに、電荷転送トランジスタ（ＣＴＩＣＴ２）の挿入位
置を、センス動作用の第１のセンスアンプ（例えばＮチ
ャネルセンスアンプ）ＮＡとビット線リストア用の第２
のセンスアンプ（例えばＰチャネルセンスアンプ）ＰＡ
との間に変更した構或がよく用いられる。
位としてＶｃｃ電圧を確保するために、第１図に示すよ
うに、電荷転送トランジスタ（ＣＴＩＣＴ２）の挿入位
置を、センス動作用の第１のセンスアンプ（例えばＮチ
ャネルセンスアンプ）ＮＡとビット線リストア用の第２
のセンスアンプ（例えばＰチャネルセンスアンプ）ＰＡ
との間に変更した構或がよく用いられる。
なお、ＮチャネルセンスアンブＮＡは前記ビット線セン
スアンプＮＡと同様の構威であってラッチ信号Ｌｎによ
り活性化され、ＰチャネルセンスアンプＰＡは、ゲート
・ドレインがクロス接続された２個のＰチャネルトラン
ジスタＰ１およびＰ２の各ドレインが対応してビット線
ＢＬ，およびＢＬ２に接続され、この２個のＰチャネル
トランジスタ（Ｐｌ．．Ｐ２ ）の各ソースとＶｃｃ電
源との間にＰチャネルトランジスタＰ３が接続され、こ
のＰチャネルトランジスタＰ３のゲートに反転ラッチ信
号Ｌｐが与えられることにより活性化される。
スアンプＮＡと同様の構威であってラッチ信号Ｌｎによ
り活性化され、ＰチャネルセンスアンプＰＡは、ゲート
・ドレインがクロス接続された２個のＰチャネルトラン
ジスタＰ１およびＰ２の各ドレインが対応してビット線
ＢＬ，およびＢＬ２に接続され、この２個のＰチャネル
トランジスタ（Ｐｌ．．Ｐ２ ）の各ソースとＶｃｃ電
源との間にＰチャネルトランジスタＰ３が接続され、こ
のＰチャネルトランジスタＰ３のゲートに反転ラッチ信
号Ｌｐが与えられることにより活性化される。
この第１図のＤＲＡＭにおける従来の動作を第６図を参
照して説明する。第４図のＤＲＡＭと同様に、ビット線
対（ＢＬ， ＢＬ２）間、つまり、センスノード対（
ＳＮ， ＳＮ２）間に微少な電位差が生じた時点で、
ビットイネーブル信号ＢＣが接地電位Ｖｓｓになって電
荷転送トランジスタ（ＣＴＩ ＣＴ２）がオフになる
と、ビット線列（ＢＬ， ＢＬ２）およびＰチャネル
センスアンプＰＡがＮチャネルセンスアンプＮＡから切
り離される。そして、ラッチ信号ＬｎがＶｔ２ｃ電位に
なってＮチャネルセンスセンスアンブＮＡが活性化し、
一対のセンスノード（ＳＮＩ ＳＮ２ ）の微少な電
位差がセンス増幅され、このセンスノード（ＳＮＩ
ＳＮ２）の電位差がデータ線（ＤＱＩＤＱ２）を経たの
ち、データバッファＤＱＢにより再増幅されてデータパ
ス（ＤＬ＋ ＤＬ２）ｉ：出力される。
照して説明する。第４図のＤＲＡＭと同様に、ビット線
対（ＢＬ， ＢＬ２）間、つまり、センスノード対（
ＳＮ， ＳＮ２）間に微少な電位差が生じた時点で、
ビットイネーブル信号ＢＣが接地電位Ｖｓｓになって電
荷転送トランジスタ（ＣＴＩ ＣＴ２）がオフになる
と、ビット線列（ＢＬ， ＢＬ２）およびＰチャネル
センスアンプＰＡがＮチャネルセンスアンプＮＡから切
り離される。そして、ラッチ信号ＬｎがＶｔ２ｃ電位に
なってＮチャネルセンスセンスアンブＮＡが活性化し、
一対のセンスノード（ＳＮＩ ＳＮ２ ）の微少な電
位差がセンス増幅され、このセンスノード（ＳＮＩ
ＳＮ２）の電位差がデータ線（ＤＱＩＤＱ２）を経たの
ち、データバッファＤＱＢにより再増幅されてデータパ
ス（ＤＬ＋ ＤＬ２）ｉ：出力される。
この後、反転ラッチ信号ＬｐがＶＳＳ電位になってＰチ
ャネルセンスアンプＰＡが活性化し、ビット線ＢＬ２の
リストアを開始した後、ビットイネーブル信号ＢＣがＶ
ｅｃ電位に戻って電荷転送トランジスタ（ＣＴＩ ，Ｃ
Ｔ２ ）がオフからオンに戻り、ビット線対（ＢＬｌ，
ＢＬ２）とＮチャネルセンスアンブＮＡの一対のセンス
ノード（ＳＮ１、ＳＮ２）とが接続され、再書込みが行
われる。この場合、ビット線ＢＬ２はＰチャネルセンス
アンプＰＡにより直接にリストアされるので、リストア
電位としてＶｅｃ電圧が確保される。
ャネルセンスアンプＰＡが活性化し、ビット線ＢＬ２の
リストアを開始した後、ビットイネーブル信号ＢＣがＶ
ｅｃ電位に戻って電荷転送トランジスタ（ＣＴＩ ，Ｃ
Ｔ２ ）がオフからオンに戻り、ビット線対（ＢＬｌ，
ＢＬ２）とＮチャネルセンスアンブＮＡの一対のセンス
ノード（ＳＮ１、ＳＮ２）とが接続され、再書込みが行
われる。この場合、ビット線ＢＬ２はＰチャネルセンス
アンプＰＡにより直接にリストアされるので、リストア
電位としてＶｅｃ電圧が確保される。
ところで、上記したようにビット線対（ＢＬ，、ＢＬ２
）とビットセンスアンプＮＡとの間あるいはＰチャネル
センスアンプＰＡとＮチャネルセンスアンプＮＡとの間
に電荷転送トランジスタ（ＣＴＩ 、ＣＴ２ ）が挿入
されたＤＲＡＭにおいては、書込みモードの１つである
アーリーライト（ＥＡＲＬＹ ＷＲ Ｉ ＴＥ）モー
ドで使用する場合、正常な書込みを行うことができない
という問題が生じる。即ち、例えば第１図に示したＤＲ
ＡＭのアーリーライトサイクルにおいて、第７図に示す
ように、書込みイネーブル信号ＷＥ＊が活性化し、書込
みデータ（ＤＡＴＡ，ＤＡＴＡ）がデータ書込み回路Ｄ
Ｗを経てデータ線（ＤＱ＋ＤＱ２）に書込まれる。
）とビットセンスアンプＮＡとの間あるいはＰチャネル
センスアンプＰＡとＮチャネルセンスアンプＮＡとの間
に電荷転送トランジスタ（ＣＴＩ 、ＣＴ２ ）が挿入
されたＤＲＡＭにおいては、書込みモードの１つである
アーリーライト（ＥＡＲＬＹ ＷＲ Ｉ ＴＥ）モー
ドで使用する場合、正常な書込みを行うことができない
という問題が生じる。即ち、例えば第１図に示したＤＲ
ＡＭのアーリーライトサイクルにおいて、第７図に示す
ように、書込みイネーブル信号ＷＥ＊が活性化し、書込
みデータ（ＤＡＴＡ，ＤＡＴＡ）がデータ書込み回路Ｄ
Ｗを経てデータ線（ＤＱ＋ＤＱ２）に書込まれる。
この時、カラム選択トランジスタ（ＳＴ１ＳＴ２）はオ
ンになっているが、電荷転送トランジスタ（ＣＴ１、Ｃ
Ｔ２）がオフからオンに戻っていないと、Ｎチャネルセ
ンスアンブＮＡにはデータ線（ＤＱＩＳＤＱ２ ）から
データを書込むことができるが、Ｐチャネルセンスアン
プＰＡおよびビット線対（ＢＬ１、ＢＬ２ ）にはデー
タを書込むことができず、ＰチャネルセンスアンプＰＡ
は選択されたメモリセルＭＣＩのデータヲリストアし続
ける。
ンになっているが、電荷転送トランジスタ（ＣＴ１、Ｃ
Ｔ２）がオフからオンに戻っていないと、Ｎチャネルセ
ンスアンブＮＡにはデータ線（ＤＱＩＳＤＱ２ ）から
データを書込むことができるが、Ｐチャネルセンスアン
プＰＡおよびビット線対（ＢＬ１、ＢＬ２ ）にはデー
タを書込むことができず、ＰチャネルセンスアンプＰＡ
は選択されたメモリセルＭＣＩのデータヲリストアし続
ける。
従って、電荷転送トランジスタ（Ｃ Ｔ，ＣＴ２）がオ
フからオンに戻っていない間に書込みイネーブル信号Ｗ
Ｅ＊が非活性状態になると、その後、ビットイネーブル
信号ＢＣがＶｃｃ電位になって電荷転送トランジスタ（
ＣＴ１ ０Ｔ２）がオンに戻った時にＮチャネルセンス
アンプＮＡのデータが破壊される場合がある。
フからオンに戻っていない間に書込みイネーブル信号Ｗ
Ｅ＊が非活性状態になると、その後、ビットイネーブル
信号ＢＣがＶｃｃ電位になって電荷転送トランジスタ（
ＣＴ１ ０Ｔ２）がオンに戻った時にＮチャネルセンス
アンプＮＡのデータが破壊される場合がある。
即ち、ＮチャネルセンスアンプＮＡにデータ線（ＤＱＩ
ＤＱ２ ）から書込まれたデータとＰチャネルセン
スアンプＰＡがリストアし続けてぃるデータとが反転し
ている場合には、ＮチャネルセンスアンブＮＡのデータ
がＰチャネルセンスアンプＰＡのデータに反転されてし
まう場合が生じる。
ＤＱ２ ）から書込まれたデータとＰチャネルセン
スアンプＰＡがリストアし続けてぃるデータとが反転し
ている場合には、ＮチャネルセンスアンブＮＡのデータ
がＰチャネルセンスアンプＰＡのデータに反転されてし
まう場合が生じる。
同様に、ｔ３４図に示したＤＲＡＭのアーリーライトサ
イクルにおいては、書込みイネーブル信号ＷＥ＊が活性
化して書込みデータ（ＤＡＴＡ，ＤＡＴＡ）がデータ線
（ＤＱ１、ＤＱ２ ）に書込まれた時に電荷転送トラン
ジスタ（ＣＴ，ＣＴ２）がオフからオンに戻っていない
と、ビット線センスアンプＮＡにはデータ線（ＤＱ＋Ｄ
Ｑ２）からデータを書込むことができるが、ビット線対
（ＢＬ１、ＢＬ２ ）にはデータを書込むことができな
い。従って、電荷転送トランジスタ（ＣＴ１、ＣＴ２）
がオフからオンに戻っていない間に前記書込みイネーブ
ル信号ＷＥ＊が非活性状態になると、その後、ビットイ
ネーブル信号ＢＣがＶＢ電位になって電荷転送トランジ
スタ（ＣＴ１、ＣＴ２ ）がオンに戻った時にビット線
センスアンブＮＡのデータがビット線対（ＢＬ，ＢＬ２
）の電位によって破壊される場合がある。
イクルにおいては、書込みイネーブル信号ＷＥ＊が活性
化して書込みデータ（ＤＡＴＡ，ＤＡＴＡ）がデータ線
（ＤＱ１、ＤＱ２ ）に書込まれた時に電荷転送トラン
ジスタ（ＣＴ，ＣＴ２）がオフからオンに戻っていない
と、ビット線センスアンプＮＡにはデータ線（ＤＱ＋Ｄ
Ｑ２）からデータを書込むことができるが、ビット線対
（ＢＬ１、ＢＬ２ ）にはデータを書込むことができな
い。従って、電荷転送トランジスタ（ＣＴ１、ＣＴ２）
がオフからオンに戻っていない間に前記書込みイネーブ
ル信号ＷＥ＊が非活性状態になると、その後、ビットイ
ネーブル信号ＢＣがＶＢ電位になって電荷転送トランジ
スタ（ＣＴ１、ＣＴ２ ）がオンに戻った時にビット線
センスアンブＮＡのデータがビット線対（ＢＬ，ＢＬ２
）の電位によって破壊される場合がある。
（発明が解決しようとする課題）
上記したようにビット線対とビット線センスアンプの一
対のセンスノードとの間、または、ビット線センスアン
プを構成するセンス堆幅用の第１のセンスアンプとりス
トア用の第２のセンスアンプとの間に電荷転送回路が接
続された従来の大容量のＤＲＡＭは、データ線からビッ
ト線センスアンプあるいは第１のセンスアンプに書込ま
れたデータが、アーリーライトサイクルにおいて電荷転
送トランジスタがオフからオンに戻る前に書込みイネー
ブル信号が非活性状態になった時に破壊される場合が生
じ、アーリーライトモードではビット線対に正常に書込
むことができないという問題がある。
対のセンスノードとの間、または、ビット線センスアン
プを構成するセンス堆幅用の第１のセンスアンプとりス
トア用の第２のセンスアンプとの間に電荷転送回路が接
続された従来の大容量のＤＲＡＭは、データ線からビッ
ト線センスアンプあるいは第１のセンスアンプに書込ま
れたデータが、アーリーライトサイクルにおいて電荷転
送トランジスタがオフからオンに戻る前に書込みイネー
ブル信号が非活性状態になった時に破壊される場合が生
じ、アーリーライトモードではビット線対に正常に書込
むことができないという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、アーリーライトモードでも正常な書込みを行
うことが可能になるダイナミック型ランダムアクセスメ
モリを提供することにある。
の目的は、アーリーライトモードでも正常な書込みを行
うことが可能になるダイナミック型ランダムアクセスメ
モリを提供することにある。
Ｃ発明の構成コ
（課題を解決するための手段）
本発明は、ダイナミック型メモリセルのアレイにおける
各カラムのビット線対とビット線センスアンプの一対の
センスノードとの間、または、ビット線センスアンプを
構成するセンス増幅用の第１のセンスアンプとりストア
用の第２のセンスアンプとの間に電荷転送回路が接続さ
れ、データ書込み回路がデータ線およびカラム選択スイ
ッチ回路および上記ビット線センスアンプを介して上記
ビット線対に接続されたダイナミック型ランダムアクセ
スメモリにおいて、メモリセルデータの読出し時に上記
ビット線対に微少な電位差が生じた時点で上記電荷転送
回路を一時的にオフ状態に制御し、アーリーライトサイ
クルにおける上記データ書込み回路に対する書込みイネ
ーブル信号を、上記電荷転送回路をオフ状態からオン状
態に戻すタイミングよりも遅くまで活性化させ、書込み
終了後に非活性状態にすることを特徴とする。
各カラムのビット線対とビット線センスアンプの一対の
センスノードとの間、または、ビット線センスアンプを
構成するセンス増幅用の第１のセンスアンプとりストア
用の第２のセンスアンプとの間に電荷転送回路が接続さ
れ、データ書込み回路がデータ線およびカラム選択スイ
ッチ回路および上記ビット線センスアンプを介して上記
ビット線対に接続されたダイナミック型ランダムアクセ
スメモリにおいて、メモリセルデータの読出し時に上記
ビット線対に微少な電位差が生じた時点で上記電荷転送
回路を一時的にオフ状態に制御し、アーリーライトサイ
クルにおける上記データ書込み回路に対する書込みイネ
ーブル信号を、上記電荷転送回路をオフ状態からオン状
態に戻すタイミングよりも遅くまで活性化させ、書込み
終了後に非活性状態にすることを特徴とする。
（作用）
アーリーライトサイクルにおいて電荷転送回路がオフか
らオンに戻った後も書込みイネーブル信号が活性状態に
なっているので、データ線からビット線センスアンプま
たは第１のセンスアンプに書込まれたデータは電荷転送
回路を経てビット線対に書込まれる。この場合、ビット
線センスアンプまたは第１のセンスアンプに書込まれた
データとビット線センスアンプまたは第２のセンスアン
プがリストアし続けているデータとが反転していたとし
ても、データ書込み回路からビット線センスアンプまた
は第１のセンスアンプを介してビット線対に対する直接
の書込みか継続されるので、ビット線センスアンプまた
は１１のセンスアンプのデータがビット線センスアンプ
または第２のセンスアンプのりストア動作により破壊さ
れることなく、正常に書き込まれるようになる。
らオンに戻った後も書込みイネーブル信号が活性状態に
なっているので、データ線からビット線センスアンプま
たは第１のセンスアンプに書込まれたデータは電荷転送
回路を経てビット線対に書込まれる。この場合、ビット
線センスアンプまたは第１のセンスアンプに書込まれた
データとビット線センスアンプまたは第２のセンスアン
プがリストアし続けているデータとが反転していたとし
ても、データ書込み回路からビット線センスアンプまた
は第１のセンスアンプを介してビット線対に対する直接
の書込みか継続されるので、ビット線センスアンプまた
は１１のセンスアンプのデータがビット線センスアンプ
または第２のセンスアンプのりストア動作により破壊さ
れることなく、正常に書き込まれるようになる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、本発明のＤＲＡＭの一実施例を示しており、
第６図を参照して前述した従来のＤＲＡＭと比べて、ア
ーリーライトサイクルにおけるデータ書込み回路ＤＷに
対する書込みイネーブル信号ＷＥ＊のタイミングが異な
り、回路構成は前述した通りであるのでその説明を省略
する。
第６図を参照して前述した従来のＤＲＡＭと比べて、ア
ーリーライトサイクルにおけるデータ書込み回路ＤＷに
対する書込みイネーブル信号ＷＥ＊のタイミングが異な
り、回路構成は前述した通りであるのでその説明を省略
する。
上記アーリーライトサイクルにおけるデータ書込み回路
ＤＷに対する書込みイネーブル信号ＷＥ＊は、電荷転送
回路（例えばＮチャネルＭＯＳ｝ランジスタＣＴ，
ｃ’ｒ２）をオフ状態からオン状態に戻すタイミングよ
りも遅くまで活性状態になり、書込み終了後に非活性状
態になる。
ＤＷに対する書込みイネーブル信号ＷＥ＊は、電荷転送
回路（例えばＮチャネルＭＯＳ｝ランジスタＣＴ，
ｃ’ｒ２）をオフ状態からオン状態に戻すタイミングよ
りも遅くまで活性状態になり、書込み終了後に非活性状
態になる。
次に、上記ＤＲＡＭの動作について第２図に示す波形を
参照して説明する。このＤＲＡＭの読出し動作および再
書込み動作は第６図を参照して前述したような従来のＤ
ＲＡＭの動作と基本的に同様であるのでその詳述は省略
し、以下、アーリーライｔ・モードの動作を説明する。
参照して説明する。このＤＲＡＭの読出し動作および再
書込み動作は第６図を参照して前述したような従来のＤ
ＲＡＭの動作と基本的に同様であるのでその詳述は省略
し、以下、アーリーライｔ・モードの動作を説明する。
このＤＲＡＭのアーリーライトサイクルにおいて、書込
みイネーブル信号ＷＥ＊が活性化すると、書込みデータ
（ＤＡＴＡＳＤＡＴＡ）がデータ書込み回路を経てデー
タ線（ＤＱＩ ＤＱ２ ）に書込まれる。
みイネーブル信号ＷＥ＊が活性化すると、書込みデータ
（ＤＡＴＡＳＤＡＴＡ）がデータ書込み回路を経てデー
タ線（ＤＱＩ ＤＱ２ ）に書込まれる。
この時、カラム選択トランジスタ（Ｓ Ｔ，ＳＴ２）は
オンになっているが、７１！ｉ転送トランジスタ（ＣＴ
Ｉ ＣＴ２）がオフからオンに戻っていないと、Ｎ
チャネルセンスアンプＮＡにはデータ線（ＤＱＩ Ｄ
Ｑ２ ）からデータを書込むことができるが、Ｐチャネ
ルセンスアンプＰＡおよびビット線対（ｆ３Ｌ，，
ＢＬ２）にはデータを書込むことができず、Ｐチャネル
センスアンプＰＡはリストアし続ける。
オンになっているが、７１！ｉ転送トランジスタ（ＣＴ
Ｉ ＣＴ２）がオフからオンに戻っていないと、Ｎ
チャネルセンスアンプＮＡにはデータ線（ＤＱＩ Ｄ
Ｑ２ ）からデータを書込むことができるが、Ｐチャネ
ルセンスアンプＰＡおよびビット線対（ｆ３Ｌ，，
ＢＬ２）にはデータを書込むことができず、Ｐチャネル
センスアンプＰＡはリストアし続ける。
この後、ビットイネーブル信号ＢＣがＶ ＣＣ電位にな
って電荷転送トランジスタ（ Ｃ Ｔ ＩＣ Ｔ ２
）がオフからオンに戻った時、書込みイネーブル信号Ｗ
Ｅ＊は活性状態を保っているので、Ｎチャネルセンスア
ンブＮＡのデータが電荷転送トランジスタ（ＣＴ，
ＣＴ２ ）を経てビット線対（ＢＬＩ ＢＬ２ ）に
書込まれる。この場合、ＮチャネルセンスアンブＮＡに
書き込まれたデータとＰチャネルセンスアンプＰＡがリ
ストアし続けているデータとが反転していたとしても、
データ書込み回路ＤＷからＮチャネルセンスアンブＮＡ
を介してＰチャネルセンスアンプＰＡおよびビット線対
（ＢＬ１、ＢＬ２ ）に対する直接の書込みが継続され
るので、ＮチャネルセンスアンブＮＡのデータがＰチャ
ネルセンスアンプＰＡのりストア動作により破壊される
ことなく、正常に書込まれるようになる。そして、この
書込みの終了後に書込みイネーブル信号ＷＥ＊が非活性
状態になる。
って電荷転送トランジスタ（ Ｃ Ｔ ＩＣ Ｔ ２
）がオフからオンに戻った時、書込みイネーブル信号Ｗ
Ｅ＊は活性状態を保っているので、Ｎチャネルセンスア
ンブＮＡのデータが電荷転送トランジスタ（ＣＴ，
ＣＴ２ ）を経てビット線対（ＢＬＩ ＢＬ２ ）に
書込まれる。この場合、ＮチャネルセンスアンブＮＡに
書き込まれたデータとＰチャネルセンスアンプＰＡがリ
ストアし続けているデータとが反転していたとしても、
データ書込み回路ＤＷからＮチャネルセンスアンブＮＡ
を介してＰチャネルセンスアンプＰＡおよびビット線対
（ＢＬ１、ＢＬ２ ）に対する直接の書込みが継続され
るので、ＮチャネルセンスアンブＮＡのデータがＰチャ
ネルセンスアンプＰＡのりストア動作により破壊される
ことなく、正常に書込まれるようになる。そして、この
書込みの終了後に書込みイネーブル信号ＷＥ＊が非活性
状態になる。
なお、電荷転送トランジスタ（ＣＴ１ 、ＣＴ２ ）が
オフからオンに戻った時、データ書込み回路ＤＷからＮ
チャネルセンスアンプＮＡおよびＰチャネルセンスアン
プＰＡを介してビッ１・線対（ＢＬＩ ＢＬ２）に対
する直接の書込みが継続されるので、Ｖｓｓ電位側のセ
ンスノードＳＮ２にビット線幻Ｂ Ｌ ２が接続された
時のビット線対ＢＬ２の放電によるセンスノードＳＮ２
の電位上昇が抑制される。
オフからオンに戻った時、データ書込み回路ＤＷからＮ
チャネルセンスアンプＮＡおよびＰチャネルセンスアン
プＰＡを介してビッ１・線対（ＢＬＩ ＢＬ２）に対
する直接の書込みが継続されるので、Ｖｓｓ電位側のセ
ンスノードＳＮ２にビット線幻Ｂ Ｌ ２が接続された
時のビット線対ＢＬ２の放電によるセンスノードＳＮ２
の電位上昇が抑制される。
なお、本発明は上記実施例に限らず、第４図を参照して
前述したようなビット線対（Ｂ Ｌ，ＢＬ２）とビット
線センスアンプＮＡとの間に電荷転送トランジスタ（Ｃ
Ｔ１、ＣＴ２）が挿入されたＤＲＡＭにも適用すること
ができる。
前述したようなビット線対（Ｂ Ｌ，ＢＬ２）とビット
線センスアンプＮＡとの間に電荷転送トランジスタ（Ｃ
Ｔ１、ＣＴ２）が挿入されたＤＲＡＭにも適用すること
ができる。
さらには、上記実施例におけるＮチャネルセンスアンブ
ＮＡとＰチャネルセンスアンプＰＡとを入れ換え、Ｎチ
ャネルの電荷転送トランジスタ対（ＣＴ＋ 、ＣＴ２
）に代えてＰチャネルの電荷転送トランジスタ対を使用
し、電荷転送トランジスタ駆動信号ＢＣの論理レベルを
反転させるようにしたＤＲＡＭにも、本発明を適用する
ことができる。
ＮＡとＰチャネルセンスアンプＰＡとを入れ換え、Ｎチ
ャネルの電荷転送トランジスタ対（ＣＴ＋ 、ＣＴ２
）に代えてＰチャネルの電荷転送トランジスタ対を使用
し、電荷転送トランジスタ駆動信号ＢＣの論理レベルを
反転させるようにしたＤＲＡＭにも、本発明を適用する
ことができる。
また、上記各実施例では、電荷転送トランジスタ（ＣＴ
，、ＣＴ２ ）をオフ状態にする時に電荷転送トランジ
スタ駆動信号ＢＣをＶＳＳ電位（Ｏ Ｖ）に落としたが
、これに限らず、電荷転送トランジスタ駆動信号ＢＣと
しては、電荷転送トランジスタ（ Ｃ Ｔ ＩＣ Ｔ
２ ）をオフ状態にする時にはＶＳＳ電位（Ｏｖ）では
なく中間電位ＶＭへ落とし、電荷転送トランジスタ（Ｃ
ＴＩ ＣＴ２ ）をオン状態にする時にＶｃｃ電位に
上げるようにしてもよい。この中間電位ＶＭは、ビット
線ブリチャージ電位をＶＢＬ％Ｎチャネルの電荷転送ト
ランジスタ（ＣＴｒ 、ＣＴ２ ）の閾値電圧をＶｔｎ
で表わすと、 Ｖｔｎ≦ＶＭ５ＶＢＬ＋Ｖｔｎ であり、ＶＭは例えばＶｅｃ／ ２ − ２． ５
Ｖニ設定される。
，、ＣＴ２ ）をオフ状態にする時に電荷転送トランジ
スタ駆動信号ＢＣをＶＳＳ電位（Ｏ Ｖ）に落としたが
、これに限らず、電荷転送トランジスタ駆動信号ＢＣと
しては、電荷転送トランジスタ（ Ｃ Ｔ ＩＣ Ｔ
２ ）をオフ状態にする時にはＶＳＳ電位（Ｏｖ）では
なく中間電位ＶＭへ落とし、電荷転送トランジスタ（Ｃ
ＴＩ ＣＴ２ ）をオン状態にする時にＶｃｃ電位に
上げるようにしてもよい。この中間電位ＶＭは、ビット
線ブリチャージ電位をＶＢＬ％Ｎチャネルの電荷転送ト
ランジスタ（ＣＴｒ 、ＣＴ２ ）の閾値電圧をＶｔｎ
で表わすと、 Ｖｔｎ≦ＶＭ５ＶＢＬ＋Ｖｔｎ であり、ＶＭは例えばＶｅｃ／ ２ − ２． ５
Ｖニ設定される。
このような中間電位ｖＭを用いるＤＲＡＭによれば、た
とえば第３図に示すように、第１のビット線ＢＬ１の電
位と第２のビット線ＢＬ２の電位との間に微少な電位差
が生じた時点で駆動信号ＢＣが中間電位ＶＭになると、
電荷転送トランジスタ（ＣＴ，、ＣＴ２ ）がオフにな
り、ビット線［ （ＢＬＩ 、ＢＬ２ ）はＮチャネル
センスアンプＮＡから切り離される。そして、ラッチ信
号ＬｎがＶｓｓ電位になってＮチャネルセンスアンプＮ
Ａが活性化した後に反転ラッチ信号ＬｐがＶｃｅ電位に
なってＰチャネルセンスアンプＰＡが活性化する。これ
により、ＮチャネルセンスアンブＮＡの一対のセンスノ
ード（ Ｓ Ｎ １５ Ｎ ２ ）の微少な電位差がセ
ンス増幅されてセンスノードＳＮ，の電位はＯｖ近傍ま
で引き落とされ始め、ＰチャネルセンスアンプＰＡによ
りビット線ＢＬ２の電位がｖ ｃｃｆｌｌｓ位側に引き
上げられる。
とえば第３図に示すように、第１のビット線ＢＬ１の電
位と第２のビット線ＢＬ２の電位との間に微少な電位差
が生じた時点で駆動信号ＢＣが中間電位ＶＭになると、
電荷転送トランジスタ（ＣＴ，、ＣＴ２ ）がオフにな
り、ビット線［ （ＢＬＩ 、ＢＬ２ ）はＮチャネル
センスアンプＮＡから切り離される。そして、ラッチ信
号ＬｎがＶｓｓ電位になってＮチャネルセンスアンプＮ
Ａが活性化した後に反転ラッチ信号ＬｐがＶｃｅ電位に
なってＰチャネルセンスアンプＰＡが活性化する。これ
により、ＮチャネルセンスアンブＮＡの一対のセンスノ
ード（ Ｓ Ｎ １５ Ｎ ２ ）の微少な電位差がセ
ンス増幅されてセンスノードＳＮ，の電位はＯｖ近傍ま
で引き落とされ始め、ＰチャネルセンスアンプＰＡによ
りビット線ＢＬ２の電位がｖ ｃｃｆｌｌｓ位側に引き
上げられる。
そして、第１のセンスノードＳＮ，の電位が（Ｖｃｃ／
２） − Ｖ ｔ ｎより下がる（つまり、第１のセ
ンスノードＳＮ，と第１のビット線ＢＬ，との間の電位
差がＶｔｎ以上に大きくなる）と、この二端子間電位差
に応じて電荷転送トランジスタＣＴ１のインピーダンス
が徐々に小さくなるので、ＮチャネルセンスアンプＮＡ
が第１のビット線ＢＬ，の電荷を引き始め、第１のビッ
ト線ＢＬ，の電位が下がり始める。これにより、第１の
センスノードＳＮ，には第１のビット線ＢＬ１の電荷が
流入し始めるので、第１のセンスノードＳＮ，の電位降
下速度は急に遅くなる。この時点ｔａより以後は、第１
のセンスノードＳＮ１と第１のビット線ＢＬ，とは、電
位が近付きながら徐々にＯｖまで低下していく。これに
より、選択メモリセルＭＣ１には第１のビット線ＢＬ！
の電位が再書き込みされ、ダミーセルＤＣ２には第２の
ビット線ＢＬ２の電位が再書き込みされる。
２） − Ｖ ｔ ｎより下がる（つまり、第１のセ
ンスノードＳＮ，と第１のビット線ＢＬ，との間の電位
差がＶｔｎ以上に大きくなる）と、この二端子間電位差
に応じて電荷転送トランジスタＣＴ１のインピーダンス
が徐々に小さくなるので、ＮチャネルセンスアンプＮＡ
が第１のビット線ＢＬ，の電荷を引き始め、第１のビッ
ト線ＢＬ，の電位が下がり始める。これにより、第１の
センスノードＳＮ，には第１のビット線ＢＬ１の電荷が
流入し始めるので、第１のセンスノードＳＮ，の電位降
下速度は急に遅くなる。この時点ｔａより以後は、第１
のセンスノードＳＮ１と第１のビット線ＢＬ，とは、電
位が近付きながら徐々にＯｖまで低下していく。これに
より、選択メモリセルＭＣ１には第１のビット線ＢＬ！
の電位が再書き込みされ、ダミーセルＤＣ２には第２の
ビット線ＢＬ２の電位が再書き込みされる。
また、上記時点ｔａより以後にカラムアドレスストロー
ブ信号が活性化してカラムアドレスがデコードされ、カ
ラムデコード信号ＣＳＬｉによりカラム選択トランジス
タ対（Ｓ Ｔｌ， Ｓ Ｔ２ ）がオンになり、Ｎチャ
ネルセンスアンプＮＡの一対のセンスノード（ＳＮ１、
ＳＮ２ ）の電位がデータ線対（ＤＱ１、ＤＱ２）を経
たのちデータバッファＤＱＢにより再増幅されてデータ
パス（ＤＬ， ＤＬ２ ）に出力される。
ブ信号が活性化してカラムアドレスがデコードされ、カ
ラムデコード信号ＣＳＬｉによりカラム選択トランジス
タ対（Ｓ Ｔｌ， Ｓ Ｔ２ ）がオンになり、Ｎチャ
ネルセンスアンプＮＡの一対のセンスノード（ＳＮ１、
ＳＮ２ ）の電位がデータ線対（ＤＱ１、ＤＱ２）を経
たのちデータバッファＤＱＢにより再増幅されてデータ
パス（ＤＬ， ＤＬ２ ）に出力される。
また、上記再書込み動作の終了の直前に、駆動信号ＢＣ
がＶｃｃ電位に戻されて電荷転送トランジスタ（ＣＴ１
、ＣＴ２）はオン状態に戻される。
がＶｃｃ電位に戻されて電荷転送トランジスタ（ＣＴ１
、ＣＴ２）はオン状態に戻される。
これにより、電荷転送トランジスタＣＴ，がオン状態に
戻されると、第１のセンスノードＳＮ，と第１のビット
線ＢＬ，とは急に電荷の再分配が行われ、容量が小さい
方の第１のセンスノードＳＮ１の電位が多少浮き上がる
が、既に第１のセンスノードＳＮ１と第１のビット線Ｂ
Ｌ，とは電位がかなり接近しており、第１のセンスノー
ドＳＮ，の電位が急に大きく浮き上がることはない。
戻されると、第１のセンスノードＳＮ，と第１のビット
線ＢＬ，とは急に電荷の再分配が行われ、容量が小さい
方の第１のセンスノードＳＮ１の電位が多少浮き上がる
が、既に第１のセンスノードＳＮ１と第１のビット線Ｂ
Ｌ，とは電位がかなり接近しており、第１のセンスノー
ドＳＮ，の電位が急に大きく浮き上がることはない。
なお、上記したように再書込み動作が終了した後、前記
ワード線ＷＬ，およびダミーワード線ＤＷＬ２が非選択
状態に戻り、この後、ビット線プリチャージ・イコライ
ズ信号ＥＱＬがＶｃｃ電位になり、ビット線対（ＢＬ１
、ＢＬ２）がブリチャージされる。
ワード線ＷＬ，およびダミーワード線ＤＷＬ２が非選択
状態に戻り、この後、ビット線プリチャージ・イコライ
ズ信号ＥＱＬがＶｃｃ電位になり、ビット線対（ＢＬ１
、ＢＬ２）がブリチャージされる。
上記したようなＤＲＡＭの読出し動作において、Ｎチャ
ネルセンスアンブＮＡのセンス動作峙には、一対のセン
スノード（ＳＮＩ ＳＮ２）からビソ１・線対（ＢＬ
１、ＢＬ２ ）の容量が完全に切り離されているので、
センスノード（ＳＮ１、ＳＮ２）の負荷が軽減され、高
速にセンス増幅することが可能になる。
ネルセンスアンブＮＡのセンス動作峙には、一対のセン
スノード（ＳＮＩ ＳＮ２）からビソ１・線対（ＢＬ
１、ＢＬ２ ）の容量が完全に切り離されているので、
センスノード（ＳＮ１、ＳＮ２）の負荷が軽減され、高
速にセンス増幅することが可能になる。
また、第１のセンスノードＳＮ，に第１のビット線ＢＬ
，の電荷が流入し始めて第１のセンスノードＳＮ，の電
位降下速度が急に遅くなる時点ｔａでは、一対のセンス
ノード（ＳＮＩ ＳＮ２ ）の電位差はＶｔｎ以上開
いているので、この状態の時にカラム選択トランジスタ
対（ＳＴ１、ＳＴ２）がオンになっても、一対のセンス
ノード（ＳＮ１、ＳＮ２ ）電位差をデータ線対（ＤＱ
１、ＤＱ２）を介してデータバッファＤＱＢにより再増
幅するのに必要なレベルは十分な余裕があり、高速アク
セスが可能になる。
，の電荷が流入し始めて第１のセンスノードＳＮ，の電
位降下速度が急に遅くなる時点ｔａでは、一対のセンス
ノード（ＳＮＩ ＳＮ２ ）の電位差はＶｔｎ以上開
いているので、この状態の時にカラム選択トランジスタ
対（ＳＴ１、ＳＴ２）がオンになっても、一対のセンス
ノード（ＳＮ１、ＳＮ２ ）電位差をデータ線対（ＤＱ
１、ＤＱ２）を介してデータバッファＤＱＢにより再増
幅するのに必要なレベルは十分な余裕があり、高速アク
セスが可能になる。
また、たとえ第１のセンスノードＳＮ１の電位が多少浮
き上がった状態の時点ｔｂでカラム選択トランジスタ対
（ＳＴＩ 、ＳＴ２ ）がオンになっても、Ｎチャネル
センスアンブＮＡの能力低下は少なく、十分高速にデー
タ線ＤＱ＋の電荷を引き抜くことができ、データバッフ
ァＤＱＢによる誤動作を避けることができる。
き上がった状態の時点ｔｂでカラム選択トランジスタ対
（ＳＴＩ 、ＳＴ２ ）がオンになっても、Ｎチャネル
センスアンブＮＡの能力低下は少なく、十分高速にデー
タ線ＤＱ＋の電荷を引き抜くことができ、データバッフ
ァＤＱＢによる誤動作を避けることができる。
従って、上記ＤＲＡＭによれば、ロウアドレスストロー
ブ信号の活性化時点からカラムアドレスが入力するまで
の時間がある範囲より短い時または長い時は勿論のこと
、ある範囲内であっても、このカラムアドレス入力後に
カラムアドレスストローブ信号が活性化した時にＮチャ
ネルセンスアンブＮＡのセンスノード（ＳＮＩ ＳＮ
２）の電位は殆んど浮き上がっていないので、データバ
ッファＤＱＢで正しく再増幅できることになる。
ブ信号の活性化時点からカラムアドレスが入力するまで
の時間がある範囲より短い時または長い時は勿論のこと
、ある範囲内であっても、このカラムアドレス入力後に
カラムアドレスストローブ信号が活性化した時にＮチャ
ネルセンスアンブＮＡのセンスノード（ＳＮＩ ＳＮ
２）の電位は殆んど浮き上がっていないので、データバ
ッファＤＱＢで正しく再増幅できることになる。
なお、前記実施例では、ビットイネーブル信号ＢＣが接
地電位ＶＳＳまたは中間電位ＶＭになった後に、ラッチ
信号ＬｎがＶｃｃ電位になってＮチャネルセンスアンプ
を活性化する場合だが、ラッチ信号ＬｎがＶ ｅｃｍ位
になってＮチャネルセンスアンプを活性化した後にビッ
トイネーブル信号ＢＣを接地電位Ｖｓｓまたは中間電位
ＶＭにしてもよい。
地電位ＶＳＳまたは中間電位ＶＭになった後に、ラッチ
信号ＬｎがＶｃｃ電位になってＮチャネルセンスアンプ
を活性化する場合だが、ラッチ信号ＬｎがＶ ｅｃｍ位
になってＮチャネルセンスアンプを活性化した後にビッ
トイネーブル信号ＢＣを接地電位Ｖｓｓまたは中間電位
ＶＭにしてもよい。
［発明の効果］
上述したように本発明のダイナミック型ランダムアクセ
スメモリによれば、センスアンプの高速化を図るために
ビット線対とビット線センスアンプとの間、または、ビ
ット線センスアンプを構成するＰチャネルセンスアンプ
とＮチャネルセンスアンプとの間に電荷転送回路を接続
した大容量ＤＲＡＭにおいて、アーリーライトモードで
も正常な書込みを行うことができる。
スメモリによれば、センスアンプの高速化を図るために
ビット線対とビット線センスアンプとの間、または、ビ
ット線センスアンプを構成するＰチャネルセンスアンプ
とＮチャネルセンスアンプとの間に電荷転送回路を接続
した大容量ＤＲＡＭにおいて、アーリーライトモードで
も正常な書込みを行うことができる。
第１図は本発明の一実施例に係るＤＲＡＭの一部を示す
回路図、第２図は第１図のＤＲＡＭの動作例を示すタイ
ミング図、ｍ３図は本発明の他の実施例に係るＤＲＡＭ
の動作例を示すタイミング図、第４図は従来のＤＲＡＭ
の一部を示す回路図、第５図は第４図のＤＲＡＭの動作
例を示すタイミング図、第６図および第７図は別の従来
のＤＲＡＭにおける読出し・再書込み動作の一例および
アーリーライトモードの動作例を示すタイミング図であ
る。 ＢＬ１，ＢＬ２・・・ビット線、ＭＣｉ・・・メモリセ
ル、ＷＬｉ・・・ワード線、ＤＣ１、ＤＣ２・・・ダミ
ーメモリセル、ＤＷＬ１，ＤＷＬ２・・・ダミーワード
線、ＰＲ・・・ビット線ブリチャージ・イコライズ回路
、ＮＡ・・・ビット線センスアンプ（Ｎチャネルセンス
アンプ）、ＰＡ・・・Ｐチャネルセンスアンプ、ＳＮ．
，ＳＮ２・・・センスノード、ＣＴＩ ＳＣ Ｔ ２・
・・電荷転送トランジスタ、ＳＴ１．ＳＴ２・・・カラ
ム選択トランジスタ、ＤＱ，，ＤＱ２・・・データ線、
Ｂ Ｃ・・・電荷転送トランジスタ駆動信号、ＤＷ・・・デ 一夕書込み回路、 ＷＥ＊・・・書込みイネーブル信号。
回路図、第２図は第１図のＤＲＡＭの動作例を示すタイ
ミング図、ｍ３図は本発明の他の実施例に係るＤＲＡＭ
の動作例を示すタイミング図、第４図は従来のＤＲＡＭ
の一部を示す回路図、第５図は第４図のＤＲＡＭの動作
例を示すタイミング図、第６図および第７図は別の従来
のＤＲＡＭにおける読出し・再書込み動作の一例および
アーリーライトモードの動作例を示すタイミング図であ
る。 ＢＬ１，ＢＬ２・・・ビット線、ＭＣｉ・・・メモリセ
ル、ＷＬｉ・・・ワード線、ＤＣ１、ＤＣ２・・・ダミ
ーメモリセル、ＤＷＬ１，ＤＷＬ２・・・ダミーワード
線、ＰＲ・・・ビット線ブリチャージ・イコライズ回路
、ＮＡ・・・ビット線センスアンプ（Ｎチャネルセンス
アンプ）、ＰＡ・・・Ｐチャネルセンスアンプ、ＳＮ．
，ＳＮ２・・・センスノード、ＣＴＩ ＳＣ Ｔ ２・
・・電荷転送トランジスタ、ＳＴ１．ＳＴ２・・・カラ
ム選択トランジスタ、ＤＱ，，ＤＱ２・・・データ線、
Ｂ Ｃ・・・電荷転送トランジスタ駆動信号、ＤＷ・・・デ 一夕書込み回路、 ＷＥ＊・・・書込みイネーブル信号。
Claims (2)
- （１）ダイナミック型メモリセルのアレイにおける各カ
ラムのビット線対とビット線センスアンプの一対のセン
スノードとの間、または、ビット線センスアンプを構成
するＰチャネルセンスアンプとＮチャネルセンスアンプ
との間に電荷転送回路が接続され、データ書込み回路が
データ線およびカラム選択スイッチ回路および前記ビッ
ト線センスアンプを介して前記ビット線対に接続された
ダイナミック型ランダムアクセスメモリにおいて、 メモリセルデータの読出し時に前記ビット線対に微少な
電位差が生じた時点で前記電荷転送回路を一時的にオフ
状態に制御し、アーリーライトサイクルにおける前記デ
ータ書込み回路に対する書込みイネーブル信号を、前記
電荷転送回路をオフ状態からオン状態に戻すタイミング
よりも遅くまで活性化させ、書込み終了後に非活性状態
にすることを特徴とするダイナミック型ランダムアクセ
スメモリ。 - （２）前記電荷転送回路として電界効果トランジスタを
用い、この電界効果トランジスタのゲートに電源電位と
接地電位との間、または、電源電位と電源電位・接地電
位間の中間電位との間、または接地電位と電源電位・接
地電位間の中間電位との間でレベルが変化する駆動信号
を供給するようにしてなることを特徴とする請求項１記
載のダイナミック型ランダムアクセスメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1188304A JPH0713863B2 (ja) | 1989-07-20 | 1989-07-20 | ダイナミック型ランダムアクセスメモリ |
| US07/540,770 US5014245A (en) | 1989-07-20 | 1990-06-20 | Dynamic random access memory and method for writing data thereto |
| KR1019900011181A KR940006994B1 (ko) | 1989-07-20 | 1990-07-20 | 다이나믹 랜덤액세스메모리와 그 데이터 기록방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1188304A JPH0713863B2 (ja) | 1989-07-20 | 1989-07-20 | ダイナミック型ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0352187A true JPH0352187A (ja) | 1991-03-06 |
| JPH0713863B2 JPH0713863B2 (ja) | 1995-02-15 |
Family
ID=16221270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1188304A Expired - Fee Related JPH0713863B2 (ja) | 1989-07-20 | 1989-07-20 | ダイナミック型ランダムアクセスメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5014245A (ja) |
| JP (1) | JPH0713863B2 (ja) |
| KR (1) | KR940006994B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006340741A (ja) * | 2005-06-07 | 2006-12-21 | Nakabayashi Co Ltd | 仕切板及び収納家具 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE38379E1 (en) * | 1989-08-28 | 2004-01-06 | Hitachi, Ltd. | Semiconductor memory with alternately multiplexed row and column addressing |
| US5313422A (en) * | 1991-05-29 | 1994-05-17 | Texas Instruments Incorporated | Digitally controlled delay applied to address decoder for write vs. read |
| KR950010142B1 (ko) * | 1992-07-04 | 1995-09-07 | 현대전자산업주식회사 | 라이트 인에이블 (we) 버퍼 보호 회로 |
| US5754478A (en) * | 1993-04-20 | 1998-05-19 | Micron Technology, Inc. | Fast, low power, write scheme for memory circuits using pulsed off isolation device |
| US5369622A (en) * | 1993-04-20 | 1994-11-29 | Micron Semiconductor, Inc. | Memory with isolated digit lines |
| US5349566A (en) * | 1993-05-19 | 1994-09-20 | Micron Semiconductor, Inc. | Memory device with pulse circuit for timing data output, and method for outputting data |
| JP2551338B2 (ja) * | 1993-07-23 | 1996-11-06 | 日本電気株式会社 | 情報処理装置 |
| US5488581A (en) * | 1993-10-28 | 1996-01-30 | Fujitsu Limited | Semiconductor memory device |
| JP3222684B2 (ja) * | 1994-04-20 | 2001-10-29 | 株式会社東芝 | 半導体記憶装置 |
| JP3591887B2 (ja) * | 1994-09-12 | 2004-11-24 | 富士通株式会社 | 半導体記憶装置 |
| US5561630A (en) * | 1995-09-28 | 1996-10-01 | International Business Machines Coporation | Data sense circuit for dynamic random access memories |
| JP3566429B2 (ja) * | 1995-12-19 | 2004-09-15 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| KR100441871B1 (ko) * | 1996-11-13 | 2004-10-08 | 주식회사 하이닉스반도체 | 컬럼리페어장치 |
| US5815463A (en) * | 1997-06-12 | 1998-09-29 | Etron Technology, Inc | Flexible time write operation |
| KR100294450B1 (ko) | 1998-09-24 | 2001-09-17 | 윤종용 | 반도체메모리장치의어레이내부전원전압발생회로 |
| KR100649826B1 (ko) * | 1999-12-30 | 2006-11-24 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 오토 프리차지장치 |
| KR100522424B1 (ko) * | 2003-04-29 | 2005-10-20 | 주식회사 하이닉스반도체 | 동기식 반도체 메모리 소자 |
| AR052697A1 (es) * | 2005-03-14 | 2007-03-28 | Crown Iron Works Co | Extractos de biomasa con valores proteicos y nutricionales |
| WO2007038503A2 (en) * | 2005-09-27 | 2007-04-05 | Co2Ld, Llc | Fluid injection for liquid extraction |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60211693A (ja) * | 1984-04-06 | 1985-10-24 | Hitachi Ltd | Ｍｏｓ増幅回路 |
| JPS61296598A (ja) * | 1985-06-21 | 1986-12-27 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクｒａｍのダミ−ワ−ド線駆動回路 |
-
1989
- 1989-07-20 JP JP1188304A patent/JPH0713863B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-20 US US07/540,770 patent/US5014245A/en not_active Expired - Lifetime
- 1990-07-20 KR KR1019900011181A patent/KR940006994B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006340741A (ja) * | 2005-06-07 | 2006-12-21 | Nakabayashi Co Ltd | 仕切板及び収納家具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0713863B2 (ja) | 1995-02-15 |
| KR940006994B1 (ko) | 1994-08-03 |
| KR910003662A (ko) | 1991-02-28 |
| US5014245A (en) | 1991-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |