JPH0587915B2 - - Google Patents

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JPH0587915B2
JPH0587915B2 JP59263301A JP26330184A JPH0587915B2 JP H0587915 B2 JPH0587915 B2 JP H0587915B2 JP 59263301 A JP59263301 A JP 59263301A JP 26330184 A JP26330184 A JP 26330184A JP H0587915 B2 JPH0587915 B2 JP H0587915B2
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating

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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置に係り、特にセンス動
作時におけるピーク電流を抑えて信頼性の高い動
作を可能とした半導体記憶装置に関する。
〔発明の技術的背景とその問題点〕
近時、書替え可能な半導体メモリセルが各種実
用化されている。これらのうち、第３図に示すよ
うな一個のMOSFET３１と一個のMOSキヤパシ
タ３２からなるメモリセルを用いたダイナミツク
RAM（dRAM）が最も高集積化されたものとし
て一般的である。このメモリセルはMOSFET３
１のゲートが列アドレス線（以下、ワード線）
WLに接続され、ドレインが行アドレス線（以
下、ビツト線）BLに接続され、記憶データを電
荷の形でMOSキヤパシタ３２に蓄積するもので
ある。このメモリセルを用いてdRAMを構成す
る場合、第４図に示す如くメモリセルアレイが構
成される。即ち、メモリセルを選択的に駆動する
複数本のワード線WLiとメモリセルとの間でデー
タのやりとりを行なう複数本のビツト線BLjが互
いに交差して配列され、これらの各交差部にメモ
リセルが接続される。ワード線WLiと平行して一
対のダミーワード線DWL，が配設され、こ
れらと各ビツト線BLjの交差部にはダミーセルが
接続されている。この構成は、対をなすビツト線
BLj，を折返し配列して各ビツト線対毎にセ
ンスアンプSAjを設ける方式を採用している。セ
ンスアンプSAjは並列接続された二つの活性化用
MOSFET−Q55，Q56を介して接地されている。
またビツト線BLj，はトランスフアゲート用
MOSFET−Q53，Q54を介して入出力線Ｉ／Ｏ，
Ｉ／Ｏに接続されている。
第４図のdRAMは、第５図に示すように各内
部クロツクを印加することによつて次のような動
作をする。先ず、センスアンプSAjを挟んだ一対
のビツト線BLj，は、プリチヤージ用クロツ
クBLPが“Ｈ”レベル（例えばVcc＋Vth以上）
になることによつてMOSFET−Q43，Q44がオン
して全てVccにプリチヤージされる。これにより
センスアンプSAjのノードＮはVccにプリチヤー
ジされる。同時にダミーセル書き込みクロツク
DCPが“Ｈ”レベル（例えばVcc）になることに
よつてMOSFET−Q50，Q52がオンし、全てのダ
ミーセルのノードに“Ｌ”レベル（例えばVss）
が書き込まれる。ここでダミーセルのMOSキヤ
パシタC15，C16，…の容量はメモリセルのMOS
キヤパシタC11，C12，…のそれの1/2の大きさと
する。
次にビツト線をプリチヤージするクロツク
BLPとダミーセルに“Ｌ”レベルを書き込むク
ロツクDCPを共に“Ｌ”レベルに下げてビツト
線をフローテイングにする。この後アクテイブ動
作に入り、一本のワード線、例えばWL1が“Ｈ”
レベル（Vcc＋Vth以上）になり、同時にダミー
ワード線が“Ｈ”レベルになることによつ
て、MOSFET−Q45，Q51がオンする。これによ
り、ビツト線1にはMOSキヤパシタC11の情報
が、またBL1にはMOSキヤパシタC16の情報がそ
れぞれ現われて、一対のビツト線BL1，1間に
電位差を生じる。これがセンスアンプSA1の入力
となる。
センスアンプSA1は二段階に分けて活性化され
る。まず、相互コンダクタンスの小さい活性化用
MOSFET−Q55を内部クロツクPSENを“Ｈ”レ
ベルにすることにより駆動し、ノードＮのレベル
を下げることにより、バランスの崩れたビツト線
BL1，1間の電位差の増幅を開始する。ビツト
線BL1，1間である程度電位差がついたところ
で、相互コンダクタンスの大きい活性化用
MOSFET−Q56を内部クロツクMSENを“Ｈ”
レベルにすることにより駆動して、BL1，1の
うち“Ｈ”レベル側はVcc近くに保ち、“Ｌ”レ
ベル側をVssに落とする。ビツト線の“Ｈ”レベ
ル側は、センス動作中に若干“Ｈ”レベル側の
MOSFETがオンすること、及びこのMOSFET
のゲートがキヤパシタンス・カツプリングにより
下がること等の理由で完全にVccには保たれず、
1V程度レベルが低下する。この“Ｈ”レベルの
低下は、メモリセルへの再書き込み時に十分な書
き込みが行われない原因となる。このため通常、
アクチイブ・プルアツプ回路などを付けて“Ｈ”
レベル側の電位を確実にVccに戻すことを行なつ
てから、再書き込みを行なつている。このように
して、ビツト線対BL1，1は一方がVcc、他方
がVssになつてラツチされる。
このセンスアンプの駆動は、クロツクPSENに
よりプリセンスを行ない、クロツクMSENによ
つてメインセンスを行なう、いわゆるマルチグラ
ンデツド方式として知られている。クロツク
MSENが“Ｈ”レベルになると、一本の選ばれ
たワード線に接続された全てのメモリセルのトラ
ンスフアゲートMOSFETがオンし、全てのセン
スアンプSAjが同時に動作してビツト線BLj，
BLjの電位差を増幅する。通常のdRAMでは1000
個以上のセンスアンプが動作することになる。し
かしこのうち、一対のビツト線が行アドレスによ
つて選択された行選択信号CSLjにより選ばれ、
残りのビツト線対は選ばれない。例えば、行選択
信号CSL1が選ばれることにより、ビツト線対
BL1，1の情報だけがトランスフアゲート
MOSFET−Q53，Q54を介して入出力線Ｉ／Ｏ，
Ｉ／Ｏに転送される。
このように従来のセンス方式では、同時に全て
のセンスアンプが駆動されるため、全てのセンス
アンプにつながるビツト線の放電が同時に行われ
る。この放電が短時間に行われるとピーク電流が
大きくなり、接地線電位Vssの浮き上がりを生
じ、これがノイズとして周辺回路の動作に悪影響
を与える、という問題があつた。
〔発明の目的〕
本発明は上記の点に鑑み、センスアンプの動作
に伴うピーク電流を抑制し、もつて電源線変動に
よるノイズを低減して周辺回路の動作に悪影響を
与えないようにした信頼性の高い半導体記憶装置
を提供することを目的とする。
〔発明の概要〕
本発明においては、一対のビツト線に対して第
１、第２の二つのセンスアンプを設ける。第１の
センスアンプはプリセンス用クロツクにより同時
に全てが活性化され、第２のセンスアンプはメイ
ンセンス用クロツクにより選択されたアドレスに
対応するもののみが活性化される。
〔発明の効果〕
本発明によれば、非選択のビツト線については
プリセンス用の第１のセンスアンプのみを動作さ
せるため、センス動作時のピーク電流を抑えて電
源線の電位変動を低減することができる。これに
より周辺回路の安定な動作が可能となり、信頼性
の高いdRAMが得られる。
また非選択のビツト線対はプリセンス用の第１
のセンスアンプのみでゆつくりと放電させるた
め、ビツト線対の“Ｈ”レベル側のレベル低下が
従来より低く抑えられる。このため、ビツト線の
“Ｈ”レベルの低下を復帰させる回路としてアク
テイブ・プルアツプ回路のような複雑な回路を必
要とせず、キヤパシタンス・カツプリングだけで
ビツト線のプルアツプを行なうようにして回路の
簡単化を図ることができる。
〔発明の実施例〕
以下本発明の実施例を説明する。第１図は一実
施例の構成を示す。メモリセルアレイ部分の構成
は従来と異ならない。従来と異なる点は、ビツト
線対BLj，毎に第１のセンスアンプSA１ｊ、
第２のセンスアンプSA２ｊを設けていることで
ある。第１のセンスアンプSA１ｊにはプリセン
ス用クロツクPSENで駆動される一つの活性化用
MOSFET−Q18が共通に接続されている。また、
第２のセンスアンプSA２ｊにはそれぞれに、メ
インセンス用クロツクMSENjにより駆動される
活性化用MOSFET−Q15が接続されている。メ
インセンス用の第２のセンスアンプSA２ｊの活
性化用MOSFET−Q15の相互コンダクタンスは、
プリセンス用の第１のセンスアンプSA１ｊ側の
活性化用MOSFET−Q18のそれより大きいもの
とする。
このように構成されたdRAMのセンス動作を、
第２図の信号波形を参照しながら次に説明する。
まず、プリチヤージ用クロツクBLPが“Ｈ”
レベルになることにより、全ビツト線がVccにプ
リチヤージされる。これと同時にクロツクDCP
が“Ｈ”レベルになることにより、各ダミーセル
に“Ｌ”レベルが書き込まれる。これらのクロツ
クBLP，DCPはアクテイブ動作に入る前に“Ｌ”
レベルにしておく。そしてアクテイブ動作に入
り、一本のワード線例えばWL1が選択され、こ
れにつながるメモリセルの情報がビツト線に転送
される。ここまでは従来の動作と変わらない。
この後、プリセンス用クロツクPSENが“Ｈ”
レベルになり、活性化用MOSFET−Q18がオン
してノードＮの電位が徐々に下がり、各ビツト線
対BLj，に現われた電位のアンバランスが第
１のセンスアンプSA１ｊにより増幅される。こ
のプリセンス動作は、MOSFET−Q18の相互コ
ンダクタンスが小さいため、比較的ゆつくりした
ものである。第５図に示されるように、このプリ
センスにより、ビツト線対BLj，の“Ｌ”レ
ベル側は低下するが、“Ｈ”レベル側は殆ど低下
することなく保たれる。
そして、ビツト線対BLj，の電位差がある
程度ついたところで、選択されたビツト線対、例
えばBL１，１についてのみメインセンス用ク
ロツクMSEN１が行アドレスにより選択された
信号によつて“Ｈ”レベルになり、各ビツト線対
に設けられた第２のセンスアンプのうちSA２１
のみが活性化される。残りのメインセンス用クロ
ツクMSENは“Ｌ”レベルに保たれる。そして
一つの行選択信号CSL1が“Ｈ”レベルになり、
MOSFET−Q16，Q17を介して、選択されたビツ
ト線BL１，１のデータが入出力線Ｉ／Ｏ，
Ｉ／Ｏに転送される。この実施例では、メインセ
ンス用クロツクMSEN１を“Ｈ”レベルにした
後、遅延をとつて行選択信号CSL１を“Ｈ”レベ
ルにしているが、これらのタイミングを同時にし
てもよい。すなわち第２図において、行選択信号
CSL１を“Ｈ”レベルに立ち上げるタイミングを
メインセンス用クロツクMSEN１を“Ｈ”レベ
ルにするタイミングまで早めることもできる。こ
れにより、選択ビツト線のデータより高速に入出
力線に転送することができ、高速読出しが可能に
なる。
このように本実施例によれば、各ビツト線対に
それぞれ設けられた第１、第２のセンスアンプの
うち、第１のセンスアンプは全て同時に駆動して
プリセンスを行ない、第２のセンスアンプは選択
的に駆動してメインセンスを行なう。従つて、セ
ンス動作時のピーク電流値が抑えられ、ピーク電
流による電源線電位Vssの浮き上がりによる周辺
回路の誤動作が防止されて、dRAMの信頼性が
向上する。
なお本発明は上記実施例に限られるものではな
く、その主旨を逸脱しない範囲で種々変形実施す
ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例のdRAMの構成を
示す図、第２図はそのセンス動作を説明するため
の図、第３図はdRAMメモリセル構成を示す図、
第４図は従来のdRAMの構成を示す図、第５図
はそのセンス動作を説明するための図である。 WLi，WL１，WL２，WL３…，……ワード
線、DWL，……ダミーワード線、BLj，
BL１，１，BL２，２，BL３，３…，
……ビツト線、SA１ｊ，SA１１，SA１２，SA
１３，…，……第１のセンスアンプ、SA２ｊ，
SA２１，SA２２，SA２３，…，……第２のセ
ンスアンプ。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板に、マトリクス配列される複数の
    メモリセルと、これらのメモリセルを選択的に駆
    動する複数本のワード線と、各メモリセルとの間
    で情報のやりとりを行なう複数対のビツト線と、
    各対のビツト線間の電位差を検知する複数のセン
    スアンプとを集積してなる半導体記憶装置におい
    て、前記センスアンプとして、各ビツト線対毎に
    第１、第２の二つのセンスアンプを設け、第１の
    センスアンプは複数個同時に活性化され、第２の
    センスアンプは選択されたアドレスに対応するも
    ののみ活性化されるようにしたことを特徴とする
    半導体記憶装置。 ２ 第１のセンスアンプはプリセンス用であつ
    て、相互コンダクタンスの小さい活性化用トラン
    ジスタにより全て同時に活性化され、第２のセン
    スアンプはメインセンス用であつて、センスアン
    プ毎に設けられた相互コンダクタンスの大きい活
    性化用トランジスタにより活性化される特許請求
    の範囲第１項記載の半導体記憶装置。
JP59263301A 1984-12-13 1984-12-13 半導体記憶装置 Granted JPS61142591A (ja)

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EP85307960A EP0185451B1 (en) 1984-12-13 1985-11-01 Semiconductor memory device with sense amplifiers
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