KR100344688B1 - 반도체 기억 장치 - Google Patents

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Abstract

고속의 데이터 판독을 가능하게 하는 DRAM을 제공한다.
메모리셀 어레이(1)와, 워드선을 선택 구동하는 로우 디코더(3)와, 워드선에 의해 구동되어 복수의 비트선에서 판독되는 데이터를 제1 감지 증폭기 활성화 신호에 의해 제어되어 검지 증폭하는 비트선 감지 증폭기(2)와, 제1 감지 증폭기 활성화 신호에 지연되어 발생되는 컬럼 선택 신호에 의해 구동되어, 선택된 비트선을 대응하는 데이터선에 접속하는 컬럼 선택 게이트(5)와, 데이터선에 접속되고, 컬럼 선택 신호에 지연되어 발생되는 제2 감지 증폭기 활성화 신호에 의해 제어되어, 컬럼 선택 게이트(5)에 의해 데이터선으로 전송된 데이터를 비트선 감지 증폭기와 함께 검지 증폭하는 데이터선 감지 증폭기를 구비하였다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY}
본 발명은, 반도체 기억장치에 관한 것으로, 특히 판독 데이터의 재기입을 요하는 다이내믹형 반도체 기억 장치(DRAM)에 관한 것이다.
DRAM 메모리셀 어레이는, 비트선과 워드선이 교차하여 배치되고, 그 각 교차부에 1 트랜지스터/1 캐패시터의 다이내믹형 메모리셀을 배치하여 구성된다. 메모리셀 어레이의 각 비트선에는 비트선 감지 증폭기가 설치된다. 워드선을 선택 구동함으로써, 복수의 메모리셀의 데이터가 대응하는 복수의 비트선에서 판독된다. 이들의 비트선 데이터는, 컬럼 선택 게이트에 의해 선택되고 대응하는 데이터선으로 전송된다. 데이터선으로 전송된 데이터는, 데이터선 감지 증폭기에 의해 검지 증폭되어 출력된다.
이와 같이 DRAM의 데이터 판독 동작에 있어서는, 비트선 데이터는 구동 능력이 적은 비트선 감지 증폭기에 의해 검지 증폭된다. 그래서, 비트선의 전위 진폭이 데이터 파괴를 일으키지 않을 정도까지 커진 후에, 컬럼 선택 게이트가 열려,비트선 데이터는 데이터선으로 전송된다. 그렇게 하지 않으면, 비트선을 대응하는 데이터선에 접속함에 따른 전하 분배에 의해 데이터 파괴가 생길 우려가 있기 때문이다. 비트선 데이터가 데이터선으로 전송된 후에는, 데이터선과 데이선 감지 증폭기를 분리하여, 전송된 데이터를 풀 진폭 레벨까지 증폭하여 출력한다. 데이터선을 분리하는 것은, 데이터선 용량을 데이터선 감지 증폭기로부터 분리하여, 고속의 검지 증폭을 행하기 위해서이다.
상술한 일반적인 DRAM의 데이터 판독법에서는, DRAM의 대용량화와 미세화 및 고속화를 더욱 진행시키는 데에 있어서 문제가 있다. 즉, DRAM의 대용량화와 미세화에 따라서, 비트선에는 다수의 메모리셀이 접속되어 비트선 용량이 커진다. 한편, 미세화에 의해, 비트선 피치에 배치해야만 하는 비트선 감지 증폭기의 구동 능력은 상대적으로 저하한다. 따라서, 비트선에서 판독된 데이터를 어느 정도의 진폭까지 증폭하는 데 시간이 걸려, 이것이 고속 판독을 저해하는 원인이 된다.
이것에 대해 종래, DRAM의 데이터 고속 판독의 수법으로서, ① 비트선에서 판독 전용의 감지 증폭기와 리스토어 전용의 감지 증폭기를 설치하는 방식(특개평8-147975호 공보), 혹은, ② 메모리셀 어레이 내에 복수의 비트선으로 공유되는 글로벌 비트선을 배치하여, 각 비트선에 전치 감지 증폭기를 설치함과 동시에, 글로벌 비트선에 리스토어용 감지 증폭기를 설치하는 방식(특개평5-144253호 공보) 등이 제안되어 있다.
그러나 이들은, 감지 증폭기를 기능별로 나누고 있지만, 어느쪽의 감지 증폭기도 레이아웃 상에는, 메모리셀 어레이 영역 내의 비트선 피치에 배치해야만 한다. 메모리셀 어레이 영역에서는, 상술한 바와 같이 비트선 피치가 미세화 기술에 의해 매우 작아지고 있기 때문에, 메모리셀 어레이 영역에 배치되는 감지 증폭기의 구동 능력에는 한계가 있다.
본 발명은, 상기 사정을 고려하여 이루어진 것으로, 고속의 데이터 판독을 가능하게 하는 다이내믹형 반도체 기억 장치를 제공하는 것을 목적으로 하고 있다.
본 발명에 따른 반도체 기억 장치는, 복수 라인씩의 비트선과 워드선이 교차하여 배치되고, 각 교차부에 다이내믹형의 메모리셀이 배치된 메모리셀 어레이와, 이 메모리셀 어레이의 워드선을 선택 구동하는 로우 디코더와, 상기 메모리셀 어레이의 비트선에 접속되어 제1 감지 증폭기 활성화 신호에 의해 활성화되고, 상기 로우 디코더에 의해 선택된 워드선에 의해 구동되고 상기 복수의 비트선에서 판독되는 데이터를 검지 증폭하는 비트선 감지 증폭기와, 상기 제1 감지 증폭기 활성화 신호에 지연되어 발생되는 컬럼 선택 신호에 의해 구동되어, 상기 메모리셀 어레이의 선택된 비트선을 대응하는 데이터선에 접속하는 컬럼 선택 게이트와, 상기 데이터선에 접속되고 상기 컬럼 선택 신호에 지연되어 발생되는 제2 감지 증폭기 활성화 신호에 의해 활성화되고, 상기 비트선 감지 증폭기와 같이 상기 비트선 및 상기 데이터선에서 판독된 데이터를 검지 증폭하는 데이터선 감지 증폭기를 구비한 것을 특징으로 한다.
본 발명에 있어서 구체적으로, 상기 선택된 워드선에 의해 구동되어 복수의 비트선에서 판독되는 데이터 중 상기 컬럼 선택 게이트에 의해 선택된 데이터는 상기 비트선 감지 증폭기와 상기 데이터선 감지 증폭기에 의해 동시에 검지 증폭되어 대응하는 메모리셀에 재기입되고, 상기 선택된 워드선에 의해 구동되어 복수의 비트선에서 판독되는 데이터 중 상기 컬럼 선택 게이트에 의해 선택되지 않은 데이터는 상기 비트선 감지 증폭기만에 의해 검지 증폭되어 대응하는 메모리셀에 재기입된다.
본 발명에 의하면, 비트선 감지 증폭기와 데이터선 감지 증폭기를 오버랩시켜 활성화하여 비트선 데이터의 검지 증폭을 행하게 함으로써, 고속 데이터 판독이 가능하게 된다. 즉, 비트선의 대용량화와 비트선 감지 증폭기의 구동 능력의 상대적인 저하에 의해, 비트선에서 판독되는 데이터의 진폭 변화가 작아진다. 이것에 대해, 데이터선 감지 증폭기는 메모리셀 어레이 영역에서의 디자인 룸에 제약되지 않고, 칩 주변에 큰 구동 능력을 갖고 형성하는 것이 가능하다. 따라서, 컬럼 선택 게이트를 온한 후, 즉시 구동 능력이 큰 데이터선 감지 증폭기를 활성화하여, 비트선 감지 증폭기와 협동시켜 비트선 데이터의 검지 증폭을 행함으로써, 비트선 데이터를 파괴하지 않고 고속으로 판독하는 것이 가능하게 된다.
도 1은 본 발명의 일 실시 형태에 따른 DRAM의 구성을 나타낸 도면.
도 2는 본 발명의 일 실시 형태에 따른 DRAM의 메모리셀 어레이와 그 주변의 구체적 구성을 나타낸 도면.
도 3은 본 발명의 일 실시 형태에 따른 DRAM의 데이터 버퍼부의 구체적 구성을 나타낸 도면.
도 4는 본 발명의 일 실시 형태에 따른 DRAM의 데이터 판독 동작을 나타낸 파형도.
도 5는 다른 실시 형태에 따른 DRAM의 데이터 판독 동작을 나타낸 파형도.
도 6은 다른 실시 형태에 따른 DRAM의 데이터 버퍼부의 구성을 나타낸 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 메모리셀 어레이
2 : 감지 증폭기 회로
3 : 로우 디코더
4 : 컬럼 디코더
5 : 컬럼 선택 게이트
6 : 데이터 버퍼
7 : 어드레스 버퍼
21 : 비트선 감지 증폭기
22 : 비트선 이퀄라이즈 회로
61 : 데이터선 감지 증폭기
62 : 데이터선 이퀄라이즈 회로
이하, 도면을 참조하여, 본 발명의 실시의 형태를 설명한다.
도 1은, 본 발명의 일 실시 형태에 의한 DRAM의 블록 구성을 나타낸다. 메모리셀 어레이(1)는 다이내믹형 메모리셀이 배치되어 구성된다. 감지 증폭기 회로(2)는 메모리셀 어레이(1)의 메모리셀 데이터를 검지 증폭하고, 또한 메모리셀에 데이터 기입을 행한다. 감지 증폭기 회로(2)에 의해 판독된 데이터는, 컬럼 선택 게이트(5)에 의해 선택되어 데이터 버퍼(6)로 전송되고, 데이터 단자 DIN/DOUT에 추출된다. 데이터 단자 DIN/DOUT으로부터 제공되는 기입 데이터는, 데이터 버퍼(6)를 통하고, 컬럼 선택 게이트(5)를 통해 감지 증폭기 회로(2)에 의해 메모리셀에 기입된다.
어드레스 버퍼(7)는 어드레스 ADD를 입력한다. 이 입력된 어드레스는, 로우 디코더(3) 및 컬럼 디코더(4)에 의해 디코드된다. 로우 디코더(3)는 메모리셀 어레이(1)의 워드선을 선택 구동한다. 컬럼 디코더(4)의 디코드 출력은 컬럼 선택 게이트(5)에 보내지고, 이에 따라 메모리셀 어레이(1)의 비트선 선택이 행해진다.
도 2는, 도 1의 DRAM의 주요부의 구체적인 구성을 나타내고 있다. 메모리셀 어레이(1)는 도시하는 바와 같이, 복수의 워드선 WL(WL0, WL1, …)과 비트선쌍 BL, bBL(BL0, bBL0, BL1, bBL1, …)이 교차하여 배치되고, 그 교차부에 주지의 다이내믹형 메모리셀 MC가 배치되어 구성된다. 감지 증폭기 회로(2)는 각 비트선쌍 BL, bBL마다 설치된 비트선 감지 증폭기(21)와, 비트선 이퀄라이즈 회로(22)를 갖는다. 비트선 감지 증폭기(21)는 드레인이 각각 비트선쌍 BL, bBL에 접속되고, 소스가 공통 접속되어 PMOS 감지 증폭기를 구성하는 PMOS 트랜지스터 QP1, QP2와, 이와 동일하게 드레인이 각각 비트선쌍 BL, bBL에 접속되고, 소스가 공통 접속되어 NMOS 감지 증폭기를 구성하는 NMOS 트랜지스터 QN1, QN2를 갖는다.
PMOS 트랜지스터 QP1, QP2의 공통 소스는, 활성화용 PMOS 트랜지스터 QP0을 통해 VCC에 접속되어 있다. NMOS 트랜지스터 QN1. QN2의 공통 소스는, 활성화용NMOS 트랜지스터 QN0을 통해 VSS에 접속되어 있다. 이들 활성화용 트랜지스터 QP0, QN0은 각각 상보 활성화 신호 bSAE1, SAE1에 의해 구동된다.
비트선 이퀄라이즈 회로(22)는, 이퀄라이즈 신호 EQL1에 의해 제어되어 비트선쌍 BL, bBL 사이를 단락하는 이퀄라이즈용 NMOS 트랜지스터 QN5와, 이와 동일하게 이퀄라이즈 신호 EQL1에 의해 제어되어 비트선쌍 BL, bBL에 각각 프리차지 전위 PCH를 제공하는 프리차지용 NMOS 트랜지스터 QN3, QN4를 갖는다. 프리차지 전위 PCH로서 이 실시의 형태에서는, PCH= VCC/2가 이용된다.
비트선쌍 BL, bBL은, 컬럼 선택 게이트(5)를 통해 각각 대응하는 데이터선 DQ, bDQ(DQ0, bDQ0, DQ1, bDQ1, …)에 접속된다. 컬럼 선택 게이트(5)는 컬럼 디코더(4)에 의해 선택되는 컬럼 선택선 CSL(CSL0, CSL1, …)에 의해 구동되는 NMOS 트랜지스터 QN6, QN7로 구성된다. 도 2에서는, 컬럼 선택선 CSL0, CSL1에 의해 다른 타이밍으로 선택되는 2개의 비트선쌍(BL0, bBL0) , (BL1, bBLl)이 데이터선쌍 DQ0, bDQ0에 접속되는 경우를 나타내고 있다.
도 3은, 하나의 데이터선쌍 DQ, bDQ에 주목하여 데이터 버퍼(6)의 구성을 나타낸다. 데이터 버퍼(6)는 판독 데이터를 검지 증폭하는 데이터선 감지 증폭기(61)와, 기입 데이터를 입력하는 입력 버퍼(63)를 갖는다. 데이터선 감지 증폭기(61)는 드레인이 각각 데이터선쌍 DQ, bDQ에 접속되고, 소스가 공통 접속되어 PM0S 감지 증폭기를 구성하는 PM0S 트랜지스터 QP11, QP12와, 드레인이 각각 데이터선쌍 DQ, bDQ에 접속되며, 소스가 공통 접속되어 NMOS 감지 증폭기를 구성하는NMOS 트랜지스터 QN11, QN12를 갖는다.
PMOS 트랜지스터 QP11, QP12의 공통 소스는, 활성화용 PMOS 트랜지스터 QP10을 통해 VCC에 접속되어 있다. NMOS 트랜지스터 QN11, QN12의 공통 소스는, 활성화용 NMOS 트랜지스터 QN10을 통해 VSS에 접속되어 있다. 이들 활성화용 트랜지스터 QP10, QN10은 각각 상보 활성화 신호 bSAE2, SAE2에 의해 구동된다.
데이터선쌍 DQ, bDQ에는 또한, 데이터선 이퀄라이즈 회로(62)가 설치되어 있다. 데이터선 이퀄라이즈 회로(62)는 이퀄라이즈 신호 EQL2에 의해 제어되어 데이터선쌍 DQ, bDQ 사이를 단락하는 이퀄라이즈용 NMOS 트랜지스터 QN15와, 이와 동일하게 이퀄라이즈 신호 EQL2에 의해 제어되어 데이터선쌍 DQ, bDQ에 각각 프리차지 전위 PCH를 제공하는 프리차지용 NMOS 트랜지스터 QN13, QN14를 갖는다. 프리차지 전위 PCH는 비트선과 마찬가지로, PCH= VCC/2이다.
이 실시 형태에서는,도 2 및 도 3에 도시한 바와 같이, 데이터선 감지 증폭기(61)의 감지 노드 A, B와, 데이터선 DQ, bDQ 사이에는, 종래와 같이 트랜스퍼 게이트를 개재시키고 있지 않다. 따라서 이 실시 형태에 있어서는, 데이터 판독 시, 컬럼 선택 게이트(5)에 의해 비트선쌍 BL, bBL로부터 데이터선쌍 DQ, bDQ에 전송된 데이터는, 데이터선 분리를 행하지 않고, 데이터선 감지 증폭기(61)에 의해 검지 증폭된다. 이 때, 데이터 감지 증폭기(61)와 비트선 감지 증폭기(21)는 동시에 활성화 상태로 유지함으로써, 이들이 협동하여, 데이터선쌍 DQ, bDQ와 선택된 비트선쌍 BL, bBL의 전위를 풀 진폭까지 증폭하고, 선택된 메모리셀에 대해 재기입(리스토어)을 행한다.
도 4는, 이 실시 형태에 의한 DRAM의 기본적인 동작 타이밍도를 나타내고 있다. 초기 상태에 있어서, 비트선쌍 BL, bBL 및 데이터선쌍 DQ, bDQ는, VCC/2로 프리차지되어 있다. 시각 t0에서 로우 디코더에 의해 선택된 워드선 WL의 전위가 상승한다. 통상, 워드선 WL의 구동 전압으로는, 전원 전위 VCC보다 승압된 VCC+α가 이용된다. 이에 따라, 선택된 메모리셀의 데이터는 비트선쌍 BL, bBL에 전송된다.
다음에, 시각 t1에서 비트선 감지 증폭기(21)의 활성화 신호가, SAE1= "H", bSAE1= "L"로 되고, 비트선 감지 증폭기(21)에 의해 비트선쌍 BL, bBL의 전위차가 증폭 확대된다. 그 진폭 변화는, 비트선 감지 증폭기(21)의 구동 능력이 적기 때문에 완만하다. 그 후, 시각 t2에서, 복수의 비트선쌍 중, 선택된 비트선쌍 BL, bBL의 컬럼 선택 게이트(5)가 온이 되고, 그 선택된 비트선쌍 BL, bBL의 데이터가 대응하는 데이터선쌍 DQ, bDQ에 전송된다. 이 데이터 전송에 의해, 선택된 비트선쌍 BL, bBL의 전위차는 일단 작아지지만, 그 후 즉시 시각 t3에 있어서, 데이터선 감지 증폭기 활성화 신호가, SAE2= "H", bSAE2= "L"로 되고, 데이터선 감지 증폭기(61)가 활성화된다.
이에 따라, 선택된 비트선 데이터는, 비트선 감지 증폭기(21)와, 이것보다 구동 능력이 큰 데이터선 감지 증폭기(61)에 의해 동시에 검지 증폭된다. 즉, 비트선쌍 BL, bBL의 미소 전위차는, 한쪽이 VCC, 다른쪽이 VSS가 될 때까지 확대되고, 데이터 단자에서 판독된다. 이와 동시에, 판독된 데이터는 데이터선 감지증폭기(61)와 비트선 감지 증폭기(21)에 의해, 선택된 메모리셀에 리스토어된다.
이 때, 동일 워드선 WL에 의해 선택되면서, 컬럼 선택 게이트(5)에 의해 선택되지 않은 비트선쌍 BL, bBL의 데이터는, 비트선 감지 증폭기(21)만에 의해 천천히 검지 증폭된 후, 동일 메모리셀에 리스토어된다.
그리고, 시각 t4에서 선택 워드선 WL의 전위가 하강하고, 동시에 감지 증폭기 활성화 신호 SAE1, SAE2가 하강한다. 동시에, 비트선 이퀄라이즈 신호 EQL1이 상승하여, 비트선 이퀄라이즈 회로(22)가 활성화되고, 풀 진폭을 가졌던 비트선쌍 BL, bBL은 VCC/2로 초기화된다.
이상과 같이 이 실시 형태에 의하면, 비트선 데이터를 데이터선으로 전송한 후, 시간을 두지 않고 데이터선 감지 증폭기를 활성화하여, 비트선 감지 증폭기와 데이터선 감지 증폭기에 의해 동시에 데이터 신호 증폭을 행하도록 하고 있다. 데이터선 감지 증폭기는 비트선 감지 증폭기에 비교하여 구동 능력을 충분히 큰 것으로 하는 것이 가능하다. 따라서, 비트선 데이터를 데이터선으로 전송하면 거의 동시에 데이터선 감지 증폭기를 활성화함으로써, 데이터 파괴를 일으키지 않고, 고속 판독이 행해진다.
DRAM에는 통상, 하나의 로우 어드레스를 입력하여 복수 컬럼의 데이터를 직렬로 판독하는 기능이 구비된다. 도 5는, 이와 같은 기능을 갖는 DRAM의 데이터 판독의 동작 파형을 나타내고 있다.
도 5에서는, 시각 t10에 워드선 WL의 전위가 상승하고, 그 후 워드선 WL이"H"의 상태에서, 컬럼 선택선 CSL이 순차적을 #0∼#3까지 선택되는 예를 나타내고 있다.
워드선 WL이 상승한 후, 우선 시각 t11에서 비트선 감지 증폭기의 활성화 신호 SAE1이 상승한다. 계속해서, 시각 t12에서 #0의 컬럼 선택선 CSL의 전위가 상승하고, 그 컬럼의 비트선 데이터가 데이터선 DQ에 전송된다. 이 컬럼 선택에 대해 거의 시간을 두지 않고, 데이터선 감지 증폭기의 활성화 신호 SAE2가 상승된다. 이에 따라, #0의 컬럼 선택선 CSL에서 선택된 비트선 데이터가, 앞에서의 실시예와 마찬가지로 데이터선 감지 증폭기와 비트선 감지 증폭기에 의해 동시에 증폭된다.
그 사이, 비선택의 다른 컬럼 #1∼#3의 비트선 BL에서는, 비트선 감지 증폭기만에 의해 천천히 데이터가 증폭된다. 그리고, 컬럼 스위칭이 행해지기 전의 시각 t13에서 데이터선 감지 증폭기의 활성화 신호 SAE2는 "L"로 되고, 다음 컬럼 선택이 행해지기까지의 사이에, 데이터선 DQ가 이퀄라이즈된다. 그리고, 시각 t14에서 다음 컬럼 선택선 CSL의 전위가 상승된다. 이에 따라, 컬럼 #1의 비트선 데이터가 이퀄라이즈된 데이터선 DQ에 전송되고, 이전의 사이클과 마찬가지로, 데이터선 감지 증폭기와 비트선 감지 증폭기에 의해 동시에 증폭된다. 이하, 마찬가지의 동작이 반복된다. #0∼#3의 모든 컬럼 선택이 끝날 때까지, 비트선 감지 증폭기의 활성화 신호 SAE1은 "H"인 상태 그대로 유지된다.
이 실시 형태에 의해서도, 특히 최초에 선택된 컬럼에 대해 비트선 감지 증폭기와 데이터선 감지 증폭기의 협동에 의해, 고속의 데이터 판독이 가능하게 된다.
도 6은, 다른 실시 형태에 있어서의 DRAM의 출력 버퍼(6)의 구성이다. 도 3과 대응하는 부분에는 도 3과 동일 부호를 붙이고 상세한 설명은 생략한다. 도 3과 달리 이 실시 형태에서는, 데이터선 감지 증폭기(61)를 데이터선쌍 DQ, bDQ로부터 분리하기 위한 NMOS 트랜지스터 QN21, QN22가 데이터선쌍 DQ, bDQ와 감지 노드 A, B의 사이에 설치된다.
단, NMOS 트랜지스터 QN21, QN22는, 종래와 같이 데이터 판독 시에 데이터선 감지 증폭기(61)와 데이터선쌍 DQ, bDQ를 분리하기 위해 이용되는 것은 아니다. 데이터 판독의 동작에 있어서는, NMOS 트랜지스터 QN21, QN22는 온 상태로 유지되고, 앞에서의 실시 형태와 마찬가지로 데이터선 감지 증폭기(61)와 비트선 감지 증폭기가 협동하여 셀 데이터의 검지 증폭과 리스토어를 행한다.
NMOS 트랜지스터 QN21, QN22가 오프로 되는 것은, 데이터선 감지 증폭기(61)와 입력 버퍼(63) 사이를 분리할 필요가 있는 경우이다. 즉, 데이터선 감지 증폭기(6l)에 판독된 데이터를 보유하면서, 입력 버퍼(63)로부터 기입 데이터를 데이터선쌍 DQ, bDQ에 보내는 경우에는, 데이터선 감지 증폭기(61)의 보유 데이터를 파괴하지 않도록, NMOS 트랜지스터 QN21, QN22를 오프로 한다.
이 실시 형태에 의해서도, 데이터 판독 시에는 데이터선 감지 증폭기와 데이터선쌍이 분리되는 일 없이, 데이터선 감지 증폭기와 비트선 감지 증폭기가 협동하여 데이터의 검지 증폭이 행해지기 때문에, 고속의 데이터 판독이 가능해진다.
상술한 바와 같이 본 발명에 따르면, 비트선 감지 증폭기와 데이터선 감지증폭기를 동시에 활성화하여 데이터 감지를 행함으로써, 고속의 데이터 판독을 가능하게 하는 DRAM이 얻어진다.

Claims (20)

  1. 복수개씩의 비트선과 워드선이 교차하여 배치되고, 각 교차부에 다이내믹형의 메모리셀이 배치된 메모리셀 어레이와,
    이 메모리셀 어레이의 워드선을 선택 구동하는 로우 디코더와,
    상기 메모리셀 어레이의 비트선에 접속되어 제1 감지 증폭기 활성화 신호에 의해 활성화되고, 상기 로우 디코더에 의해 선택된 워드선에 의해 구동되어 상기 복수의 비트선에서 판독되는 데이터를 검지 증폭하는 비트선 감지 증폭기와,
    상기 제1 감지 증폭기 활성화 신호에 지연되어 발생되는 컬럼 선택 신호에 의해 구동되어, 상기 메모리셀 어레이의 선택된 비트선을 대응하는 데이터선에 접속하는 컬럼 선택 게이트와,
    상기 데이터선에 접속되어 상기 컬럼 선택 신호에 지연되어 발생되는 제2 감지 증폭기 활성화 신호에 의해 활성화되고, 상기 비트선 감지 증폭기와 함께 상기 비트선 및 상기 데이터선에서 판독된 데이터를 검지 증폭하는 데이터선 감지 증폭기를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 선택된 워드선에 의해 구동되어 복수의 비트선에서 판독되는 데이터 중, 상기 컬럼 선택 게이트에 의해 선택된 데이터는, 상기 비트선 감지 증폭기와 상기 데이터선 감지 증폭기에 의해 마찬가지로 검지 증폭되어 대응하는 메모리셀에재기입되고,
    상기 선택된 워드선에 의해 구동되어 복수의 비트선에서 판독되는 데이터 중, 상기 컬럼 선택 게이트에 의해 선택되지 않은 데이터는, 상기 비트선 감지 증폭기만에 의해 검지 증폭되어 대응하는 메모리셀에 재기입되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 복수의 비트선은 서로 이웃하는 2개가 각각 비트선쌍을 만들고, 데이터의 판독에 있어서, 상기 비트선쌍 중의 한쪽의 비트선에 선택된 메모리셀의 데이터를 출력하고, 상기 한쪽의 비트선과 다른 한쪽의 비트선의 전위의 비교에 의해 상기 선택된 메모리셀의 데이터를 판독하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항에 있어서,
    상기 복수의 비트선은 서로 이웃하는 2개가 각각 비트선쌍을 만들고, 데이터의 판독에 있어서, 상기 비트선쌍 중의 한쪽의 비트선에 선택된 메모리셀의 데이터를 출력하고, 상기 한쪽의 비트선과 다른 한쪽의 비트선의 전위의 비교에 의해 상기 선택된 메모리셀의 데이터를 판독하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제3항에 있어서,
    상기 각 비트선쌍의 한쌍의 비트선 사이에 이들 사이를 도통시키는 이퀄라이즈 트랜지스터가 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제4항에 있어서,
    상기 각 비트선쌍의 한쌍의 비트선 사이에 이들 사이를 도통시키는 이퀄라이즈 트랜지스터가 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  7. 제3항에 있어서,
    상기 각 비트선쌍에 있어서의 한쌍의 비트선의 한쪽은 어떤 상기 컬럼 선택 게이트를 통해 어떤 상기 데이터선에 접속되고, 다른 한쪽은 다른 상기 컬럼 선택 게이트를 통해 다른 상기 데이터선에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  8. 제4항에 있어서,
    상기 각 비트선쌍에 있어서의 한쌍의 비트선의 한쪽은 어떤 상기 컬럼 선택 게이트를 통해 어떤 상기 데이터선에 접속되고, 다른 한쪽은 다른 상기 컬럼 선택 게이트를 통해 다른 상기 데이터선에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  9. 제3항에 있어서,
    상기 각 비트선 증폭기는 상기 비트선쌍의 한쌍의 비트선 사이에 형성 배치되고, 상기 각 데이터선 감지 증폭기는 상기 메모리셀 어레이 영역 주위의 주변 영역에서 대응하는 2개의 데이터선 사이에 형성 배치되는 것을 특징으로 하는 반도체 기억 장치.
  10. 제4항에 있어서,
    상기 각 비트선 증폭기는 상기 비트선쌍의 한쌍의 비트선 사이에 형성 배치되고, 상기 각 데이터선 감지 증폭기는 상기 메모리셀 어레이 영역 주위의 주변 영역에서 대응하는 2개의 데이터선 사이에 형성 배치되는 것을 특징으로 하는 반도체 기억 장치.
  11. 제9항에 있어서,
    상기 2개의 데이터선의 각각과 이들 사이에 형성 배치된 상기 데이터선 감지 증폭기 사이에 접속되고, 상기 2개의 데이터선과 상기 데이터선 감지 증폭기 사이를 도통/차단하는 2개의 스위치가 설치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  12. 제10항에 있어서,
    상기 2개의 데이터선의 각각과 이들 사이에 형성 배치된 상기 데이터선 감지 증폭기 사이에 접속되고, 상기 2개의 데이터선과 상기 데이터선 감지 증폭기 사이를 도통/차단하는 2개의 스위치가 설치되어 있는 것을 특징으로 하는 반도체 기억장치.
  13. 제11항에 있어서,
    상기 2개의 데이터선에는, 그 일단에, 메모리셀에 기입 데이터를 보내는 데이터 입력 버퍼가 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  14. 제12항에 있어서,
    상기 2개의 데이터선에는, 그 일단에, 메모리셀에 기입 데이터를 보내는 데이터 입력 버퍼가 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  15. 제13항에 있어서,
    상기 데이터선 입력 버퍼는 상기 2개의 스위치보다도 상류측에서 상기 2개의 데이터선에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  16. 제14항에 있어서,
    상기 데이터 입력 버퍼는 상기 2개의 스위치보다도 상류측에서 상기 2개의 데이터선에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  17. 제15항에 있어서,
    상기 2개의 스위치는, 상기 데이터선에서 판독되어 검지 증폭된 데이터를 상기 데이터선 감지 증폭기로 유지하면서, 상기 데이터 입력 버퍼로부터 메모리셀에 기입 데이터를 보내는 경우에, 차단 상태로 되는 것을 특징으로 하는 반도체 기억 장치.
  18. 제16항에 있어서,
    상기 2개의 스위치는, 상기 데이터선에서 판독되어 검지 증폭된 데이터를 상기 데이터선 감지 증폭기로 유지하면서, 상기 데이터 입력 버퍼로부터 메모리셀에 기입 데이터를 보내는 경우에, 차단 상태로 되는 것을 특징으로 하는 반도체 기억 장치.
  19. 제1항에 있어서,
    상기 데이터선 감지 증폭기는 상기 비트선 감지 증폭기보다 구동 능력이 큰것을 특징으로 하는 반도체 기억 장치.
  20. 제2항에 있어서,
    상기 데이터선 감지 증폭기는 상기 비트선 감지 증폭기보다 구동 능력이 큰것을 특징으로 하는 반도체 기억 장치.
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