KR102190868B1 - 비트라인 연결 배선 저항 차를 보상하는 반도체 메모리 장치 - Google Patents

비트라인 연결 배선 저항 차를 보상하는 반도체 메모리 장치 Download PDF

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Abstract

비트라인과의 연결 배선 길이의 차이에 따른 배선 저항 차를 최소화 또는 줄일 수 있는 반도체 메모리 장치가 개시된다. 반도체 메모리 장치는 복수의 메모리 셀들에 대한 센싱 동작 동안에 비트라인과 상보 비트라인 사이의 전위 차를 센싱하는 비트라인 센스앰프와, 컬럼 선택신호에 응답하여 비트라인 및 상보 비트라인에 나타나는 전위를 각기 로컬 센스앰프로 전달하는 제1,2 컬럼 선택 게이트들을 포함한다. 여기서, 상기 제1,2 컬럼 선택 게이트들은 비트라인 연결 저항 차이를 보상하기 위해 서로 다른 전류 구동 능력을 가지도록 구성된다.

Description

비트라인 연결 배선 저항 차를 보상하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR COMPENSATING DIFFRENCE OF BITLINE CONNECTION RESISTANCES}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 비트라인 센스앰프와 연결되는 소자의 비트라인 연결 배선 저항 차를 보상할 수 있는 반도체 메모리 장치에 관한 것이다.
프로세서를 가지는 데이터 처리 시스템은 다이나믹 랜덤 억세스 메모리(이하 DRAM)등과 같은 메모리를 작업용 메모리로서 활용할 수 있다.
DRAM은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 메모리 셀을 복수로 구비할 수 있다. 메모리 셀은 리드 동작 및 라이트 동작에서 액세스 되기 위해 비트라인과 워드라인에 연결된다.
메모리 셀에 저장된 데이터는 리드 동작에서 비트라인 페어에 연결된 비트라인 센스앰프에 의해 센싱된다. 비트라인 페어는 비트라인과 상보 비트라인으로 이루어진다.
비트라인 센스앰프에 의해 센싱된 데이터는 컬럼 선택 트랜지스터 페어에 의해 로컬 센스앰프로 차동적으로 전송된다.
비트라인 센스앰프와 컬럼 선택 트랜지스터 페어의 배치 구조상 비트라인과 하나의 컬럼 선택 트랜지스터 사이의 연결 거리와, 상보 비트라인과 다른 하나의 컬럼 선택 트랜지스터 사이의 연결 거리는 서로 다를 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 비트라인 센스앰프와 연결되는 소자의 비트라인 연결 배선 저항 차를 보상할 수 있는 반도체 메모리 장치를 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 반도체 메모리 장치는,
복수의 메모리 셀들을 가지는 메모리 셀 어레이:
상기 복수의 메모리 셀들에 대한 센싱 동작 동안에 비트라인과 상보 비트라인 사이의 전위 차를 센싱하는 비트라인 센스앰프;
컬럼 선택신호에 응답하여 상기 비트라인에 나타나는 전위를 로컬 센스앰프로 전달하는 제1 컬럼 선택 게이트; 및
상기 컬럼 선택신호에 응답하여 상기 상보 비트라인에 나타나는 전위를 상기 로컬 센스앰프로 전달하는 제2 컬럼 선택 게이트를 구비하며,
상기 제1,2 컬럼 선택 게이트들은 비트라인 연결 배선 저항 차이를 보상하기 위해 서로 다른 전류 구동 능력을 가진다.
본 발명의 개념적 실시 예에 따라, 상기 비트라인과 상기 제1 컬럼 선택 게이트 간의 배선 길이가 상기 상보 비트라인과 상기 제2 컬럼 선택 게이트 간의 배선 길이보다 긴 경우에 상기 제1 컬럼 선택 게이트의 전류 구동 능력은 상기 제2 컬럼 선택 게이트의 전류 구동 능력보다 클 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 컬럼 선택 게이트의 게이트 길이는 상기 제2 컬럼 선택 게이트의 게이트 길이보다 짧을 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 컬럼 선택 게이트의 게이트 폭은 상기 제2 컬럼 선택 게이트의 게이트 폭보다 넓을 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 컬럼 선택 게이트는 엔모오스 트랜지스터일 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 상보 비트라인과 상기 제2 컬럼 선택 게이트 간의 배선 길이가 상기 비트라인과 상기 제1 컬럼 선택 게이트 간의 배선 길이보다 긴 경우에 상기 제2 컬럼 선택 게이트의 전류 구동 능력은 상기 제1 컬럼 선택 게이트의 전류 구동 능력보다 클 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제2 컬럼 선택 게이트의 게이트 길이는 상기 제1 컬럼 선택 게이트의 게이트 길이보다 짧을 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제2 컬럼 선택 게이트의 게이트 폭은 상기 제1 컬럼 선택 게이트의 게이트 폭보다 넓을 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제2 컬럼 선택 게이트는 엔모오스 트랜지스터일 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 비트라인 센스앰프는 폴디드 타입의 비트라인 센스앰프일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 반도체 메모리 장치는,
하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 메모리 셀을 복수로 가지는 메모리 셀 어레이:
상기 메모리 셀에 저장된 데이터를 읽기 위한 센싱 동작 동안에 비트라인 페어의 전위 차를 센싱하는 크로스 커플드 타입의 비트라인 센스앰프; 및
상기 비트라인 센스앰프에 연결되어 상기 비트라인 페어에 나타나는 전위를 로컬 센스앰프로 각기 전달하는 제1,2 컬럼 선택 게이트들을 구비하며,
상기 제1,2 컬럼 선택 게이트들은 비트라인 연결 배선 길이의 차이를 보상하기 위해 서로 다른 사이즈를 가지도록 구성된다.
본 발명의 개념적 실시 예에 따라, 상기 제1 컬럼 선택 게이트의 비트라인 연결 배선 길이가 상기 제2 컬럼 선택 게이트의 비트라인 연결 배선 길이보다 긴 경우에 상기 제1 컬럼 선택 게이트의 사이즈는 상기 제2 컬럼 선택 게이트의 사이즈보다 클 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 컬럼 선택 게이트의 게이트 길이는 상기 제2 컬럼 선택 게이트의 게이트 길이보다 짧을 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제1 컬럼 선택 게이트의 게이트 폭은 상기 제2 컬럼 선택 게이트의 게이트 폭보다 넓을 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 메모리 셀 어레이는 상기 비트라인 센스앰프가 폴디드 타입의 센싱동작을 수행하도록 구성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 반도체 메모리 장치는,
복수의 메모리 셀들을 가지는 메모리 셀 어레이:
상기 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 읽기 위한 센싱 동작 동안에 비트라인 페어의 전위 차를 피형 센스앰프 및 엔형 센스앰프를 통해 센싱하는 비트라인 센스앰프; 및
상기 비트라인 센스앰프에 연결되어 상기 비트라인 페어에 나타나는 전위를 후단의 라인들로 각기 전달하는 제1,2 전송 게이트들을 구비하며,
상기 제1,2 전송 게이트들은 상기 비트라인 센스앰프와의 레이아웃에 따른 비트라인 연결 배선 길이의 차이를 상쇄하기 위해 서로 다른 사이즈를 가지도록 구성된다.
본 발명의 개념적 실시 예에 따라, 상기 제2 전송 게이트의 비트라인 연결 배선 길이가 상기 제1 전송 게이트의 비트라인 연결 배선 길이보다 긴 경우에 상기 제2 전송 게이트의 사이즈는 상기 제2 전송 게이트의 사이즈보다 클 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제2 전송 게이트의 게이트 길이는 상기 제1 전송 게이트의 게이트 길이보다 짧을 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 제2 전송 게이트의 전류 구동 능력은 상기 제1 전송 게이트의 전류 구동 능력보다 클 수 있다.
본 발명의 개념적 실시 예에 따라, 상기 메모리 셀들은 MRAM 메모리 셀들일 수 있다.
본 발명의 실시 예에 따르면, 비트라인 센스앰프와 연결되는 소자의 비트라인 연결 배선 저항 차가 최소화 또는 줄어든다.
도 1은 본 발명에 적용되는 반도체 메모리 장치의 블록도이다.
도 2는 도 1중 비트라인 센스앰프의 연결 형태를 나타내는 예시 도이다.
도 3은 도 2중 하나의 비트라인 센스앰프의 데이터 출력 경로를 보여주는 예시 도이다.
도 4는 본 발명의 실시 예에 따른 컬럼 선택 게이트들의 배치 구조를 나타내는 예시 도이다.
도 5는 도 4에 따른 예시적 구체 회로도이다.
도 6은 도 5에 따른 동작 타이밍 도이다.
도 7은 도 4에 따른 컬럼 선택 게이트들의 배치 구조 도이다.
도 8a 및 도 8b는 도 7에 따른 컬럼 선택 게이트들의 3차원 구조 도이다.
도 9a 및 도 9b는 도 7의 변형 예에 따른 컬럼 선택 게이트들의 3차원 구조 도이다.
도 10은 티에스브이(TSV)를 통해 적층되는 메모리 모듈에 적용된 본 발명의 응용 예를 나타내는 도면이다.
도 11은 전자 시스템에 적용된 본 발명의 응용 예를 나타낸 도면이다.
도 12는 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도 이다.
도 13은 휴대용 멀티미디어 기기에 적용된 본 발명의 응용 예를 도시한 블록 도이다.
도 14는 퍼스널 컴퓨터에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 15는 멀티채널 반도체 메모리 장치에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 16은 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 17은 스마트 폰에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 18은 티에스브이(TSV)를 통해 적층되는 메모리 시스템에 적용된 본 발명의 응용 예를 나타내는 도면이다.
도 19는 도 16에 적용된 메모리 모듈의 예를 도시한 블록도이다.
도 20은 컴퓨팅 디바이스에 적용된 본 발명의 응용 예를 도시한 블록도이다.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM에 대한 기본적 데이터 억세스 동작과 데이터 센싱 동작, 그리고 컬럼 선택 게이트 등과 같은 내부 기능 회로 소자에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명에 적용되는 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(112), 센스앰프 어레이(120), 컬럼 디코더(130), 입출력(I/O) 게이트(140), 컨트롤 로직 회로 (150), 및 로컬 센스앰프 블록(160)을 포함할 수 있다.
메모리 셀 어레이(110)는 행과 열의 매트릭스 형태로 배열된 메모리 셀(111)을 복수로 포함한다. 메모리 셀(111)은 워드 라인들(WL1~WLn, n은 자연수) 각각과 비트 라인들(BL1~BLm, m은 자연수) 각각에 접속된다. 메모리 셀(111)은 노말 메모리 셀(normal memory cell)과 리던던트 메모리 셀(redundant memory cell)로 구분될 수 있다. 리던던트 메모리 셀은 노말 메모리 셀이 불량(defective)인 경우에 결함 노말 메모리 셀을 구제하기 위해 사용된다. 비트 라인들(BL1~BLm) 각각은 비트 라인(bit line)과 상보 비트 라인 (complementary bit line)을 포함한다.
메모리 셀(111)은 휘발성 메모리의 셀 또는 불휘발성 메모리의 셀로 구현될 수 있다. 휘발성 메모리는 DRAM(dynamic random access memory), SRAM(static random access memory), TRAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)일 수 있다.
불휘발성 메모리는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory:NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)일 수 있다. 불휘발성 메모리 셀에는 1비트 또는 그 이상의 비트들이 저장될 수 있다.
로우 디코더(110)는 로우 어드레스(XADD)를 디코딩하여 워드라인들(WL1~WLn) 중에서 대응되는 워드라인을 활성화(activation)시킨다. 워드라인의 활성화 즉 워드라인 인에이블 동작 시에 메모리 셀의 억세스 트랜지스터의 게이트에는 전원전압(VDD)보다 높은 고전원전압(VPP)이 인가될 수 있다.
센스앰프 어레이(120)는 어레이 형태로 구현된 비트라인 센스앰프들(121-1~121-m)을 포함한다. 비트라인 센스앰프들(121-1~121-m) 각각은 각기 대응되는 메모리 셀(111)로부터 출력되는 데이터를 센싱하고 증폭한다. 임의의 비트라인 센스앰프(121-1)는 비트 라인(BL1)에 나타나는 전위를 센싱 및 증폭하기 위해 비트라인과 상보 비트라인으로 이루어진 비트라인 페어에 연결될 수 있다. 즉, 상기 비트라인(BL1)은 폴디드 비트라인 센스앰프 타입에서 비트라인 페어(pair)를 의미할 수 있다. 센스앰프들(121-1~121-m) 각각은 피형 센스앰프 및 엔형 센스앰프로 구현된 크로스 커플드 차동 센스앰프(differential sense amplifier)일 수 있다.
센프앰프들(121-1~121-m) 각각은 반도체 메모리 장치의 동작 시에 정상적으로 동작하는 회로 소자들로서, 센스앰프 어레이(120)가 구현된 영역 이외의 영역에 구현된 더미(dummy)센스앰프들과는 구별되어 있다.
컬럼 디코더(130)는 컬럼 어드레스(YADD)를 디코딩하여 컬럼 선택신호들(CSL1~CSLm)을 생성할 수 있다.
컬럼 선택 신호들(CSL1~CSLm)에 응답하여 입출력 게이트(140)내의 컬럼 선택 게이트는 센스앰프들(121-1~121-m)로부터 출력되는 전위(potential)를 로컬 센스앰프 블록(160)내의 로컬 센스앰프들로 각기 전송한다. 즉, 컬럼 선택 게이트 페어는 비트라인 페어에 연결되어 대응되는 센스앰프로부터 출력되는 전위를 드라이빙하여 대응되는 로컬 센스앰프의 입력단 페어로 전송한다.
컨트롤 로직 회로(150)는 커멘드, 어드레스, 라이트 데이터를 프로세서 또는 메모리 컨트롤러로부터 수신할 수 있다. 컨트롤 로직 회로(150)는 커멘드 및 어드레스 응답하여 메모리 셀 어레이(110)에 대한 억세스(access) 동작, 예컨대 라이트(write) 동작 또는 리드(read) 동작에 필요한 각종 제어 신호들(XADD, YADD, LANG, LAPG, 및 EQ 등을 포함)을 생성할 수 있다.
도 2는 도 1중 비트라인 센스앰프의 연결 형태를 나타내는 예시도이다.
도 2는 도 1중 센스앰프 어레이(120)내의 4개의 비트라인 센스앰프들이 비트라인 페어에 연결된 구조를 예시적으로 나타낸다. 도 2와 같이 동일한 메모리 셀 블록(MCB)내의 비트라인 페어에 비트라인 센스앰프가 연결된 구조를 폴디드 비트라인 센스앰프 타입(type)이라고 한다. 메모리 셀 블록(MCB)은 도 1내의 메모리 셀 어레이(110)에 포함된다. 메모리 셀 어레이는 복수의 메모리 뱅크들로 구성되고 각각의 메모리 뱅크들은 복수의 메모리 셀 블록들로 구성될 수 있다.
반도체 메모리 장치에서 비트라인 구조는 오픈 비트라인 구조와 폴디드(folded) 비트라인 구조로 대별될 수 있다. 폴디드 비트라인 구조를 갖는 반도체 메모리 장치에서는 비트라인과 상보 비트라인 모두가 하나의 메모리 블록 내에 존재한다. 한편, 오픈 비트라인 구조의 반도체 메모리 장치에서는 비트라인과 상보 비트라인이 비트라인 센스앰프를 중심으로 이격 배치된 서로 다른 메모리 블록들 내에 존재한다. 즉, 비트라인 센스앰프의 비트라인은 제1 메모리 블록에 배치되고 상보 비트라인은 상기 제1 메모리 블록과는 상기 비트라인 센스앰프를 중심으로 대향되는 제2 메모리 블록에 배치되는 형태이다. 폴디드 비트라인 구조에 비하여, 오픈 비트라인 구조의 경우에는 비트라인 페어가 상대적으로 멀리 떨어져 있으므로, 공정 조건의 편차 또는 노이즈 편차 등의 영향을 크게 받을 수 있다. 즉, 폴디드 비트라인 구조의 비트라인 센스앰프는, 오픈 비트라인 구조의 비트라인 센스앰프에 비하여, 센싱 특성이 우수하다.
후술될 본 발명은 도 2에서와 같이 폴디드 타입 비트라인 센스앰프의 반도체 메모리 장치에 보다 유리하게 적용될 수 있다.
도 3은 도 2중 하나의 비트라인 센스앰프의 데이터 출력 경로를 보여주는 예시도이다.
도 3을 참조하면, 하나의 비트라인 센스앰프(121-1)와 로컬 센스앰프(160-1)사이의 출력 경로가 보여진다. 로컬 센스앰프(160-1)는 로컬 입출력 라인 페어(LIO,LIOB)에 수신되는 전위를 증폭하여 글로벌 입출력 라인 페어(GIO,GIOB)로 출력한다. 상기 글로벌 입출력 라인 페어(GIO,GIOB)는 데이터 입출력을 버퍼링하는 입출력 버퍼와 연결될 수 있다.
비트라인 센스앰프(121-1)가 연결된 비트라인 페어는 컬럼 선택 게이트 페어를 통해 로컬 입출력 라인 페어(LIO,LIOB)와 연결된다. 컬럼 선택 게이트 페어를 구성하는 제1 컬럼 선택 게이트(142)는 비트라인(BL)과 로컬 입출력 라인(LIO) 사이를 전기적으로 연결한다. 컬럼 선택 게이트 페어를 구성하는 제2 컬럼 선택 게이트(143)는 상보 비트라인(BLB)과 상보 로컬 입출력 라인(LIOB) 사이를 전기적으로 연결한다.
비트라인 센스앰프와 컬럼 선택 트랜지스터 페어의 배치 구조상 비트라인(BL)과 제1 컬럼 선택 트랜지스터(142) 사이의 제1 연결 거리(LA)와, 상보 비트라인(BLB)과 제2 컬럼 선택 트랜지스터(143) 사이의 제2 연결 거리(LB)는 서로 다를 수 있다. 제1 연결 거리(LA)와 제2 연결 거리(LB)가 서로 다를 경우에 비트라인 연결 배선 저항 차이가 발생된다. 결국, 상대적으로 롱(long) 라인의 연결 배선에서 저항이 크다. 디자인 룰이 점차적으로 축소됨에 따라 AC(교류) 신호의 타이밍 마진이 줄어들게 되면 그러한 비트라인 연결 배선 저항 차이는 리드 에러를 초래할 수 있다.
따라서 본 발명의 실시 예에서는 비트라인 연결 배선 저항 차이를 최소화 또는 줄이기 위해 상대적으로 롱 라인에 연결되는 컬럼 선택 게이트의 전류 구동 능력을 도 4와 같이 상대적으로 크게 한다. 전류 구동 능력을 크게 하기 위해서는 컬럼 선택 게이트를 구성하는 트랜지스터의 사이즈를 상대적으로 크게 할 필요가 있다.
도 4는 본 발명의 실시 예에 따른 컬럼 선택 게이트들의 배치 구조를 나타내는 예시도이다.
도 4를 참조하면, 상대적으로 롱 라인에 배치된 제1 컬럼 선택 게이트(142)의 사이즈는 보다 큰 전류 구동 능력을 가지기 위해, 상대적으로 숏 라인에 배치된 제2 컬럼 선택 게이트(143)의 사이즈보다 크다.
폴디드 타입 비트라인 센스앰프는 엔 타입 센스앰프(121a)와 피 타입 센스앰프(121b)로 구성될 수 있다.
도 4에서 비트라인(BL)의 연결노드(ND1)와 제1 컬럼 선택 게이트(142)의 드레인 사이의 라인은 상보 비트라인(BLB)의 연결노드(ND2)와 제2 컬럼 선택 게이트(143)의 드레인 사이의 라인보다 길므로, 롱(long) 라인이 된다. 이와 같이 롱 라인 측의 배선 저항은 숏 라인 측의 배선 저항보다 크게 되므로 제1 컬럼 선택 게이트(142)의 사이즈는 제2 컬럼 선택 게이트(143)의 사이즈보다 크게 설계되고 제조된다. 상기 제1,2 컬럼 선택 게이트들(142,143)은 엔 타입 모오스 트랜지스터로 각기 구성될 수 있으며 컬럼 선택신호(CSL)에 의해 구동된다.
한편, 도 4에서 미설명된 참조번호 121C는 비트라인 페어를 프리차아지 전압으로 프리차아지하고 비트라인 페어를 동일한 전위로 등화하기 위한 프리차아지 및 등화(이퀄라이즈)부이다.
도 4의 비트라인 구조에서 제1 메모리 셀(111)이 억세스되는 경우에 제2 메모리 셀(112)은 억세스되지 않으며, 비트라인 센스앰프의 센싱 동작에서 비트라인(BL)의 전위가 고전위인 경우에 상보 비트라인(BLB)의 전위는 저전위로 된다. 한편, 비트라인 센스앰프의 센싱 동작에서 비트라인(BL)의 전위가 저전위인 경우에 상보 비트라인(BLB)의 전위는 고전위로 된다.
도 4에서와 같이 상대적으로 롱 라인에 배치된 컬럼 선택 게이트의 사이즈를 상대적으로 숏 라인에 배치된 컬럼 선택 게이트의 사이즈보다 크게 하면, 비트라인 연결 배선 저항 차이가 보상된다.
도 5는 도 4에 따른 예시적 구체 회로도이다.
도 5를 참조하면, 엔 타입 센스앰프(121a), 피 타입 센스앰프(121b), 프리차아지 및 등화부(121C), 및 제1,2 컬럼 선택 게이트(142,143)의 연결 구성이 예시적으로 나타나 있다.
메모리 셀(111)은 하나의 억세스 트랜지스터(AT)와 하나의 스토리지 커패시터(SC)될 수 있다. 억세스 트랜지스터(AT)의 게이트는 워드라인(WLi)에 연결되고, 억세스 트랜지스터의 드레인(소오스일 수 있음)은 비트라인(BL)에 연결된다. 스토리지 커패시터(SC)의 플레이트 노드는 플레이트 전압(VPL)에 연결될 수 있다.
엔 타입 센스앰프(121a)는 게이트들이 비트라인 페어에 크로스 커플된 제1,2 엔 모오스 트랜지스터들(N11,N21)로 구성된다. 엔 타입 센스앰프(121a)는 엔 타입 센스앰프 구동 신호(LANG)에 응답하여 구동되는 엔 타입 구동 트랜지스터(N10)에 의해 구동제어된다.
피 타입 센스앰프(121b)는 게이트들이 비트라인 페어에 제1,2 피 모오스 트랜지스터들(P11,P21)로 구성된다. 피 타입 센스앰프(121b)는 피 타입 센스앰프 구동 신호(LAPG)에 응답하여 구동되는 피 타입 구동 트랜지스터(P10)에 의해 구동제어된다.
프리차아지 및 등화부(121C)는 비트라인 페어에 연결되고 이퀄라이즈 신호(EQ)를 게이트들로 공통으로 수신하는 제1,2,3 엔 모오스 트랜지스터들(N1,N2,N3)로 구성된다. 프리차아지 신호는 프리차아지 전압(VBL)으로서 인가된다.
제1 컬럼 선택 게이트(142)의 드레인(소오스일 수 있음)은 다이렉트 컨택(DC1)을 통해 상기 비트라인(BL)에 연결되고, 소오스(드레인일 수 있음)는 다이렉트 컨택(도 7의 DC2)을 통해 상기 로컬 입출력 라인(LIO)에 연결될 수 있다. 제1 컬럼 선택 게이트(142)의 게이트는 컬럼 선택 신호(CSL)가 인가되는 컬럼 선택 라인에 연결된다.
제2 컬럼 선택 게이트(143)의 드레인(소오스일 수 있음)은 다이렉트 컨택(DC3)을 통해 상기 상보 비트라인(BLB)에 연결되고, 소오스(드레인일 수 있음)는 다이렉트 컨택(도 7의 DC4)을 통해 상기 상보 로컬 입출력 라인(LIOB)에 연결될 수 있다. 마찬가지로, 제2 컬럼 선택 게이트(143)의 게이트는 컬럼 선택 신호(CSL)가 인가되는 컬럼 선택 라인에 연결된다.
도 5에서 비트라인 센스앰프가 연결된 비트라인 페어를 기준으로 제1 컬럼 선택 게이트(142)는 제2 컬럼 선택 게이트(143)에 비해 상대적으로 롱 라인에 배치된 경우이므로, 배선 저항 증가의 참조를 위해 기생 저항(PR)이 나타나 있다.
도 6은 도 5에 따른 동작 타이밍도이다.
도 6을 참조하면, 선택된 워드라인(WL)에는 고전원전압(VPP)이 인가된다. 비트라인 페어(BL/BLB)의 전압은 선택된 메모리 셀에 저장된 차아지에 따라 디벨롭된다. 메모리 셀(111)에 저장된 차아지가 데이터 1을 나타내는 고전위인 경우에 비트라인(BL)의 전위는 시점 t1 이후부터 상승하기 시작한다. 보다 구체적으로, 시점 t1에서 도 5의 메모리 셀(111)의 억세스 트랜지스터(AT)의 게이트에는 고전원전압(VPP)이 인가된다. 따라서, 메모리 셀(111)의 스토리지 커패시터(SC)에 저장된 전하들은 상기 억세스 트랜지스터(AT)의 드레인-소오스 채널을 경유하여 비트라인(BL)에 인가된다. 이 경우 고전위에 대응되는 전하들에 의한 비트라인 차아지 쉐어링이 일어나므로 상기 비트라인(BL)의 전위는 프리차아지 전압레벨로 프리차아지된 상보 비트라인(BLB)의 전위보다 약간 높게 된다. 이에 따라, 엔 타입 센스앰프(121a)의 엔 모오스 트랜지스터(N21)의 게이트에 인가되는 전압레벨은 엔 모오스 트랜지스터(N11)의 게이트에 인가되는 전압레벨보다 약간 높게 된다. 이 경우에 엔 타입 센스앰프 구동 신호(LANG)가 하이 레벨로 인가되므로 엔 타입 구동 트랜지스터(N10)은 턴온된 상태이다. 따라서, 상보 비트라인(BLB)의 전위는 엔 모오스 트랜지스터(N21)와 엔 타입 구동 트랜지스터(N10)를 지나서 접지로 방전되기 시작한다. 이와 같이 상보 비트라인(BLB)의 전위가 하강하기 시작하면, 피 타입 센스앰프(121b)의 피 모오스 트랜지스터(P11)의 게이트에 인가되는 전압레벨은 피 모오스 트랜지스터(P21)의 게이트에 인가되는 전압레벨보다 낮게 된다. 이에 따라, 피 타입 구동 트랜지스터(P10)에 의해 구동전압을 받는 피 모오스 트랜지스터(P11)는 점점 더 강하게 턴온되기 시작하고, 피 모오스 트랜지스터(P21)는 점점 더 약하게 턴온되어 턴오프 상태를 향해 간다. 결국, 비트라인(BL)의 전위는 프리차아지 전압의 레벨에서 전원전압의 레벨을 향해 상승되고, 상보 비트라인(BLB)의 전위는 프리차아지 전압의 레벨에서 그라운드 전압의 레벨을 향해 하강된다.
한편, 메모리 셀에 저장된 차아지가 데이터 0을 나타내는 저전위인 경우에 비트라인(BL)의 전위는 시점 t1 이후부터 하강하기 시작한다. 여기서 시점 t1은 선택된 워드라인을 활성화하는 액티브 동작 시작을 나타내고, t2는 비트라인 센스앰프의 센싱 동작 시작을 나타내고, t3는 센싱 동작이 완료된 이후의 프리차아지 동작 시작을 가리킨다.
시점 t2에서 컬럼 선택 신호가 인가되고 컬럼 선택 게이트의 구동에 따라 로컬 입출력 라인 페어에는 상기 비트라인 페어에 증폭된 전위가 전달된다.
도 6의 경우에는 메모리 셀에 저장된 차아지가 데이터 0을 나타낸다고 가정할 때 로컬 입출력 라인(LIO)에 저전위를 전달하는 컬럼 선택 트랜지스터의 전류 구동 능력을 예시적으로 나타낸다. 즉, 컬럼 선택 트랜지스터의 전류 구동 능력이 상대적으로 작은 사이즈를 갖는 컬럼 선택 트랜지스터에 비해 큰 경우에는, 참조 문자부호 CA1를 통해 나타낸 바와 같이 참조 문자부호 CA2의 경우에 비해 구동 능력면에서 차이가 있음을 알 수 있다.
한편, 반대의 경우 즉 메모리 셀에 저장된 차아지가 데이터 1을 나타낸다고 가정할 때 로컬 입출력 라인(LIO)에 고전위를 전달하는 컬럼 선택 트랜지스터의 전류 구동 능력은 상대적으로 작은 사이즈를 갖는 컬럼 선택 트랜지스터의 전류 구동 능력에 비해 크므로, 결국, 비트라인 연결 배선 저항 차이가 보상된다.
도 7은 도 4에 따른 컬럼 선택 게이트들의 배치 구조도이다.
도 7을 참조하면, 도 4에서 보여지는 제1,2 컬럼 선택 게이트와 함께 구성되는 컬럼 선택 게이트들을 포함하여 총 4개의 엔 타입 모오스 트랜지스터들의 배치가 나타나 있다. 폴리 실리콘으로 이루어질 수 있는 링 게이트는 4개의 엔 타입 모오스 트랜지스터들의 공통 게이트로서 배치된다.
도 7에서 제1 컬럼 선택 게이트(142)의 게이트 폴리(GP1)의 길이(L2)는 제2 컬럼 선택 게이트(143)의 게이트 폴리(GP2)의 길이(L1)에 비해 작으므로 비트라인 연결 배선 길이의 차이를 보상할 수 있다. 참조문자 부호 ACT11은 제1 컬럼 선택 게이트(142)의 활성 영역을 가리키고, S1은 도 5의 소오스에 대응되는 소오스 영역을 나타내고, D1은 도 5의 드레인에 대응되는 드레인 영역을 가리킨다. 또한, DC1은 도 5의 다이렉트 컨택(DC1)에 대응되는 컨택을 나타낸다. 결국, 다이렉트 컨택(DC1)의 형성에 의해 상대적으로 하부에 배치되는 제1 컬럼 선택 게이트(142)의 드레인 영역(D1)과 상대적으로 상부에 배치되는 비트라인(BL)이 전기적으로 연결된다. 그리고 DC2는 제1 컬럼 선택 게이트(142)의 소오스 영역(S1)과 로컬 입출력 라인(LIO) 사이를 전기적으로 연결하는 다이렉트 컨택이다.
참조문자 부호 ACT12는 제2 컬럼 선택 게이트(143)의 활성 영역을 가리키고, S2는 도 5의 소오스에 대응되는 소오스 영역을 나타내고, D2는 도 5의 드레인에 대응되는 드레인 영역을 가리킨다. 또한, DC3은 도 5의 다이렉트 컨택(DC3)에 대응되는 컨택을 나타낸다. 결국, 다이렉트 컨택(DC3)의 형성에 의해 상대적으로 하부에 배치되는 제2 컬럼 선택 게이트(143)의 드레인 영역(D2)과 상대적으로 상부에 배치되는 상보 비트라인(BLB)이 전기적으로 연결된다. 그리고 DC4는 제2 컬럼 선택 게이트(143)의 소오스 영역(S2)과 상보 로컬 입출력 라인(LIOB) 사이를 전기적으로 연결하는 다이렉트 컨택이다. 도 7에서 보여지는 나머지 2개의 활성 영역들(ACT10,ACT13)은 인접 비트라인 센스앰프와 연결되는 컬럼 선택 게이트들에 대한 것이다.
도 7의 경우에는 도 8b와 같이 상대적으로 롱 라인에 연결된 컬럼 선택 게이트의 게이트 길이를 상대적으로 숏 라인에 연결된 컬럼 선택 게이트의 게이트 길이보다 작게 함에 의해 롱 라인에 연결된 컬럼 선택 게이트의 전류 구동 능력이 숏 라인에 연결된 컬럼 선택 게이트의 전류 구동 능력보다 크게 된다.
한편, 게이트 길이를 변경함이 없이 도 9b와 같이 게이트 폭(W)을 크게 함에 의해 상대적으로 롱 라인에 연결된 컬럼 선택 게이트의 전류 구동 능력을 크게 하여, 비트라인 연결 배선 저항 차이가 보상되도록 할 수 있다.
도 8a 및 도 8b는 도 7에 따른 컬럼 선택 게이트들의 3차원 구조도이다.
도 8a는 제2 컬럼 선택 게이트(143)의 3차원 구조를 나타내고, 도 8b는 제1 컬럼 선택 게이트(142)의 3차원 구조를 나타낸다.
도 8a에서 제2 컬럼 선택 게이트(143)의 제조를 위해 피 타입 기판(143-1)에는 드레인 영역(143-2)과 소오스 영역(143-3)이 배치되고, 게이트 절연막(143-4)을 개재하여 상부에는 폴리실리콘으로 구성되는 게이트 막(143-5)이 형성될 수 있다.
도 8b의 경우에 제1 컬럼 선택 게이트(142)의 게이트의 길이(L2)는 도 8a에도시된 제2 컬럼 선택 게이트(143)의 게이트의 길이(L1)가 작으므로, 제1 컬럼 선택 게이트(142)의 전류 구동 능력은 제2 컬럼 선택 게이트(143)의 전류 구동 능력보다 크게 되어, 비트라인 연결 배선 저항 차이가 보상된다.
도 8b에서 제1 컬럼 선택 게이트(142)의 제조를 위해 피 타입 기판(142-1)에는 드레인 영역(142-2)과 소오스 영역(142-3)이 배치되고, 게이트 절연막(142-4)을 개재하여 상부에는 폴리실리콘으로 구성되는 게이트 막(142-5)이 형성될 수 있다.
도 9a 및 도 9b는 도 7의 변형 예에 따른 컬럼 선택 게이트들의 3차원 구조도이다.
도 9a는 제2 컬럼 선택 게이트(143)의 3차원 구조를 나타내고, 도 9b는 제1 컬럼 선택 게이트(142)의 3차원 구조를 나타낸다.
도 9a에서도 마찬가지로, 제2 컬럼 선택 게이트(143)의 제조를 위해 피 타입 기판(143-1)에는 드레인 영역(143-2)과 소오스 영역(143-3)이 배치되고, 게이트 절연막(143-4)을 개재하여 상부에는 폴리실리콘으로 구성되는 게이트 막(143-5)이 형성될 수 있다.
도 9b의 경우에 제1 컬럼 선택 게이트(142)의 게이트의 폭(WL2)는 도 9a에도시된 제2 컬럼 선택 게이트(143)의 게이트의 폭(W1)이 크므로, 제1 컬럼 선택 게이트(142)의 전류 구동 능력은 제2 컬럼 선택 게이트(143)의 전류 구동 능력보다 크게 되어, 비트라인 연결 배선 저항 차이가 보상된다.
도 9b에서도 마찬가지로, 제1 컬럼 선택 게이트(142)의 제조를 위해 피 타입 기판(142-1)에는 드레인 영역(142-2)과 소오스 영역(142-3)이 배치되고, 게이트 절연막(142-4)을 개재하여 상부에는 폴리실리콘으로 구성되는 게이트 막(142-5)이 형성될 수 있다.
도 10은 티에스브이(TSV)를 통해 적층되는 메모리 모듈에 적용된 본 발명의 응용 예를 나타내는 도면이다.
도 10을 참조하면, 최하위층에 인터페이스 칩(3010)이 위치하고 그 위로 메모리 칩들(3100, 3200, 3300, 3400)이 위치한다. 칩들 간의 커맨드, 어드레스, 데이터는 TSV (Through Silicon Via)(3500)를 통해 연결될 수 있다. 예컨대, 적층 칩의 개수는 2 또는 그 이상 일 수 있다.
도 10의 메모리 칩들이 메모리 모듈을 구성 시에 메모리 모듈은 메모리 컨트롤러와 연결될 수 있다. 상기 메모리 칩들(3100, 3200, 3300, 3400)은 각기 도 4와 같이 비트라인 센스앰프에 연결되는 각기 다른 사이즈의 컬럼 선택 게이트들을 구비하므로, 비트라인 연결 배선 저항 차이가 보상된다. 따라서, 메모리 모듈 내에서메모리 칩들의 tRCD, tRDL 등과 같은 코어 AC 마진이 개선된다.
도 11은 전자 시스템에 적용된 본 발명의 응용 예를 나타낸 도면이다.
도 11을 참조하면, 시스템 버스(3250)를 통해 DRAM(3500)과, 중앙처리장치(CPU:3150)와, 유저 인터페이스(3210)가 서로 연결된다.
전자 시스템이 휴대용 전자기기인 경우에 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.
상기 DRAM(3500)은 2개 이상의 다이들(3550,3551)을 하나의 패키지로 패키징한 구성일 수 있다. 예를 들어, DRAM(3500)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.
한편, 도 11에서 상기 버스(3250)에는 플래시 메모리가 더 연결될 수 있다. 그러나 이에 한정됨이 없이 다양한 종류의 불휘발성 스토리지가 사용될 수 있다.
상기 불휘발성 스토리지는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.
도 11의 경우에는 DRAM(3500)이 도 4와 같이 비트라인 센스앰프에 연결되는 각기 다른 사이즈의 컬럼 선택 게이트들을 구비할 수 있으므로, 비트라인 연결 배선 저항 차이가 보상된다. 따라서, DRAM의 tRCD, tRDL 등과 같은 코어 AC 마진이 개선되므로, 전자 시스템의 동작 퍼포먼스가 개선된다.
비록 도 11에서 메모리로서 DRAM이 연결되었으나, 사안이 다른 경우에 MRAM이 DRAM 대신에 탑재될 수 있다.
에스램(SRAM) 또는 디램(DRAM)과 같은 휘발성 반도체 메모리 장치는 전원이 중단될 때 저장된 데이터를 잃어버린다.
이와 대조적으로, 자기 랜덤 억세스 메모리(MRAM)와 같은 불휘발성 반도체 메모리 장치는 전원 공급이 중단된 후에도 저장된 데이터를 유지한다. 따라서, 전원 불량 또는 전원 차단에 의하여 데이터의 소실을 원하지 않는 경우에, 불휘발성 반도체 메모리 장치가 데이터를 저장하는데 선호적으로 사용된다.
STT-MRAM(Spin transfer torque magneto resistive random access memory)이 메모리를 구성하는 경우에 DRAM이 갖는 장점에 더하여 MRAM이 갖는 장점이 부가될 수 있다.
STT-MRAM 셀은 MTJ(Magnetic Tunnel Junction) 소자와 선택 트랜지스터를 포함할 수 있다. 상기 MTJ 소자는 고정층(fixed layer)과 자유층(free layer) 및 이들 사이에 형성된 터널층을 기본적으로 포함할 수 있다. 상기 고정층의 자화 방향은 고정되어 있으며, 자유층의 자화 방향은 조건에 따라 고정층의 자화 방향과 같거나 역방향이 될 수 있다.
도 12는 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도 이다.
도 12를 참조하면, 고속 옵틱 I/0를 채용한 메모리 시스템(30)은, PCB 기판(31)에 탑재된 메모리 컨트롤러로서의 칩셋(40)과 복수의 메모리 모듈들(50,60)을 포함할 수 있다. 상기 메모리 모듈들(50,60)은 상기 PCB 메인 기판(31)상에 설치된 슬롯들(35_1,35_2)에 각기 삽입된다. 하나의 메모리 모듈(50)은 커넥터(57), 멀티 채널 DRAM들(55_1-55_n), 옵티컬 I/O 입력부(51), 및 옵티컬 I/O 출력부(53)를 포함할 수 있다.
상기 옵티컬 I/O 입력부(51)는 인가되는 광신호를 전기신호로 변환하기 위한 광-전 변환 소자, 예컨대 포토다이오드(photodiode)를 포함할 수 있다. 따라서 상기 광-전 변환 소자로부터 출력된 전기신호는 메모리 모듈(50)로 수신된다. 상기 옵티컬 I/O 출력부(53)는 메모리 모듈(50)로부터 부터 출력된 전기신호를 광신호로 변환하기 위한 전-광 변환 소자, 예컨대 레이저 다이오드(laser diode)를 포함할 수 있다. 필요한 경우에 상기 옵티컬 I/O 출력부(53)는 광원으로부터 출력된 신호를 변조하기 위한 광변조기를 더 포함할 수 있다.
광 케이블(33)은 상기 메모리 모듈(50)의 상기 옵티컬 I/O 입력부(51)와 상기 칩셋(40)의 옵티컬 전송부(41_1)사이의 광통신을 담당한다. 상기 광통신은 초당 수십 기가비트 이상의 대역폭을 가질 수 있다. 상기 메모리 모듈(50)은 상기 칩셋(40)의 신호라인들(37,39)로부터 인가되는 신호들 또는 데이터를 상기 커넥터(57)를 통해 수신할 수 있으며, 상기 광 케이블(33)을 통해 상기 칩셋(40)과 고속 데이터 통신을 수행할 수 있다.한편, 미설명된 라인들(37,39)에 설치된 저항들(Rtm)은 터미네이션 저항들이다.
도 12와 같이 옵티컬 I/O 구조를 채용하는 메모리 시스템(30)의 경우에도 DRAM이 도 4와 같이 비트라인 센스앰프에 연결되는 각기 다른 사이즈의 컬럼 선택 게이트들을 구비할 수 있으므로, 비트라인 연결 배선 저항 차이가 보상된다. 따라서, 메모리 시스템(30)의 리드 에러가 최소화 또는 방지되어 리드 동작 퍼포먼스가 개선된다.
도 12의 메모리 시스템에서 상기 멀티 채널 DRAM들(55_1-55_n)은 유저 데이터 버퍼로서 사용될 수 있다.
도 13은 휴대용 멀티미디어 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 13을 참조하면, 휴대용 멀티미디어 기기(500)는 AP(510), 메모리 디바이스(520), 스토리지 디바이스(530), 통신 모듈(540), 카메라 모듈(550), 디스플레이 모듈(560), 터치 패널 모듈(570), 및 파워 모듈(580)을 포함할 수 있다.
상기 AP(510)는 데이터 프로세싱 기능을 수행할 수 있다.
도 13에서, 상기 메모리 디바이스(520)은 도 1에서와 같은 DRAM으로 구성될 수 있다. 따라서, DRAM의 내부에는 도 4와 같이 비트라인 센스앰프에 연결되는 각기 다른 사이즈의 컬럼 선택 게이트들이 구비될 수 있으므로, 비트라인 연결 배선 저항 차이가 보상된다. 따라서, 메모리 디바이스의 코어 AC 마진이 개선되므로, 휴대용 멀티미디어 기기(500)의 동작 퍼포먼스가 개선된다.
상기 AP(510)에 연결된 통신 모듈(540)은 통신 데이터의 송수신 및 데이터 변복조 기능을 수행하는 모뎀으로서 기능할 수 있다.
스토리지 디바이스(530)는 대용량의 정보 저장을 위해 노어 타입 혹은 낸드 타입 플래시 메모리로서 구현될 수 있다.
상기 디스플레이 모듈(560)는 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 구현될 수 있다. 상기 디스플레이 모듈(560)은 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.
터치 패널 모듈(570)은 단독으로 혹은 상기 디스플레이 모듈(560) 상에서 터치 입력을 상기 AP(510)로 제공할 수 있다.
상기 휴대용 멀티미디어 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.
상기 휴대용 멀티미디어 기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.
상기 파워 모듈(580)은 휴대용 멀티미디어 기기의 파워 매니지먼트를 수행한다. 결국, 기기 내에 PMIC 스킴이 적용되는 경우에 휴대용 멀티미디어 기기의 파워 세이빙이 달성된다.
카메라 모듈(550)은 카메라 이미지 프로세서(Camera Image Processor: CIS)를 포함하며 상기 AP(510)와 연결된다.
비록 도면에는 도시되지 않았지만, 상기 휴대용 멀티미디어 기기에는 또 다른 응용 칩셋(Application chipset)이나 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.
도 14는 퍼스널 컴퓨터에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 14를 참조하면, 퍼스널 컴퓨터(700)는 프로세서(720), 칩셋(722), 데이터 네트워크(725), 브릿지(735), 디스플레이(740), 불휘발성 스토리지(760), DRAM(770), 키보드(736), 마이크로폰(737), 터치부(738), 및 포인팅 디바이스(739)를 포함할 수 있다.
도 14에서, DRAM(770)은 도 1과 같이 구성될 수 있다. DRAM(770)은 도 4와 같이 비트라인 센스앰프에 연결되는 각기 다른 사이즈의 컬럼 선택 게이트들을 구비할 수 있으므로, 비트라인 연결 배선 저항 차이가 보상된다. 따라서, DRAM의 tRCD, tRDL 등과 같은 코어 AC 마진이 개선되므로, 퍼스널 컴퓨터의 동작 퍼포먼스가 개선된다.
상기 칩셋(722)은 DRAM(770)으로 코맨드, 어드레스, 데이터, 또는 기타 제어 신호를 인가할 수 있다.
프로세서(720)는 호스트로서 기능하며 퍼스널 컴퓨터(700)의 제반 동작을 제어한다.
상기 프로세서(720)과 상기 칩셋(722)간의 호스트 인터페이스는 데이터 통신을 수행하기 위한 다양한 프로토콜들을 포함한다.
상기 불휘발성 스토리지(760)는 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), 또는 OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM)으로 구현될 수 있다.
도 14와 같은 퍼스널 컴퓨터는 UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 로 변경 또는 확장될 수도 있다.
도 15는 멀티채널 반도체 메모리 장치에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 15를 참조하면, 멀티 채널 반도체 장치(250)는 4개의 다이들로 구성된 4개의 칩들(251,252,253,254)을 포함한다.
하나의 다이는 하나의 칩에 대응되며, 칩들 중 제1 칩은 웨이퍼 상에서 제조된 제1 다이이고, 칩들 중 제2 칩은 상기 웨이퍼와 동일 웨이퍼 상에서 제조되거나 다른 웨이퍼 상에서 제조된 제2 다이일 수 있다.
다이는 웨이퍼 상에서 제조된 개별 칩을 의미한다. 웨이퍼 상에서 분리되기 이전의 복수의 다이들은 각기 하나의 개별 칩을 이루기 위해 다양한 반도체 제조 공정을 거쳐 한꺼번에 제조된다. 산화공정, 포토리소그래피 공정, 박막 형성 공정, 식각공정, 또는 CMP 공정은 그러한 다양한 반도체 제조 공정 중의 하나일 수 있다.
제1 칩(251)과 제2 칩(252) 사이에는 제1 인터커넥션이 형성되고, 제3 칩(253)과 제4 칩(254) 사이에는 제2 인터커넥션이 형성된다.
모노 패키지내에서 상기 멀티 채널 반도체 장치(250)는 4개의 채널을 구비한다.
제1 칩(251)과 제2 칩(252)은 2개의 다이들로 구성되어 있지만, 모노 다이에서 제조된 2채널 반도체 메모리 장치와 동일한 데이터 입출력 동작을 수행할 수 있다.
제3 칩(253)과 제4 칩(254)도 2개의 다이들로 구성되어 있지만, 모노 다이에서 제조된 2채널 반도체 메모리 장치와 동일한 데이터 입출력 동작을 수행할 수 있다.
도 15에서 상기 멀티 채널 반도체 장치(250)는 도 1과 같이 DRAM으로 구성될 수 있다. DRAM은 도 4와 같이 비트라인 센스앰프에 연결되는 각기 다른 사이즈의 컬럼 선택 게이트들을 구비할 수 있으므로, 비트라인 연결 배선 저항 차이가 보상된다. DRAM의 tRCD, tRDL 등과 같은 코어 AC 마진이 개선되어 리드 동작 퍼포먼스가 강건(로버스트)할 수 있다.
도 16은 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 16에 도시된 바와 같이, 메모리 시스템(900)은 PC(personal computer), 랩탑 (laptop) 컴퓨터, 또는 서버에 적용될 수 있다. 메모리 시스템(900)은 메인 보드(main board; 701)에 장착된 슬롯(slot; 703)과 프로세서(710)를 포함할 수 있다. 메모리 모듈(600)의 메모리 장치들(612-1~612-k) 각각은 슬롯(703)과 메인 보드(701)를 통하여 프로세서(710)와 데이터를 주거나 받을 수 있다. 프로세서(710)는 마이크로프로세서, FPGA, 또는 칩 셋(chip set)일 수 있다.
상기 메모리 장치들(612-1~612-k)은 각기 전술한 도 4와 같이 비트라인 센스앰프에 연결되는 각기 다른 사이즈의 컬럼 선택 게이트들을 구비할 수 있으므로, 비트라인 연결 배선 저항 차이가 보상된다. 따라서, 메모리 시스템의 동작 퍼포먼스가 개선된다.
도 17은 스마트 폰에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 17에 도시된 바와 같이, 스마트 폰(800)은 모바일 컴퓨팅 장치(mobile computing device)로 구현될 수 있다. 상기 모바일 컴퓨팅 장치는 랩탑 컴퓨터, 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
애플리케이션 프로세서(application processor(AP); 810), 예컨대 모바일 애플리케이션 프로세서(810)는 각 구성 요소들(815, 820, 841, 및 850)의 동작을 제어할 수 있다. 각 메모리 장치(815와 821)의 구조와 동작은 도 1과 같은 구조와 동작과 동일할 수 있다. 실시 예에 따라 각 메모리 장치(815와 821)는 하나의 메모리 장치로 구현될 수 있다. 애플리케이션 프로세서(810)의 내부에 구현된 메모리 컨트롤러(811)는 메모리 장치(815)에 대한 억세스 동작을 제어할 수 있다.
애플리케이션 프로세서(810)의 내부에 구현된 디스플레이 드라이버(813)는 디스플레이(850)의 동작을 제어할 수 있다. 디스플레이(850)는 TFT-LCD(Thin film transistor liquid crystal display), LED(light-emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이, 또는 플렉시블 디스플레이(flexible display)로 구현될 수 있다.
모뎀(820)은 무선 송수신기(830)와 애플리케이션 프로세서(810) 사이에서 주고받는 데이터를 인터페이싱(interfacing)할 수 있다. 모뎀(820)에 의해 처리된 데이터는 메모리 장치(821)에 저장되거나 애플리케이션 프로세서(810)로 전송될 수 있다.
안테나(ANT)를 통하여 수신된 무선 데이터는 무선 송수신기(830)를 통하여 모뎀(820)으로 전송되고, 모뎀(820)으로부터 출력된 데이터는 무선 송수신기(830)에 의해 무선 데이터로 변환되고 변환된 무선 데이터는 안테나(ANT)를 통하여 출력된다.
이미지 신호 프로세서(841)는 카메라(또는 이미지 센서; 840)로부터 출력된 신호를 처리하고, 처리된 데이터를 애플리케이션 프로세서(810)로 전송할 수 있다.
애플리케이션 프로세서(810)는 웹 브라우징(web browsing), 이-메일 액세스 (e-mail access), 비디오 재생(video playback), 문서 편집(document editing), 및 이미지 편집(image editing) 중에서 적어도 하나의 수행을 제어할 수 있다.
각 메모리 장치(815와 821)가 DRAM으로 구성되는 경우에, DRAM은 각기 전술한 도 4와 같이 비트라인 센스앰프에 연결되는 각기 다른 사이즈의 컬럼 선택 게이트들을 구비할 수 있다. 따라서, 스마트 폰의 동작 퍼포먼스가 파워풀해진다.
도 18은 티에스브이(TSV)를 통해 적층되는 메모리 시스템에 적용된 본 발명의 응용 예를 나타내는 도면이다.
도 18에 도시된 바와 같이, 메모리 시스템(550)내에서 메모리 장치들(20-1~20-7)은 로직 레이어(520)의 위에 적층될 수 있다. 로직 레이어(520)는 패키지 기판(510)의 위에 적층될 수 있다. 이때, 메모리 장치들(20-1~20-7) 각각의 구조와 동작은 도 1의 반도체 메모리 장치의 구조와 동작과 실질적으로 동일할 수 있다.
각 장치(20-1~20-7, 520, 및 510)는 수직적 전기적 접속 수단들, 예컨대 TSV들(through silicon vias)을 통하여 서로 접속될 수 있다. 실시 예에 따라, 메모리 장치들(20-2~20-7) 중에서 적어도 하나는 메모리 장치(20-1)의 동작을 제어할 수 있는 메모리 컨트롤러 또는 프로세서로 대체될 수 있다.
도 19는 도 16에 적용된 메모리 모듈의 예를 도시한 블록도이다.
도 19에 도시된 바와 같이, 메모리 모듈(600)은 인쇄회로 기판(PCB; 610)에 마운트된 복수의 메모리 장치들(612-1~612-k, k는 자연수)을 포함할 수 있다. 메모리 모듈(600)은 도 16의 메모리 시스템(900)에 마련된 슬롯(703)에 삽입되어 상기 프로세서(710)나 메모리 컨트롤러와 전기적으로 접속되기 위한 탭 영역을 인쇄회로 기판(610)의 일면에 가진다.
메모리 장치들(612-1~612-k) 각각의 구조와 동작은 도 1을 참조하여 설명된 메모리 장치의 구조와 동작과 실질적으로 동일하다. 상기 메모리 모듈은 장착 형태에 따라, SIMM(single in-line memory module), DIMM(dual in-line memory module), SIPP 메모리(single in-line pin package memory), 또는 SO-DIMM(small outline DIMM)일 수 있다.
도 20은 컴퓨팅 디바이스에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 20을 참조하면, 컴퓨팅 디바이스는 DRAM(4520)과 메모리 컨트롤러(4510)를 구비하는 메모리 시스템(4500)을 포함할 수 있다. 컴퓨팅 디바이스는 정보처리 장치나 컴퓨터 등을 포함할 수 있다. 일 예로, 컴퓨팅 디바이스는 메모리 시스템(4500) 이외에, 시스템 버스(4250)에 각기 전기적으로 연결된 모뎀(MODEM:4400), CPU(4100), 램(4200), 유저 인터페이스(4300)를 포함할 수 있다. 메모리 시스템(4500)에는 CPU(4100)에 의해 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.
상기 DRAM(4520)이 DDR4 DRAM 인 경우에 상기 DRAM(4520)은 모노 패키지 내에서 2개 이상의 다이들로 만들어질 수 있다. 또한, DRAM(4520)은 도 4와 같이 비트라인 센스앰프에 연결되는 각기 다른 사이즈의 컬럼 선택 게이트들을 구비할 수 있으므로, 컴퓨팅 디바이스의 데이터 리드 동작의 퍼포먼스가 개선된다.
컴퓨팅 디바이스는 솔리드 스테이트 디스크(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)에도 적용될 수 있다. 일 예로, 메모리 시스템(4500)은 SSD로 구성될 수 있으며, 이 경우 컴퓨팅 디바이스는 대용량의 데이터를 메모리 시스템(4500)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
상기 메모리 컨트롤러(4510)는 DRAM(4520)으로 코맨드, 어드레스, 데이터, 또는 기타 제어 신호를 인가할 수 있다.
CPU(4100)는 호스트로서 기능하며 컴퓨팅 디바이스의 제반 동작을 제어한다.
상기 CPU(4100)과 상기 메모리 컨트롤러(4510)간의 호스트 인터페이스는 호스트와 메모리 컨트롤러(4500) 사이의 데이터 교환을 수행하기 위한 다양한 프로토콜들을 포함한다. 예시적으로, 메모리 컨트롤러(4510)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트나 외부와 통신하도록 구성될 수 있다.
이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들어, 컬럼 선택 게이트가 비트라인 연결 배선 길이의 차이를 보상하는 것 위주로 설명되었으나, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 도면들의 회로 구성을 변경하거나 가감하여, 배선 저항 차이의 보상에 대한 세부 구현 방식을 다르게 할 수 있을 것이다. 또한, 본 발명의 개념에서는 DRAM을 위주로 하여 설명되었으나, 이에 한정됨이 없이 MRAM 등과 같은 타의 반도체 메모리 장치에도 본 발명이 적용될 수 있을 것이다.
*도면의 주요 부분에 대한 부호의 설명*
110: 메모리 셀 어레이
121: 센스 앰프
142: 제1 컬럼 선택 게이트
143: 제2 컬럼 선택 게이트

Claims (10)

  1. 복수의 메모리 셀들을 가지는 메모리 셀 어레이:
    상기 복수의 메모리 셀들에 대한 센싱 동작 동안에 비트라인과 상보 비트라인 사이의 전위 차를 센싱하는 비트라인 센스앰프;
    컬럼 선택신호에 응답하여 상기 비트라인에 나타나는 전위를 로컬 센스앰프로 전달하는 제1 컬럼 선택 게이트; 및
    상기 컬럼 선택신호에 응답하여 상기 상보 비트라인에 나타나는 전위를 상기 로컬 센스앰프로 전달하는 제2 컬럼 선택 게이트를 구비하며,
    상기 비트라인과 상기 제1 컬럼 선택 게이트 간의 제1 배선 길이는 상기 상보 비트라인과 상기 제2 컬럼 선택 게이트 간의 제2 배선 길이와 다르며, 상기 제1,2 컬럼 선택 게이트들은 서로 다른 전류 구동 능력을 가지는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1 배선 길이가 상기 제2 배선 길이보다 긴 경우에 상기 제1 컬럼 선택 게이트의 전류 구동 능력은 상기 제2 컬럼 선택 게이트의 전류 구동 능력보다 큰 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제1 컬럼 선택 게이트의 게이트 길이는 상기 제2 컬럼 선택 게이트의 게이트 길이보다 짧은 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 제1 컬럼 선택 게이트의 게이트 폭은 상기 제2 컬럼 선택 게이트의 게이트 폭보다 넓은 반도체 메모리 장치.
  5. 제2항에 있어서, 상기 제1 컬럼 선택 게이트는 엔모오스 트랜지스터인 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 제2 배선 길이가 상기 제1 배선 길이보다 긴 경우에 상기 제2 컬럼 선택 게이트의 전류 구동 능력은 상기 제1 컬럼 선택 게이트의 전류 구동 능력보다 큰 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제2 컬럼 선택 게이트의 게이트 길이는 상기 제1 컬럼 선택 게이트의 게이트 길이보다 짧은 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 제2 컬럼 선택 게이트의 게이트 폭은 상기 제1 컬럼 선택 게이트의 게이트 폭보다 넓은 반도체 메모리 장치.
  9. 제6항에 있어서, 상기 제2 컬럼 선택 게이트는 엔모오스 트랜지스터인 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 비트라인 센스앰프는 폴디드 타입의 비트라인 센스앰프인 반도체 메모리 장치.
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