KR102097146B1 - 반도체 메모리 장치 및 그것의 구동방법 - Google Patents

Abstract

DRAM 등과 같은 휘발성 반도체 메모리에서 라이트 동작 특성을 개선하는 고상한 구동방법이 개시된다. 그러한 반도체 메모리 장치의 구동 방법은, 억세스 코맨드를 수신하는 단계와, 억세스되어질 워드라인의 인접 워드라인들의 전압레벨을 패싱 게이트 효과를 유발하는 전압레벨로 세팅하는 단계를 포함한다. 또한, 상기 억세스되어질 워드라인으로 억세스 동작을 위한 액티베이션 전압이 인가된다. 따라서, 설정된 저온 영역에서 패싱 게이트 효과의 발생에 기인하여 라이트 동작 특성이 개선된다.

Description

반도체 메모리 장치 및 그것의 구동방법{Semiconductor memory device and driving method thereof}

본 발명은 반도체 메모리 분야에 관한 것으로, 보다 구체적으로 개선된 라이트 동작 특성을 갖는 휘발성 반도체 메모리 장치 및 그것의 구동방법에 관한 것이다.

다이나믹 랜덤 억세스 메모리(이하 DRAM)등과 같은 휘발성 반도체 메모리 장치는 리드 동작이나 라이트 동작을 수행하기 위해 콘트롤러에 의해 일반적으로 억세스된다.

DRAM 제조 공정의 축소(shrink)에 따라 메모리 셀들의 로우(row) 방향을 선택하는 워드라인들 간의 간격도 점점 좁아져, 더 이상의 공정 축소는 물리적으로 스케일링 한계(limit)에 직면하고 있다.

억세스되어지는 워드라인과 그에 인접한 워드라인 사이가 가까워질수록 필드 커플링 영향은 증가되므로 메모리 셀을 구성하는 억세스 트랜지스터의 문턱전압 변동은 더욱 심해질 수 있다. 억세스 트랜지스터의 문턱전압이 설정된 문턱전압보다 높게 될 경우에 DRAM의 라이트 동작 특성 예컨대 tRDL(Last data-in to PRE command Period) 파라메터 특성이 나빠진다. 한편, 억세스 트랜지스터의 문턱전압이 패싱 게이트 효과(Passing Gate Effect)의 발생에 기인하여 설정된 문턱전압보다 낮게 될 경우에 DRAM의 리프레쉬 동작 특성이 나빠진다.

본 발명이 해결하고자 하는 기술적 과제는, 패싱 게이트 효과를 이용하여 라이트 동작 특성을 개선할 수 있는 반도체 메모리 장치의 구동방법 및 그에 따른 반도체 메모리 장치를 제공함에 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 반도체 메모리 장치의 구동 방법은,

억세스 코맨드를 수신하고;

억세스되어질 워드라인의 인접 워드라인들의 전압레벨을 패싱 게이트 효과를 유발하는 전압레벨로 세팅하고;

상기 억세스되어질 워드라인으로 억세스 동작을 위한 액티베이션 전압을 인가한다.

본 발명의 개념에 따른 실시 예에 따라, 상기 패싱 게이트 효과를 유발하는 전압레벨의 세팅은 상기 반도체 메모리 장치의 온도가 설정된 온도 범위 내에 있을 때 수행될 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 패싱 게이트 효과를 유발하는 전압레벨의 세팅은 상기 억세스되어질 워드라인의 인접 워드라인들에 인가되고 있던 제1 전압 레벨을 상기 제1 전압 레벨보다 높은 제2 전압 레벨로 변경하는 것일 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 제1 전압 레벨은 접지 전원전압보다 낮은 음 전압 레벨일 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 제2 전압 레벨은 접지 전원전압보다 높은 전압 레벨일 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 억세스 코맨드는 메모리 콘트롤러에서 인가될 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 억세스되어질 워드라인에 연결된 메모리 셀들의 억세스 트랜지스터의 문턱전압은 상기 패싱 게이트 효과의 발생 시 상대적으로 낮아질 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 설정된 온도 범위는 동작 적용 경계 영역을 기준으로 콜드 온도 범위일 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 콜드 온도 범위가 복수의 영역들로 구분될 경우에 상기 패싱 게이트 효과를 유발하는 전압레벨은 상기 반도체 메모리 장치의 온도에 따라 차별적으로 세팅될 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 반도체 메모리 장치의 구동은 동작 단위 결정 모드에 따라 풀 칩 또는 서브 어레이 블록별로 수행될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 다른 양상에 따라, 반도체 메모리 장치는,

메모리 셀 어레이;

제1전압과 상기 제1 전압보다 높은 레벨의 제2 전압을 선택적으로 발생하는 전압 발생기; 및

억세스 코맨드가 수신될 때, 억세스되어질 워드라인에 연결된 메모리 셀들의 억세스 트랜지스터의 문턱전압이 패싱 게이트 효과의 발생에 기인하여 상대적으로 낮아지도록 하기 위해, 상기 제2 전압이 상기 메모리 셀 어레이의 억세스되어질 워드라인의 인접 워드라인들에 인가되도록 제어하고, 상기 억세스되어질 워드라인에 억세스 동작을 위한 액티베이션 전압이 인가되도록 제어하는 제어 회로를 포함한다.

본 발명의 개념에 따른 실시 예에 따라, 상기 패싱 게이트 효과가 적용되는 온도 범위를 설정하기 위해 상기 메모리 셀 어레이의 주변온도를 센싱하는 온도 센서부를 더 구비할 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 제1 전압은 프리차아지 전압 레벨이고, 상기 제2 전압은 상기 제2 전압은 상기 프리차아지 전압 레벨 이상에서 상기 메모리 셀 어레이의 동작 전원전압 이하까지의 범위 내에 있는 패싱 전압 레벨일 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 온도 센서부의 센싱 온도가 설정된 온도범위를 벗어나는 경우에, 상기 제어 회로는 리프레쉬 특성 강화를 위해 상기 제1 전압이 상기 메모리 셀 어레이에 억세스되어질 워드라인의 인접 워드라인들에 인가되도록 제어할 수 있다.

본 발명의 개념에 따른 실시 예에 따라, 상기 제2 전압은 상기 반도체 메모리 장치의 서브 워드라인 드라이버를 통해 상기 억세스되어질 워드라인의 인접 워드라인들에 인가될 수 있다.

본 발명의 실시 예적인 구성에 따르면, 상대적으로 저온 영역에서 패싱 게이트 효과의 유발을 이용함에 의해 반도체 메모리 장치의 라이트 동작 특성이 개선된다.

도 1은 본 발명의 개념에 따른 반도체 메모리 장치의 개략적 블록도,
도 2는 도 1중 전압 발생기 및 서브 어레이 블록의 구체도.
도 3은 도 2중 서브 워드라인 드라이버와 메모리 셀 간의 예시적 연결 구성도.
도 4는 도 1의 반도체 메모리 장치의 모디파이드 블록도,
도 5는 도 1 및 도 4의 구동 동작이 적용되는 설정 온도 범위를 보여주는 도면.
도 6은 도 5의 설정 온도 범위가 복수의 영역들로 구분된 것을 보여주는 도면.
도 7은 도 1 및 도 4에 사용되는 전압의 레벨들을 예시적으로 보여주는 도면.
도 8은 본 발명의 개념에 따른 전압 구동의 일 예를 보여주는 도면.
도 9는 본 발명의 개념에 따른 전압 구동의 다른 예를 보여주는 도면.
도 10은 본 발명의 개념에 따른 전압 구동의 또 다른 예를 보여주는 도면.
도 11은 본 발명의 개념에 따른 전압 구동의 제어 플로우챠트.
도 12는 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도.
도 13은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도.
도 14는 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도.
도 15는 쓰루 실리콘 비아(TSV)에 적용된 본 발명의 응용 예를 도시한 블록도.
도 16은 데이터 처리 장치에 적용된 본 발명의 응용 예를 도시한 블록도.
도 17은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도.

위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.

또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.

여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM에 대한 기본적 데이터 억세스 동작(리드 및 라이트 동작 포함)과 프리차아지 동작, 리프레쉬 동작, 및 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.

도 1은 본 발명의 개념에 따른 반도체 메모리 장치의 개략적 블록도이다.

도 1을 참조하면, 반도체 메모리 장치는 복수의 서브 어레이 블록들(150-1,150-2,..,150-n)로 이루어진 메모리 셀 어레이(150)를 포함한다. 메모리 셀이 DRAM 메모리 셀로 구성되는 경우에 상기 반도체 메모리 장치는 DRAM이 된다.

로우 디코더(140)는 로우 어드레스를 디코딩하여 상기 메모리 셀 어레이(150)의 로우(row)를 선택한다. 로우 선택에 의해 선택된 메모리 셀들의 워드라인이 액티베이션된다.

컬럼 디코더(160)는 컬럼 어드레스를 디코딩하여 상기 메모리 셀 어레이(150)의 컬럼(column)을 선택한다. 컬럼 선택에 의해 선택된 메모리 셀들로부터 센싱된 데이터가 리드되거나 라이트 데이터가 선택된 메모리 셀들로 라이트된다.

DRAM의 억세스 동작 모드는 라이트 동작 모드와 리드 동작 모드를 포함할 수 있다.

억세스 동작 모드가 수행되기 이전이나 억세스 동작 모드가 종료된 이후에 워드라인들은 프리차아지 전압 레벨로 프리차아지되어 있다.

DRAM의 프리 차아지 전압 레벨은 일반적으로 VBB2 전압 레벨이다. 상기 VBB2 전압레벨은 백 바이어스 전압인 VBB 보다는 높고 접지 전원전압인 VSS 보다 낮다. 예컨대 고집적 DRAM의 경우에 상기 VBB2 전압레벨은 -0.35 V 근방의 레벨일 수 있다.

도 1에서 전압 발생기(130)로부터 생성되는 제1 전압(V1)은 상기 VBB2 전압 레벨이고, 상기 전압 발생기(130)로부터 생성되는 제2 전압(V2)은 상기 VBB2 전압 보다 높은 전압 레벨이다.

상기 제1 전압(V1)이 공급 라인들(L10,L20)을 통해 상기 메모리 셀 어레이(150)의 워드라인들에 인가될 경우, 상기 워드라인들은 상기 VBB2 전압레벨로 프리차아지된다. 억세드 코맨드가 메모리 콘트롤러로부터 인가되면, 선택된 워드라인은 고전압 레벨 예컨대 VPP 전압레벨로 액티베이션(활성화)된다.

수십 나노미터 공정으로 제조되는 고집적 DRAM의 경우에 억세스되어지는 워드라인과 그에 인접한 워드라인 사이의 거리는 매우 가깝다. 따라서, 필드 커플링 영향으로 인해 패싱 게이트 효과(Passing Gate Effect)가 발생될 수 있다.

패싱 게이트 효과가 발생되면 인접 워드라인의 전계에 의해 선택된 워드라인의 메모리 셀 문턱전압이 낮아진다. 즉, 메모리 셀을 구성하는 억세스 트랜지스터의 문턱전압이 낮아지면 누설전류가 증가되어 DRAM의 리프레쉬 동작 특성은 나빠진다. 한편, 메모리 셀의 문턱전압이 낮아지면 DRAM의 라이트 동작 특성은 좋아진다.

결국, 억세스 트랜지스터의 문턱전압이 높아지면, DRAM의 라이트 동작 특성 예컨대 tRDL(Last data-in to PRE command Period) 파라메터 특성은 나빠지나, 리프레쉬 동작 특성은 좋아진다.

반대로, 억세스 트랜지스터의 문턱전압이 낮아지면, tRDL 파라메터 특성은 좋아지나, 리프레쉬 동작 특성은 나빠진다.

따라서, 억세스 코맨드가 수신될 때, 제어 회로(120)는 억세스되어질 워드라인에 연결된 메모리 셀들의 억세스 트랜지스터의 문턱전압이 패싱 게이트 효과의 발생에 기인하여 상대적으로 낮아지도록 하기 위해, 상기 제2 전압(V2)이 상기 메모리 셀 어레이에 억세스되어질 워드라인의 인접 워드라인들에 인가되도록 제어한다.

본 발명의 실시 예에서는 고온 영역에서는 패싱 게이트 효과의 발생을 억제하는 한편, 저온 영역에서 패싱 게이트 효과의 발생을 이용하여 DRAM의 라이트 동작 특성 예컨대 tRDL 파라메터 특성을 개선하는 것임을 주목하여야 할 것이다.

도 1에서, 온도 센서 회로(110)는 온도 센싱 신호(TS)를 출력한다. 상기 온도 센서 회로(110)는 상기 패싱 게이트 효과가 적용되는 온도 범위를 설정하기 위해 상기 메모리 셀 어레이(150)의 주변온도를 센싱한다. 상기 온도 센서 회로(110)는 상기 메모리 셀 어레이(150) 내의 복수의 서브 어레이 블록들 근방에 배치되거나 주변 회로에 배치될 수 있다.

일반적으로 고온 영역에서는 반도체 소자의 특성이 저온 영역에서보다 열화되므로 리프레쉬 특성이 나빠질 수 있다. 그러므로, 본 발명의 실시 예에서는 상대적으로 저온 영역에서 라이트 특성을 개선하기 위해 패싱 게이트 효과의 발생을 이용하는 것이다.

상기 제어 회로(120)는 억세스 코맨드의 수신 시에, 상기 온도 센싱 신호(TS)가 저온 영역을 나타내면, 제어신호(CS)를 활성화한다. 상기 제어신호(CS)의 활성화에 따라 상기 전압 발생기(130)의 스위치(SW1)는 상기 제2 전압(V2)의 공급단에 스위칭된다. 그러므로 상기 제2 전압(V2)이 공급 라인들(L10,L20)을 통해 상기 메모리 셀 어레이(150)의 워드라인들에 프리차아지 전압으로서 인가된다.

억세스 코맨드가 인가되면, 선택된 워드라인은 고전압 레벨 예컨대 VPP 전압레벨로 액티베이션(활성화)된다. 인접 워드라인들이 상기 제1 전압(V1)으로 프리차아지되어 있던 경우에 비해, 패싱 게이트 효과(Passing Gate Effect)의 발생은 더욱 심화되므로, 억세스 트랜지스터의 문턱전압은 더욱 낮아진다.

이에 따라, 라이트 동작 특성이 개선된다.

도 2는 도 1중 전압 발생기 및 서브 어레이 블록의 구체도이다.

도 2를 참조하면, 전압 발생기(130)는 비교기(130-1)와 차아지 펌프(130-3)를 포함할 수 있다. 상기 비교기(130-1)의 제1 입력단(+)은 스위치(SW1)를 통해 상기 제1 전압(V1)의 공급단 또는 상기 제2 전압(V2)의 공급단에 동작적으로 연결된다. 상기 비교기(130-1)의 제2 입력단(-)은 상기 공급라인(L10)에 연결되어 피드백 전압을 수신한다. 상기 비교기(130-1)의 출력 신호(CO)는 상기 차아지 펌프(130-3)의 차아지 펌핑을 제어하는 역할을 한다. 상기 제1 전압(V1)에 스위치(SW1)가 스위칭된 경우에 상기 공급라인(L10)상에 나타나는 전압은 제1 설정 기준전압(VBB2_REF)의 레벨과 같고, 상기 제2 전압(V2)에 스위치(SW1)가 스위칭된 경우에 상기 공급라인(L10)상에 나타나는 전압은 제2 설정 기준전압(VPGE_REF)의 레벨과 같게 된다.

도 1중 임의의 서브 어레이 블록(150-1)은 복수의 서브 워드라인 드라이버들(15-1,15-2,...,15-n)과 비트라인 센스앰프(17)를 포함할 수 있다.

워드라인(WL1)이 서브 워드라인 드라이버(15-2)에 의해 선택된 경우라고 하면, 서브 워드라인 드라이버(15-2)는 상기 선택된 워드라인(WL1)을 고전압 레벨 예컨대 VPP 전압레벨로 구동한다. 한편 상기 선택된 워드라인(WL1)에 인접한 인접 워드라인들(WL0,WL2)은 서브 워드라인 드라이버들(15-1,15-3)에 의해 VPGE 전압레벨로 구동된다. 상기 VPGE 전압레벨은 결국 상기 제1 전압(V1)보다 높은 제2 전압(V2)이므로 상기 워드라인(WL1)에 연결된 억세스 트랜지스터들의 문턱전압은 패싱 게이트 효과의 발생에 기인하여 낮아진다.

도 2에서는 각 서브 워드라인 드라이버가 하나의 워드라인을 구동하는 것으로 나타나 있지만, 복수의 워드라인들 예컨대 4개의 워드라인들이나 8개의 워드라인들을 구동할 수 있다.

도 3은 도 2중 서브 워드라인 드라이버와 메모리 셀 간의 예시적 연결 구성도이다.

도 3을 참조하면, PMOS 트랜지스터들 및 NMOS 트랜지스터들로 이루어진 서브 워드라인 드라이버들(15-1,15-2)의 구성 예시가 보여진다.

서브 워드라인 드라이버(15-1)는 PMOS 트랜지스터(P1), NMOS 트랜지스터들(N1,N2), 및 구동 스위치(SW15-1)를 포함한다.

서브 워드라인 드라이버(15-1)는 로우(LOW) 레벨로 인가되는 메인 워드라인 구동 신호(MWLi)와 로우 레벨로 인가되는 워드라인 구동 제어신호(FX0)에 응답하여 상기 워드라인(WL0)을 제1 전압 즉 VBB2의 레벨로 구동한다. 억세스 동작 모드에서 상기 서브 워드라인 드라이버(15-1)의 상기 구동 스위치(SW15-1)가 비선택 제어신호(CON_UNSEL)에 의해 스위칭되면, 상기 워드라인(WL0)은 제2 전압 즉 VPGE의 전압레벨로 상승된다.

한편, 서브 워드라인 드라이버(15-2)는 로우(LOW) 레벨로 인가되는 메인 워드라인 구동 신호(MWLi)와 하이 레벨로 인가되는 워드라인 구동 제어신호(FX1)에 응답하여 억세스되어질 상기 워드라인(WL1)을 고전압 레벨 즉 VPP의 레벨로 구동한다. 억세스 동작 모드에서 상기 서브 워드라인 드라이버(15-2)의 상기 구동 스위치(SW15-2)는 선택 제어신호(CON_SEL)에 의해 스위칭 오프된다. 따라서, 상기 워드라인(WL1)에는 상기 VPGE의 전압이 제공되지 않는다.

따라서, 온도 센서 회로(110)가 저온 영역을 가리킬 때, 상기 인접 워드라인(WL0)의 전압 레벨은 VPGE의 레벨로 상승되므로, 상기 선택된 워드라인(WL1)에 연결된 억세스 트랜지스터(AT)의 문턱전압(Vth)은 패싱 게이트 효과의 발생에 기인하여 낮아진다. 이에 따라, tRDL 특성이 개선된다.

도 3에서 각 서브 워드라인 드라이버 내의 NMOS 트랜지스터(N2)는 제거될 수도 있다.

메모리 셀(M2)은 선택된 워드라인(WL1)에 연결된 메모리 셀들 중 하나이고, 메모리 셀(M1)은 상기 비선택된 워드라인(WL0)에 연결된 메모리 셀들 중 하나이다. 또한, 상기 비선택된 워드라인(WL0)은 상기 선택된 워드라인(WL1)에 인접한 인접 워드라인이다.

하나의 메모리 셀(M2)은 억세스 트랜지스터(AT)와 하나의 스토리지 커패시터(SC)로 이루어질 수 있다. 라이트 동작 모드에서 라이트 데이터는 비트라인(BL1)을 통해 상기 억세스 트랜지스터(AT)의 드레인에 인가된다. 상기 선택된 워드라인(WL1)이 상기 고전압 레벨로 액티베이션되면 상기 억세스 트랜지스터(AT)는 턴온되어 상기 라이트 데이터를 상기 스토리지 커패시터(SC)에 라이트한다.

도 4는 도 1의 반도체 메모리 장치의 모디파이드 블록도이다.

도 4를 참조하면, 풀 칩 단위로 구동되는 도 1과는 달리, 서브 어레이 블록별로 구동되는 회로 구성이 보여진다.

도 4에서, 선택 스위칭부(136)는 복수의 서브 블록 스위치들(136-1,136-2,..,136-n)을 포함한다.

임의의 서브 블록 스위치(136-1)는 상기 제어 회로(120)의 제어신호(CS)에 응답하여 제1 전압(VBB2) 및 제2 전압(VPGE) 중의 하나를 스위칭한다.

상기 제어 회로(120)는 억세스 코맨드의 수신 시에, 상기 온도 센서 회로(110)로부터 출력되는 온도 센싱 신호(TS)가 저온 영역을 나타내면, 상기 제어신호(CS)를 서브 어레이 블록별로 활성화한다. 즉, 상기 제어신호(CS)는 2비트 이상의 제어 데이터(CS<0:N>)로서 생성될 수 있다.

결국, 서브 어레이 블록(150-1)의 워드라인들 중의 하나가 선택되는 경우라고 하면, 상기 제어 데이터(CS<0:N>)는 상기 서브 블록 스위치(136-1)만을 스위칭온 하고, 나머지 서브 블록 스위치들을 스위칭 오프하는 신호로서 생성된다.

이에 따라, 공급라인(L30)은 상기 제2 전압(VPGE)을 상기 서브 어레이 블록(150-1,150-2)으로 공급한다. 한편, 공급라인(L32)은 상기 제1 전압(VBB2)을 상기 서브 어레이 블록(150-3,150-4)으로 공급한다. 또한, 공급라인(L34)도 상기 제1 전압(VBB2)을 상기 서브 어레이 블록(150-n-1,150-n)으로 공급한다.

이와 같이, 메모리 블록별 즉 서브 어레이 블록 단위로 상기 제2 전압(VPGE)을 억세스 되어질 워드라인의 인접 워드라인들로 인가하면 풀칩 단위로 인가하는 경우에 비해 파워 소모가 감소될 수 있다.

도 5는 도 1 및 도 4의 구동 동작이 적용되는 설정 온도 범위를 보여주는 도면이다.

도 5를 참조하면, 가로축은 온도를, 세로축은 전압을 가리킨다. 동작 적용 경계 영역(BA)을 기준으로 CT는 콜드 온도 범위를 나타낸다. 한편, 동작 적용 경계 영역(BA)을 기준으로 HT는 핫(hot) 온도 범위를 나타낸다. 도 1의 제어 회로(120)는 상기 온도 센싱 신호(TS)가 저온 영역을 나타내면 억세스 코맨드의 수신 시에 제2 전압(VPGE)이 공급되도록 하는 제어신호(CS)를 생성한다. 한편, 제어 회로(120)는 상기 온도 센싱 신호(TS)가 고온 영역을 나타내면 제1 전압(VBB2)이 공급되도록 하는 제어신호(CS)를 생성한다.

결국, 패싱 게이트 효과를 유발하는 제2 전압(VPGE)은 구간 CT 에서 억세스되어질 워드라인의 인접 워드라인들로 공급된다.

도 6은 도 5의 설정 온도 범위가 복수의 영역들로 구분된 것을 보여주는 도면이다.

도 6을 참조하면, 도 5의 콜드 온도 구간(CT)이 복수의 영역들로 나뉘어져 있다. 즉, 상기 콜드 온도 구간(CT)은 3개의 영역들(A,B,C)로 구별되어 있다. 영역 A에서는 상기 제2 전압(VPGE)은 예를 들어 0.5V로 인가될 수 있다. 한편, 영역 B에서는 상기 제2 전압(VPGE)은 예를 들어 0.3V로 인가될 수 있다. 또한, 영역 C에서는 상기 제2 전압(VPGE)은 예를 들어 0V로 인가될 수 있다.

상기 제2 전압(VPGE)이 0.5V로 인가될 경우에, 상기 온도 센서 회로(110)의 온도 센싱 신호(CS)는 "00"으로 출력될 수 있다. 한편, 상기 제2 전압(VPGE)이 0V로 인가될 경우에, 상기 온도 센서 회로(110)의 온도 센싱 신호(CS)는 "10"으로 출력될 수 있다.

이와 같이, 콜드 온도 범위가 복수의 영역들로 구분될 경우에 상기 패싱 게이트 효과를 유발하는 전압레벨은 상기 반도체 메모리 장치의 온도에 따라 차별적으로 세팅될 수 있다.

도 7은 도 1 및 도 4에 사용되는 전압의 레벨들을 예시적으로 보여주는 도면이다.

도 7에서 가로축은 시간을, 세로축은 전압을 가리킨다.

그래프 G1은 VBB 전압 레벨을 나타내고, 그래프 G2는 VBB2 전압 레벨을 나타낸다. 그래프 G3은 접지 전원전압 VSS 전압 레벨을 나타내고, 그래프 G4는 최대 패싱 게이트 전압 VPGE_MAX 레벨을 나타낸다. 즉, 상기 제2 전압의 레벨은 상기 VSS 레벨에서 상기 그래프 G4의 전압 레벨 사이가 될 수 있다.

한편, 그래프 G5는 전원전압 VDD의 전압 레벨을 나타내고, 그래프 G6은 고전압 VPP 전압 레벨을 나타낸다. 상기 G6의 전압은 선택된 워드라인에 인가되는 전압 레벨이 된다.

도 8은 본 발명의 개념에 따른 전압 구동의 일 예를 보여주는 도면이다.

도 8을 참조하면, 억세스되어질 워드라인의 인접 워드라인들의 전압레벨 즉, 패싱 게이트 효과를 유발하는 전압레벨이 접지 전원전압 VSS의 레벨로 인가되는 것을 알 수 있다. 즉, VPGE의 전압 레벨은 VSS 레벨이 된다.

결국, 인접 워드라인들의 전압 레벨은 초기에 VBB2의 전압레벨로 프리차아지되어 있다가 억세스 동작 모드시에 VSS 레벨로 상승된다.

한편, VPP는 선택된 워드라인 즉 억세스되어지는 워드라인에 인가된다.

상기 인접 워드라인들의 전압 레벨이 VSS 레벨로 상승되는 시점은 상기 선택된 워드라인에 VPP 전압이 공급되는 시점보다 구간 D 만큼 빠를 수 있다. 그러나, 이는 실시 예에 불과하며 상기 VSS 레벨의 상승 시점은 상기 VPP 전압의 공급 시점과 같을 수 있다.

도 9는 본 발명의 개념에 따른 전압 구동의 다른 예를 보여주는 도면이다.

도 9를 참조하면, 억세스되어질 워드라인의 인접 워드라인들의 전압레벨 즉, 패싱 게이트 효과를 유발하는 전압레벨이 접지 전원전압 VSS의 레벨보다 높은 VPGE 레벨로 인가되는 것을 알 수 있다. 즉, VPGE의 전압 레벨은 VSS 레벨 이상에서부터 도 7의 그래프 G4의 레벨 이하까지의 범위에서 정해질 수 있다.

결국, 인접 워드라인들의 전압 레벨은 초기에 VBB2의 전압레벨로 프리차아지되어 있다가 억세스 동작 모드시에 VPGE 레벨로 상승된다.

한편, VPP는 선택된 워드라인 즉 억세스되어지는 워드라인에 인가된다.

마찬가지로, 상기 인접 워드라인들의 전압 레벨이 VPGE 레벨로 상승되는 시점은 상기 선택된 워드라인에 VPP 전압이 공급되는 시점보다 빠르거나 같을 수 있다.

도 10은 본 발명의 개념에 따른 전압 구동의 또 다른 예를 보여주는 도면이다.

도 10을 참조하면, 억세스되어질 워드라인의 인접 워드라인들의 전압레벨 이 접지 전원전압 VSS의 레벨보다 높은 VPGE 레벨로 인가되는 것을 알 수 있다. 즉, VPGE의 전압 레벨은 VSS 레벨 이상에서부터 도 7의 그래프 G4의 레벨 이하까지의 범위에서 정해질 수 있다.

결국, 인접 워드라인들의 전압 레벨은 초기에 VSS의 전압레벨로 프리차아지되어 있다가 억세스 동작 모드시에 VPGE 레벨로 상승된다.

한편, VPP는 선택된 워드라인 즉 억세스되어지는 워드라인에 인가된다.

또한, 억세스되는 워드라인과 억세스되는 워드라인에 인접한 인접 워드라인들을 제외하고, 나머지 다른 워드라인들에는 억세스 동작 모드와는 무관하게 제1 전압 즉 VBB2의 레벨로 유지될 수 있다.

도 11은 본 발명의 개념에 따른 전압 구동의 제어 플로우챠트이다.

도 11을 참조하면, 제어 회로(120)는 S110 단계에서 억세스 동작 모드에서 메모리 셀 어레이(150)가 콜드 온도의 범위내에 있는 지를 판단한다.

S110 단계에서 콜드 온도의 범위 내에 있는 것으로 판단되면, S120 단계에서 전압 구동을 풀 칩 단위로 할 것인지 아니면 메모리 블록 단위로 할 것인지를 체크한다. 풀 칩 단위 또는 메모리 블록 단위의 결정은 모드 레지스터 셋 신호를 통해 유저가 결정할 수 있다.

풀 칩 단위로 적용하는 경우에, 상기 제어 회로(120)는 S130 단계를 실행한다. 한편, 메모리 블록 단위 즉 서브 어레이 블록 단위로 적용하는 경우에 상기 제어 회로(120)는 S140 단계를 실행한다.

상기 S130 단계에서, 상기 제어 회로(120)는 VBB2로 프리차아지되어 있던 억세스되어질 워드라인의 인접 워드라인들에 VPGE 전압레벨이 공급되도록 제어한다. VPGE 전압 레벨은 전체 칩내의 모든 서브 어레이 블록들로 공급된다.

상기 S140 단계에서, 상기 제어 회로(120)는 VBB2로 프리차아지되어 있던 억세스되어질 워드라인의 인접 워드라인들에 VPGE 전압레벨이 공급되도록 제어한다. 상기 VPGE 전압 레벨은 선택된 서브 어레이 블록에만 공급된다. 즉, 선택된 서브 어레이 블록을 제외한 블록들에는 여전히 제1 전압(VBB2)이 프리차아지 레벨로서 제공된다.

상술한 바와 같이, 본 발명의 실시 예에서의 DRAM의 구동 방법은 억세스 코맨드를 수신하고, 억세스되어질 워드라인의 인접 워드라인들의 전압레벨을 패싱 게이트 효과를 유발하는 전압레벨로 세팅하는 것을 포함한다. 또한, 상기 억세스되어질 워드라인에는 억세스 동작을 위한 액티베이션 전압이 인가된다.

따라서, 억세스되어질 워드라인의 인접 워드라인의 프리차아지 레벨이 상승되면 패싱 게이트 효과의 발생에 의해 억세스되어질 워드라인의 메모리 셀 문턱 전압이 감소된다. 이에 따라 메모리 셀의 온 전류가 증가되어 저온 영역에서 tRDL이 개선된다.

도 12는 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 12를 참조하면, 메모리 시스템은 콘트롤러(1000)와 다이나믹 랜덤 억세스 메모리(2000:DRAM)를 포함할 수 있다. 상기 콘트롤러(1000)는 버스(B1)를 통해 상기 DRAM(2000)과 연결된다.

상기 콘트롤러(1000)는 정해진 인터페이스를 통해 미도시된 호스트와 연결될 수 있다.

상기 DRAM(2000)은 도 1이나 도 4와 같은 회로 구성을 가질 수 있다.

따라서, 상기 메모리 시스템 내에서, 상기 DRAM(2000)은 상대적으로 저온 영역에서 패싱 게이트 효과의 유발을 이용함에 의해 반도체 메모리 장치의 라이트 동작 특성이 개선된다. 따라서, 메모리 시스템의 라이트 동작 퍼포먼스가 개선된다.

도 13은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 13을 참조하면, 모바일 기기 예컨대 노트북이나 휴대용 전자기기는 마이크로 프로세싱 유닛(1100,MPU), 디스플레이(1400), 인터페이스 유닛(1300), DRAM(2000), 및 솔리드 스테이트 드라이브(3000)를 포함할 수 있다.

상기 MPU(1100), DRAM(2000), 및 SSD(3000)는 경우에 따라 하나의 칩으로 제조 또는 패키징될 수 있다. 결국, 상기 DRAM(2000) 및 플래시 메모리(3000)는 상기 모바일 기기에 임베디드될 수도 있다.

상기 모바일 기기가 휴대용 통신 디바이스인 경우에, 인터페이스 유닛(1300)에는 통신 데이터의 송수신 및 데이터 변복조 기능을 수행하는 모뎀 및 트랜시버가 연결될 수 있다.

상기 MPU(1100)는 미리 설정된 프로그램에 따라 상기 모바일 기기의 제반 동작을 제어한다.

상기 DRAM(2000)은 시스템 버스를 통해 상기 MPU(1100)와 연결되며, 상기 MPU(1100)의 버퍼 메모리 또는 메인 메모리로서 기능할 수 있다. 상기 DRAM(2000)은 본 발명의 실시 예에서 설명된 바와 같이, 패싱 게이트 효과의 유발을 저온 영역에서 이용함에 의해 억세스 동작 모드 중 라이트 동작 특성이 개선된다.

상기 SSD(3000)는 노아 타입 혹은 낸드 타입의 플래시 메모리로 구현될 수 있다.

상기 디스플레이(1400)는 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 상기 디스플레이(1400)은 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.

상기 모바일 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.

상기 모바일 기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.

비록 도면에는 도시되지 않았지만, 상기 모바일 기기에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.

비록, 도 13에서 플래시 메모리가 채용되는 것을 예로 들었으나, 다양한 종류의 불휘발성 스토리지가 사용될 수 있다.

상기 불휘발성 스토리지는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.

상기 불휘발성 스토리지는, 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.

도 14는 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 14를 참조하면, 고속 옵틱 I/0를 채용한 메모리 시스템(30)은, PCB 기판(31)에 탑재된 콘트롤러로서의 칩셋(40)과 메모리 모듈들(50,60)을 포함한다. 상기 메모리 모듈들(50,60)은 상기 PCB 기판(31)상에 설치된 슬롯들(35_1,35_2)에 각기 삽입된다. 상기 메모리 모듈(50)은 커넥터(57), DRAM 메모리 칩들(55_1-55_n), 옵티컬 I/O 입력부(51), 및 옵티컬 I/O 출력부(53)를 포함한다.

상기 옵티컬 I/O 입력부(51)는 인가되는 광신호를 전기신호로 변환하기 위한 광-전 변환 소자, 예컨대 포토다이오드(photodiode)를 포함할 수 있다. 따라서 상기 광-전 변환 소자로부터 출력된 전기신호는 메모리 모듈(50)로 수신된다. 상기 옵티컬 I/O 출력부(53)는 메모리 모듈(50)로부터 부터 출력된 전기신호를 광신호로 변환하기 위한 전-광 변환 소자, 예컨대 레이저 다이오드(laser diode)를 포함할 수 있다. 필요한 경우에 상기 옵티컬 I/O 출력부(53)는 광원으로부터 출력된 신호를 변조하기 위한 광변조기를 더 포함할 수 있다.

광 케이블(33)은 상기 메모리 모듈(50)의 상기 옵티컬 I/O 입력부(51)와 상기 칩셋(40)의 옵티컬 전송부(41_1)사이의 광통신을 담당한다. 상기 광통신은 초당 수십 기가비트 이상의 대역폭을 가질 수 있다. 상기 메모리 모듈(50)은 상기 칩셋(40)의 신호라인들(37,39)로부터 인가되는 신호들 또는 데이터를 상기 커넥터(57)를 통해 수신할 수 있으며, 상기 광 케이블(33)을 통해 상기 칩셋(40)과 고속 데이터 통신을 수행할 수 있다.한편, 미설명된 라인들(37,39)에 설치된 저항들(Rtm)은 터미네이션 저항들이다.

도 14과 같이 옵티컬 I/O 구조를 채용하는 메모리 시스템(30)의 경우에도 본 발명의 개념에 따른 DRAM 메모리 칩들(55_1-55_n)이 장착될 수 있다.

따라서, 메모리 시스템(30)내에서, 상기 DRAM 메모리 칩들(55_1-55_n)은 라이트 동작 특성이 강화된다.

도 14에서 상기 칩셋(40)은 집중 억세스 검출부(210)를 가진다. 상기 집중 억세스 검출부(210)는 빈번하게 인가되는 어드레스의 인가 횟수가 미리 설정된 드레쉬홀드(threshold) 값을 초과할 경우에 집중 억세스 검출 신호를 생성할 수 있다.

상기 칩셋(40)은 상기 집중 억세스 검출 신호가 생성될 경우에, 특정 메모리 영역에 인접한 인접 메모리 영역들의 메모리 셀들이 보유한 데이터가 변질(corruption)되는 것을 방지 또는 완화시킬 수 있다.

예를 들어, DRAM 등과 같은 휘발성 반도체 메모리의 특정한 워드라인, 특정한 비트라인, 또는 특정한 메모리 블록이 집중적으로 억세스되면, 메모리 셀 데이터의 변질이 초래될 수 있다. 즉, 특정한 워드라인에 인접한 인접 워드라인들, 특정한 비트라인에 인접한 인접 비트라인들, 또는 특정한 메모리 블록에 인접한 인접 메모리 블록의 메모리 셀들은 보유한 셀 데이터를 집중 억세스에 기인하여 소실해버릴 수 있다. 이와 같은 어드레스 집중을 해소 또는 회피하여, 셀 데이터의 소실을 방지 또는 완화할 필요가 있는 것이다.

상기 메모리 모듈들(50,60)의 DRAM 메모리 칩들(55_1-55_n)이 메모리 페이지 단위, 컬럼 단위, 혹은 뱅크 단위로 억세스될 경우에, 상기 집중 억세스 검출부(210)는 억세스 집중을 모니터링할 수 있다.

도 14의 메모리 시스템 내에서, 상기 DRAM 메모리 칩들(55_1-55_n)은 유우저 데이터 버퍼로서 사용될 수 있다.

도 15는 쓰루 실리콘 비아(TSV)에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 15의 적층형 메모리 장치(500)의 구조를 참조하면, 인터페이스 칩(510)의 상부로 복수의 메모리 칩들(520,530,540,550)이 수직으로 적층되어 있다. 여기서, 복수의 쓰루 실리콘 비아(560)는 상기 메모리 칩들(520,530,540,550)사이를 관통하면서 형성되어 있다. TSV 기술을 사용하여 상기 인터페이스 칩(510)의 상부에 복수의 메모리 칩들을 수직으로 적층하는 3차원 스텍 패키지 타입 메모리 장치(500)는 대용량의 데이터를 저장하면서도, 고속화, 저소비전력화, 및 소형화에 유리한 구조이다.

도 15의 적층형 메모리 장치의 경우에도, 상기 인터페이스 칩(510)이 집중 억세스 검출부(210)를 구비할 수 있으므로, 복수의 메모리 칩들(520,530,540,550)내의 DRAM들에 대한 데이터의 변질 방지 또는 완화가 효율적으로 수행될 수 있다.

도 15와 같은 적층형 메모리 장치에서, 본 발명의 개념에 따른 DRAM 들, 즉, 패싱 게이트 효과를 이용하여 라이트 동작 특성이 개선된 메모리들이 장착될 수 있다. 따라서, 복수의 메모리 칩들(520,530,540,550)을 구성하는 DRAM 은 상대적으로 저온 영역에서 tRDL 특성이 강화될 수 있다.

도 16은 데이터 처리 장치에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 16을 참조하면, 데이터 처리 장치(2000)는 메모리(1400)를 포함하는 컴퓨터 회로(802), 입력 장치들(804), 출력 장치들(806), 및 데이터 스토리지 장치들(808)을 포함할 수 있다. 또한, 사용자 편의를 위해 도 16의 데이터 처리 장치(2000)에 사용자 입력부(812)가 더 포함될 수 있다. 상기 사용자 입력부(812)는 숫자키, 기능키 등을 포함하는 입력 소자일 수 있으며, 상기 전자 시스템과 사람간을 인터페이싱하는 역할을 한다.

그러한 경우에 데이터 처리 장치(2000)의 메모리(1400)는 본 발명에서와 같은 DRAM을 구비할 수 있으므로, 데이터 처리 장치(2000)의 라이트 동작 퍼포먼스가 개선될 수 있다.

도 17은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 17을 참조하면, 모바일 기기는 모뎀(1010), CPU(1001), DRAM(100), 플래시 메모리(1040), 디스플레이 유닛(1020), 및 입력 유닛(1030)을 포함한다.

상기 DRAM(100)은 도 1이나 도 4에서 보여지는 바와 같은 회로 구성을 가질 수 있다.

필요한 경우에 상기 CPU(1001), DRAM(100), 및 플래시 메모리(1040)는 하나의 칩으로 제조 또는 패키징될 수 있다.

상기 모뎀(1010)은 통신 데이터의 변복조 기능을 수행한다.

상기 CPU(1001)는 미리 설정된 프로그램에 따라 상기 모바일 기기의 제반 동작을 제어한다.

상기 DRAM(100)은 상기 CPU(1001)의 메인 메모리로서 기능하며 동기타입 디램일 수 있다.

상기 플래시 메모리(1040)는 노어 타입 혹은 낸드 타입 플래시 메모리일 수 있다.

상기 디스플레이 유닛(1020)은 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 상기 디스플레이 유닛(1020)은 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.

상기 입력 유닛(1030)은 숫자키, 기능키 등을 포함하는 입력 소자일 수 있으며, 상기 전자 기기와 사람간을 인터페이싱하는 역할을 한다.

상기 DRAM(100)은 도 1이나 도 4와 같은 구성 및 동작을 가질 수 있으므로, 라이트 동작 퍼포먼스가 강화될 수 있다.

상기 모바일 기기는 모바일 통신 장치나 필요한 경우에 구성 요소를 가감하여 스마트 카드나 SSD로서 기능할 수 있다.

상기 모바일 기기는 별도의 인터페이스를 통해 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.

비록 도면에는 도시되지 않았지만, 상기 모바일 기기에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.

상기 모바일 기기를 형성하는 칩은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.

비록, 도 17에서 플래시 메모리가 채용되는 것을 예로 들었으나, 불휘발성 스토리지가 사용될 수 있다.

상기 불휘발성 스토리지는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.

이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 도 1 및 도 4의 회로 구성을 변경하거나, 전압 구동 방식을 변경할 수 있다.

또한, 본 발명의 개념에서는 DRAM 메모리 셀을 포함하는 DRAM을 위주로 설명되었으나, 이에 한정됨이 없이 패싱 게이트 효과의 이용이 필요한 반도체 장치에도 본 발명이 적용될 수 있을 것이다.

*도면의 주요 부분에 대한 부호의 설명*
110: 온도 센서부
120: 제어 회로
130: 전압 발생기
150: 메모리 셀 어레이

Claims (10)

1. 억세스 코맨드를 수신하고;
   억세스되어질 워드라인의 인접 워드라인들의 전압레벨을 패싱 게이트 효과를 유발하는 전압레벨로 세팅하고;
   상기 억세스되어질 워드라인으로 억세스 동작을 위한 액티베이션 전압을 인가하며,
   상기 패싱 게이트 효과를 유발하는 전압레벨의 세팅은 반도체 메모리 장치의 온도가 설정된 온도 범위 내에 있을 때 수행되는 반도체 메모리 장치의 구동 방법.
   
2. 삭제
3. 제1항에 있어서, 상기 패싱 게이트 효과를 유발하는 전압레벨의 세팅은 상기 억세스되어질 워드라인의 인접 워드라인들에 인가되고 있던 제1 전압 레벨을 상기 제1 전압 레벨보다 높은 제2 전압 레벨로 변경하는 것인 반도체 메모리 장치의 구동 방법.
   
4. 제3항에 있어서, 상기 제2 전압 레벨은 접지 전원전압보다 높은 전압 레벨인 반도체 메모리 장치의 구동 방법.
   
5. 제1항에 있어서, 상기 설정된 온도 범위는 동작 적용 경계 영역을 기준으로 콜드 온도 범위인 반도체 메모리 장치의 구동 방법.
   
6. 메모리 셀 어레이;
   제1전압과 상기 제1 전압보다 높은 레벨의 제2 전압을 선택적으로 발생하는 전압 발생기; 및
   억세스 코맨드가 수신될 때, 억세스되어질 워드라인에 연결된 메모리 셀들의 억세스 트랜지스터의 문턱전압이 패싱 게이트 효과의 발생에 기인하여 상대적으로 낮아지도록 하기 위해, 상기 제2 전압이 상기 메모리 셀 어레이의 억세스되어질 워드라인의 인접 워드라인들에 인가되도록 제어하고, 상기 억세스되어질 워드라인에 억세스 동작을 위한 액티베이션 전압이 인가되도록 제어하는 제어 회로를 포함하고,
   상기 패싱 게이트 효과가 적용되는 온도 범위를 설정하기 위해 상기 메모리 셀 어레이의 주변온도를 센싱하는 온도 센서부를 더 구비하는 반도체 메모리 장치.
   
7. 삭제
8. 제6항에 있어서, 상기 제1 전압은 프리차아지 전압 레벨이고, 상기 제2 전압은 상기 제2 전압은 상기 프리차아지 전압 레벨 이상에서 상기 메모리 셀 어레이의 동작 전원전압 이하까지의 범위 내에 있는 패싱 전압 레벨인 반도체 메모리 장치.
   
9. 제6항에 있어서, 상기 온도 센서부의 센싱 온도가 설정된 온도범위를 벗어나는 경우에, 상기 제어 회로는 리프레쉬 특성 강화를 위해 상기 제1 전압이 상기 메모리 셀 어레이에 억세스되어질 워드라인의 인접 워드라인들에 인가되도록 제어하는 반도체 메모리 장치.
   
10. 제6항에 있어서, 상기 제2 전압은 상기 반도체 메모리 장치의 서브 워드라인 드라이버를 통해 상기 억세스되어질 워드라인의 인접 워드라인들에 인가되는 반도체 메모리 장치.

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