KR102020905B1

KR102020905B1 - 집중 어드레스 캐어링 방법 및 집중 어드레스 캐어링 기능을 갖는 메모리 시스템

Info

Publication number: KR102020905B1
Application number: KR1020120095591A
Authority: KR
Inventors: 손교민
Original assignee: 삼성전자주식회사
Priority date: 2012-04-10
Filing date: 2012-08-30
Publication date: 2019-09-11
Also published as: KR20130115066A

Abstract

메모리 시스템의 반도체 메모리 장치는, 반도체 메모리 셀 어레이와, 집중 어드레스 처리부를 포함한다. 상기 집중 어드레스 처리부는, 반도체 메모리 셀 어레이의 특정한 워드라인을 억세스하는 어드레스가 집중적으로 발생될 때 인가되는 집중 어드레스 검출신호에 응답하여, 상기 특정한 워드라인에 인접된 워드라인들이 리프레쉬 되도록 한다. 따라서, 특정한 워드라인에 인접된 워드라인들에 연결된 메모리 셀들의 데이터 리텐션 신뢰성이 개선된다.

Description

집중 어드레스 캐어링 방법 및 집중 어드레스 캐어링 기능을 갖는 메모리 시스템{Method for caring address accessed frequently and memory system with address caring function}

본 발명은 반도체 메모리 장치와 메모리 콘트롤 장치를 포함하는 메모리 시스템에 관한 것으로, 보다 구체적으로 반도체 메모리 장치의 특정한 워드라인이나 비트라인을 집중적으로 억세스하는 어드레스를 캐어링 하는 방법 및 메모리 시스템에 관한 것이다.

통상적으로, 다이나믹 랜덤 억세스 메모리(이하 DRAM)등과 같은 반도체 메모리 장치는 모바일 기기나 컴퓨터 등의 전자기기에 메인 메모리로서 폭넓게 사용되어지고 있다.

그러한 반도체 메모리 장치와 메모리 콘트롤 장치를 포함하는 메모리 시스템은 마이크로프로세서 등과 같은 호스트 장치에 내장되거나 흔히 연결될 수 있다.

메모리 시스템에서, DRAM 등의 반도체 메모리의 특정한 워드라인이나 특정한 비트라인이 억세스되는 횟수가 다른 워드라인들이나 비트라인들에 비해 월등히 많은 경우에, 그 특정한 워드라인의 인접 워드라인들에 연결된 메모리 셀들이나, 그 특정한 비트라인의 인접 비트라인들에 연결된 메모리 셀들의 데이터 리텐션 신뢰성은 상대적으로 저하될 수 있다.

즉, 특정 어드레스가 집중적으로 반도체 메모리에 인가되는 경우에 특정 어드레스가 가리키는 워드라인 또는 비트라인에 연결된 메모리 셀들과 그에 인접한 메모리 셀들의 데이터 안정성은 나빠질 수 있다. 왜냐하면, DRAM 등의 반도체 메모리에서 커플링이나 웰 바이어스 변동이 발생되면 스토리지 커패시터에 충전된 전하량이 변동되기 때문이다. 결국, DRAM 등의 반도체 메모리에서 1 또는 0을 나타내는 데이터는 메모리 셀을 구성하는 스토리지 커패시터에 전하(charge)량의 크기에 따라 결정된다. DRAM의 제조공정이 미세화됨에 따라 특정한 워드라인에 대한 억세스가 집중될 경우, 특정한 워드라인의 인접 워드라인들에 연결된 메모리 셀들이 디스터브(disturb)되거나 특정한 워드라인에 연결된 억세스 트랜지스터들에 스트레스(stress)를 받을 수 있다. 따라서, 메모리 셀들의 데이터 리텐션 타임(retention time)이 줄어들어 리프레쉬(refresh)특성이 나빠질 수 있다.

본 발명이 해결하고자 하는 기술적 과제는, 집중 어드레스를 캐어링하는 방법을 제공함에 있다.

본 발명이 해결하고자 하는 다른 기술적 과제는, 특정한 메모리 셀들에 대한 억세스 집중시 억세스 집중된 메모리 셀들의 인접 메모리 셀들에 대한 데이터 리텐션 신뢰성을 보장할 수 있는 메모리 시스템 및 집중 어드레스 캐어링 방법을 제공함에 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 일 양상에 따라, 반도체 메모리 장치는, 반도체 메모리 셀 어레이; 및

상기 반도체 메모리 셀 어레이의 워드라인들이 억세스될 때 상기 워드라인들 중 특정한 워드라인을 억세스하는 어드레스가 설정 시간 내에서 미리 설정된 횟수 이상으로 생성되는 지를 검출하는 메모리 콘트롤 장치가 집중 어드레스 검출신호를 발생할 경우에 상기 메모리 콘트롤 장치로부터 인가되는 상기 집중 어드레스 검출신호에 응답하여, 상기 특정한 워드라인에 인접된 워드라인들이 리프레쉬 되도록 하는 집중 어드레스 처리부를 포함한다.

본 발명의 개념에 따른 실시 예에서, 상기 인접된 워드라인들에 대한 리프레쉬는 1리프레쉬 사이클 동안에 적어도 2회 이상 수행될 수 있다.

본 발명의 개념에 따른 실시 예에서, 집중 어드레스 검출신호는 모드레지스터 셋 신호로서 인가되거나, 모드레지스터 셋 신호와 액티브 코멘드 신호로서 인가될 수 있다.

본 발명의 개념에 따른 실시 예에서, 상기 액티브 코멘드 신호의 인가 시에 집중 로우 어드레스를 수신할 수 있다.

본 발명의 개념에 따른 실시 예에서, 상기 모드레지스터 셋 신호가 디세이블되기 이전에 상기 액티브 코멘드 신호를 적어도 2회 이상 수신할 수 있다.

본 발명의 개념에 따른 실시 예에서, 상기 액티브 코멘드 신호의 인가 시에 집중 로우 어드레스의 인접 로우 어드레스들을 수신할 수 있다.

본 발명의 개념에 따른 실시 예에서, 집중 어드레스 검출신호는, 상기 반도체 메모리 장치의 설정된 리프레쉬 주기 동안에 N(N은 100,000이상의 자연수)회 이상 어드레스의 집중이 일어날 때, 인가될 수 있다.

본 발명의 개념에 따른 실시 예에서, 상기 집중 어드레스 처리부는,

상기 집중 로우 어드레스를 제어신호에 따라 디멀티플렉싱하는 디멀티플렉서;

상기 디멀티플렉서로부터 출력된 집중 로우 어드레스로부터 인접 로우 어드레스들을 추출하는 인접 로우 어드레스 추출기; 및

상기 인접 로우 어드레스 추출기로부터 출력된 인접 로우 어드레스들을 선택 제어신호에 따라 선택하여 출력하는 멀티플렉서를 포함할 수 있다.

본 발명의 개념에 따른 실시 예에서, 상기 인접 로우 어드레스들에 대응되는 워드라인들이 노말 워드라인들인 경우에 리프레쉬 동작을 위해 노말 로우 디코딩 패쓰가 활성화될 수 있다.

본 발명의 개념에 따른 실시 예에서, 상기 인접 로우 어드레스들에 대응되는 워드라인들이 리던던시 워드라인들인 경우에 리프레쉬 동작을 위해 스페어 로우 디코딩 패쓰가 활성화될 수 있다.

본 발명의 개념에 따른 실시 예에서, 상기 집중 로우 어드레스나 상기 인접 로우 어드레스들을 직접적으로 수신하여 저장하기 위한 다용도 레지스터를 더 구비할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 다른 양상에 따라, 메모리 콘트롤 장치는, 인가되는 논리 어드레스를 수신하여 반도체 메모리 장치의 억세스를 위한 물리 어드레스로 변환하는 어드레스 변환부;

상기 물리 어드레스와 코멘드 신호를 수신하여, 상기 반도체 메모리 장치의 특정한 워드라인이 집중적으로 억세스되는 지를 감시하는 모니터링부; 및

상기 논리 어드레스와 메모리 요청 신호를 수신하며, 상기 모니터링부의 출력결과가 집중 어드레스로서 나타난 경우에 집중 어드레스 검출신호를 상기 반도체 메모리 장치로 인가하여, 상기 특정한 워드라인에 인접된 워드라인들에 연결된 메모리 셀들이 받게 될 스트레스나 디스터브가 완화되도록 하는 제어 로직을 포함한다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 또 다른 양상에 따라, 집중 어드레스 캐어링 방법은,

반도체 메모리의 임의의 워드라인 또는 임의의 비트라인을 반복적으로 선택하는 어드레스가 미리 설정된 횟수 이상으로 생성되는 지를 모니터링하고,

상기 미리 설정된 횟수 이상으로 생성된 경우에, 상기 임의의 워드라인에 인접한 워드라인들에 연결된 메모리 셀들 또는 임의의 비트라인에 인접한 비트라인들에 연결된 메모리 셀들이 받게 될 스트레스나 디스터브를 방지 또는 완화하는 단계들을 포함한다.

반도체 메모리 셀 어레이의 워드라인들이 억세스될 때 상기 워드라인들 중 특정한 워드라인을 억세스하는 로우 어드레스가 설정 시간 내에서 미리 설정된 횟수 이상으로 생성되는 지를 검출하는 메모리 콘트롤 장치가 집중 어드레스 검출신호를 발생할 경우에 상기 메모리 콘트롤 장치로부터 인가되는 상기 집중 어드레스 검출신호를 수신하고;

상기 특정한 워드라인에 인접한 워드라인들을 액티베이션하고;

상기 인접한 워드라인들에 연결된 메모리 셀들을 리프레쉬하는 단계들을 포함한다.

본 발명의 실시 예들에 따르면, 어드레스 집중 시에 임의의 워드라인에 인접한 워드라인들에 연결된 메모리 셀들 또는 임의의 비트라인에 인접한 비트라인들에 연결된 메모리 셀들이 받게 될 스트레스나 디스터브가 완화된다.

따라서, 억세스 집중이 발생될 시 반도체 메모리의 셀 데이터 변질(corruption)이 방지 또는 완화된다.

도 1은 본 발명의 개념에 따른 메모리 시스템의 구성 블록도 이다.
도 2는 도 1중 DRAM의 개략적 회로 블록도 이다.
도 3은 도 1중 집중 어드레스 처리부의 예시적 블록도 이다.
도 4는 도 1중 메모리 콘트롤 장치에 의해 제공되는 집중 어드레스 검출신호의 전달 형태들을 보여주는 테이블 이다.
도 5는 도 4에 따른 집중 어드레스 검출신호의 전달 타이밍을 보여주는 일예시도 이다.
도 6은 도 4에 따른 집중 어드레스 검출신호의 전달 타이밍을 보여주는 다른 예시도 이다.
도 7은 도 4에 따른 집중 어드레스 검출신호의 전달 타이밍을 보여주는 또 다른 예시도 이다.
도 8은 도 3에 따른 리프레쉬 동작 수행의 타이밍을 보여주는 예시도 이다.
도 9는 본 발명의 개념에 따른 메모리 시스템의 또 다른 구성 블록도 이다.
도 10은 도 1중 메모리 콘트롤 장치의 변형 예를 보여주는 구성 블록도 이다.
도 11은 도 1에 따른 집중 어드레스 캐어링의 동작 제어 흐름도 이다.
도 12는 본 발명의 개념이 적용된 데이터 스토리지 장치의 예시적 블록도 이다.
도 13은 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도 이다.
도 14는 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도 이다.
도 15는 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도 이다.
도 16은 쓰루 실리콘 비아(TSV)에 적용된 본 발명의 응용 예를 도시한 블록도 이다.

위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.

또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.

여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM 등과 같은 반도체 메모리 장치에 대한 기본적 데이터 억세스 동작과 리프레쉬 동작 및 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.

도 1은 본 발명의 개념에 따른 메모리 시스템의 구성 블록도이다.

도 1을 참조하면, 프로세서(100)에 연결된 메모리 시스템은, 메모리 콘트롤 장치(200)와 반도체 메모리 장치(300)를 포함한다.

메모리 콘트롤 장치(200)는 어드레스 변환부(210), 모니터(230), 및 제어 로직(220)을 포함한다.

상기 어드레스 변환부(210)는 버스(B2)를 통해 인가되는 논리 어드레스(LADD)를 수신하여 반도체 메모리 장치(300)의 억세스를 위한 물리 어드레스(ADD)로 변환한다.

상기 모니터(230)는 상기 물리 어드레스(ADD)와 코멘드 신호(CMD)를 수신하여, 상기 반도체 메모리 장치(300)의 특정한 워드라인이 집중적으로 억세스되는 지를 감시한다. 상기 모니터(230)는 상기 반도체 메모리 장치의 설정된 리프레쉬 주기 동안에 N(예시적으로 N은 100,000이상의 자연수)회 이상 어드레스의 집중이 일어나는 지를 내부의 카운터를 이용하여 카운팅할 수 있다. 결국, 특정한 워드라인을 선택하는 로우 어드레스가 설정된 타임 구간 동안에 일정 횟수 이상으로 발생되면, 상기 모니터(230)에 의해 어드레스 집중이 감지된다.

상기 제어 로직(220)는 상기 논리 어드레스(LADD)와, 버스(B3)를 통해 인가되는 메모리 요청 신호(MREQ)를 수신하며, 상기 모니터(230)의 출력결과가 집중 어드레스로서 나타난 경우에 집중 어드레스 검출신호를 라인(L3)상에 출력한다. 이에 따라, 상기 반도체 메모리 장치(300)의 상기 특정한 워드라인에 인접된 워드라인들에 연결된 메모리 셀들이 받게 될 스트레스나 디스터브가 완화되도록 한다.

비록 도면에서는 상기 메모리 콘트롤 장치(200)가 버스들(B1,B2,B3)을 통해 프로세서(100)와 연결되어 있는 것으로 나타나 있지만, 상기 메모리 콘트롤 장치(200)는 상기 프로세서(100)에 임베디드되어 구성될 수도 있다.

상기 반도체 메모리 장치(300)는 다이나믹 랜덤 억세스 메모리(이하 DRAM)등과 같은 휘발성 반도체 메모리 장치일 수 있다.

상기 DRAM(300)은, 반도체 메모리 셀 어레이(도 2의 320)와, 반도체 메모리 셀 어레이(320)의 특정한 워드라인을 억세스하는 어드레스가 집중적으로 발생될 때 인가되는 집중 어드레스 검출신호에 응답하여, 상기 특정한 워드라인에 인접된 워드라인들이 리프레쉬 되도록 하는 집중 어드레스 처리부(301)를 구비한다.

상기 DRAM(300)의 구성 예시는 도 2에서 보여진다.

도 2는 도 1중 DRAM의 개략적 회로 블록도이다.

도 2를 참조하면, DRAM(300)은 로우 디코더(310), 메모리 셀 어레이(320), 센스앰프 회로(330), 컬럼 디코더(340), 입출력 버퍼(350), 코멘드 버퍼(360), 및 리프레쉬 제어회로(370)를 포함할 수 있다.

상기 DRAM(300)은 도 3에서 보여지는 바와 같은 집중 어드레스 처리부(301)의 구성을 제외하면, 통상적인 DRAM 이다. 도 2의 회로 구성은 본 발명의 실시 예에서는 어드레스 집중시의 문제에 대한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 도시된 것이다.

도 2에서, 메모리 셀 어레이(320)는 복수의 메모리 셀을 행과 열의 매트릭스 형태로 구비한다. 각 메모리 셀(MC)은 하나의 억세스 트랜지스터(AT)의 스토리지 커패시터(SC)구성된다. 상기 억세스 트랜지스터(AT)의 게이트는 대응되는 워드라인(WLi)에 연결된다. 상기 억세스 트랜지스터(AT)의 드레인은 대응되는 비트라인(BLi)에 연결된다. 동일 워드라인에 연결된 복수의 메모리 셀은 메모리 페이지를 이룬다.

셀 데이터의 상태는 상기 스토리지 커패시터(SC)에 저장되는 전하의 양으로서 결정된다. 상기 스토리지 커패시터(SC)에 저장되는 전하는 시간이 경과함에 따라 누설되므로, 셀 데이터의 상태가 변하기 전에 데이터를 리스토어하는 리프레쉬 동작이 상기 DRAM(300)에서는 필요하다.

로우 디코더(310)는 로우 어드레스를 디코딩하여 메모리 셀 어레이(320)의 로우 라인(워드라인)을 선택한다.

컬럼 디코더(340)는 컬럼 어드레스 디코딩하여 메모리 셀 어레이(320)의 컬럼 라인(비트라인)을 선택한다.

센스앰프 회로(330)는 상기 비트라인에 나타나는 메모리 셀의 데이터를 감지 및 증폭한다.

입출력 버퍼(350)는 외부에서 인가되는 라이트 데이터를 버퍼링하여 선택된 메모리 셀에 저장되도록 하고, 메모리 셀로부터 리드된 데이터를 버퍼링하여 외부로 출력한다.

코멘드 버퍼(360)는 외부에서 인가되는 코멘드(CMD)를 버퍼링한다. 상기 코멘드는 디코딩되어 DRAM(300)의 억세스 동작이 코멘드에 따라 수행될 수 있게 한다.

리프레쉬 제어회로(370)는 상기 메모리 셀들이 리프레쉬 되도록 하기 위해 리프레쉬 제어신호(RC)를 생성한다. 상기 리프레쉬 제어회로(370)는 코맨드 신호들(RASB,CASB,WEB,CSB)과 모드 레지스터 셋 신호는 상기 리프레쉬 제어신호를 생성하는데 필요한 리프레쉬 코맨드 신호로서 사용될 수 있다.

상기 DRAM(300)은 메모리 억세스 동작 시에는 오토 리프레쉬를 수행하고, 스탠바이 동작시에는 셀프 리프레쉬를 수행한다.

디자인 룰의 축소에 따라 상기 메모리 셀 어레이(320)의 메모리 셀들이 연결된 워드라인들(WL1,WL2) 간의 간격(P)은 점점더 줄어든다. 예를 들어, 특정한 워드라인(WL1)이 타 워드라인들에 비해 상대적으로 빈번하게 억세스되는 경우에 상기 특정한 워드라인(WL1)에 인접한 인접 워드라인들(WL0,WL2)에 연결된 메모리 셀들이 보유한 데이터는, 커플링(coupling) 영향등에 기인하는 공간적 간섭(spatial disturbance)에 의해, 변질(corruption)될 수 있다. 즉, 데이터 리텐션 신뢰성이 저하되고, 리프레쉬 특성도 나빠진다. 한편, 상기 특정한 워드라인(WL1)에 연결된 메모리 셀들은 억세스 횟수에 비례하여 자주 리프레쉬되므로 데이터 리텐션 특성 저하는 염려되지 않을 수 있다.

결국, 집중적으로 억세스되는 워드라인에 인접한 워드라인들에 연결된 메모리 셀들이 나쁜 영향을 받게 되는 것이다.

도 2에서와 같은 DRAM(300)은 전원이 오프되면 메모리 셀에 저장하고 있던 데이터가 소멸되어 버리는 휘발성 반도체 메모리 장치이다. 또한, DRAM(300)은 메모리 동작 시에 흐르는 누설전류(leakage current)에 기인하여, 메모리 셀에 저장된 데이터를 읽은 다음 해당 메모리 셀로 읽은 데이터를 리스토어링 하는 리프레쉬 동작을 필요로 한다.

DRAM의 리프레쉬 동작은 데이터 리드 동작과 유사하지만 데이터를 장치 외부로 출력하지 않는다는 점에서 데이터 리드 동작과는 구별된다.

일반적으로 DRAM의 리프레쉬 동작은, RASB(row address strobe)신호를 논리 '하이'에서 논리 '로우'로 변경하여 DRAM에 인가하고, 리프레쉬 되어질 로우 어드레스에 대응되는 워드 라인을 활성화한 후, 메모리 셀의 데이터를 센싱하는 비트라인 센스 앰프를 구동함에 의해 이루어진다.

통상적인 DRAM의 리프레쉬 규격은 4Mega에서 16ms/1024(cycle)이다. 즉, 15.6μ초(sec)의 리프레쉬 간격(refresh interval)을 유지하도록 권고되고 있다. 15.6μsec의 주기로 메모리 콘트롤 장치(200)에서는 DRAM(300)으로 리프레쉬 코맨드(refresh command)를 인가한다. 리프레쉬 시간(refresh time)은 전체 로우(row) 개수 및 DRAM의 리프레쉬 사이클(refresh cycle) 수에 따라 결정된다. 예컨대 4096 리프레쉬 사이클의 경우 리프레쉬 시간은 15.6μsec와 4096의 곱으로 되어 64밀리 초(ms)가 된다.

리프레쉬 동작의 경우에는 상기 리프레쉬 제어신호(RC)에 따라 리프레쉬 인에이블 신호가 하이 레벨일 때, 해당 워드라인들이 액티베이션되고, 비트라인 센싱이 수행된다. 한편, 상기 리프레쉬 인에이블 신호가 로우일 때, 해당 워드라인들이 디세이블되고 비트라인 프리차아지가 수행된다.

상기 DRAM(300)내에 집중되는 어드레스를 모니터링하는 모니터(230)를 설치하는 경우에 에리어 페널티(area penalty)와 퍼포먼스 페널티(performance penalty)가 발생될 수 있다. 따라서, 본 발명의 실시 예들에서는 상기 모니터(230)를 메모리 콘트롤 장치(200)의 내부 또는 외부에 설치하여 두고, 상기 DRAM(300)은 집중 어드레스 검출 신호를 코멘드의 형태로서 수신하는 스킴을 취하고 있다.

결국, 특정 어드레스가 미리 설정된 회수(Ex. 100,000회)이상으로 반복적으로 들어오면, 모니터(230)의 모니터링 동작에 의해 어드레스 집중이 감지된다.

어드레스 집중의 감지 시에, 인접 워드라인들에 연결된 메모리 셀들의 데이터 리텐션 특성을 개선하는 다양한 집중 어드레스 캐어링 방법들이 강구될 수 있다.

첫째로, 억세스 집중된 워드라인에 인접한 워드라인들에 연결된 메모리 셀들 또는 억세스 집중된 비트라인에 인접한 비트라인들에 연결된 메모리 셀들에 대한 리프레쉬 주기를 설정된 리프레쉬 주기보다 짧게 하는 방법이 있다.

둘째로, 억세스 집중된 워드라인에 인접한 워드라인들에 연결된 메모리 셀들 또는 억세스 집중된 비트라인에 인접한 비트라인들에 연결된 메모리 셀들에 대한 리프레쉬를 상기 억세스 집중된 워드라인 또는 상기 억세스 집중된 비트라인이 선택될 때 수행하는 방법이 있다.

셋째로, 억세스 집중된 워드라인에 연결된 메모리 셀들의 데이터 또는 억세스 집중된 비트라인에 연결된 메모리 셀들의 데이터를 다른 워드라인 또는 다른 비트라인에 연결된 메모리 셀들로 카피한 다음, 상기 미리 설정된 횟수 이상부터는 상기 카피된 데이터가 억세스되도록 하는 어드레스 리맵핑 방법이 있다.

넷째로, 억세스 집중된 워드라인에 연결된 메모리 셀들의 데이터 또는 억세스 집중된 비트라인에 연결된 메모리 셀들의 데이터를 상기 반도체 메모리를 구성하는 메모리 셀들과는 다른 이종 메모리 셀들(예 SRAM셀)로 옮긴 다음, 상기 미리 설정된 횟수 이상부터는 상기 이종 메모리 셀들로 옮겨진 데이터가 억세스되도록 하는 데이터 캐싱 방법이 있다.

본 발명의 실시 예에서는, 억세스 집중 시에 집중 어드레스 검출 신호를 모드 레지스터 셋 코멘드 신호로서 DRAM(300)에 제공하고, DRAM(300)이 내부적으로 희생 메모리 셀들에 대한 리프레쉬를 강화하는 두번째 방법에 대한 예가 주로 설명될 것이다.

도 3은 도 1중 집중 어드레스 처리부의 예시적 블록도이다.

도 3을 참조하면, 집중 어드레스 처리부(301)는, 디멀티플렉서(302), 인접 로우 어드레스 추출기(304), 및 멀티플렉서(306)를 포함한다.

상기 디멀티플렉서(302)는 상기 집중 로우 어드레스(EADD)를 제어신호(SEL1)에 따라 디멀티플렉싱한다.

상기 인접 로우 어드레스 추출기(304)는 상기 디멀티플렉서(304)로부터 출력된 집중 로우 어드레스로부터 인접 로우 어드레스들을 추출한다.

상기 멀티플렉서(306)는 상기 인접 로우 어드레스 추출기(304)로부터 출력된 인접 로우 어드레스들을 선택 제어신호(SEL2)에 따라 선택하여 출력한다.

스페어 디코딩 패쓰(309)를 포함하는 디코딩 패쓰(308)는 상기 인접 로우 어드레스들을 디코딩하여 워드라인 인에이블 신호를 상기 메모리 셀 어레이(320)에 인가한다.

도 3에서의 상기 집중 어드레스 처리부(301)는 도 2의 리프레쉬 콘트롤러(370)에 구현될 수 있으며, 상기 디코딩 패쓰(308)는 도 2의 로우 디코더(310) 및 디코더(340)에 대응될 수 있다.

도 4는 도 1중 메모리 콘트롤 장치에 의해 제공되는 집중 어드레스 검출신호의 전달 형태들을 보여주는 테이블이다.

도 4를 참조하면, 메모리 콘트롤 장치(200)의 제어 로직(220)이 집중 어드레스 검출신호의 발생 시에 DRAM(300)으로 신호들을 전달하는 예들이 보여진다.

먼저, 제1 케이스는 4a와 같이 MPR(멀티 퍼포즈 레지스터) 라이트 기능을 활용하여 DRAM(300)에 집중 어드레스를 알리는 것이다. 결국, 상기 DRAM(300)이 DDR 4 스펙을 따르는 경우에 상기 메모리 콘트롤 장치(200)는 집중 어드레스 검출신호의 발생 시에 DRAM(30)내의 다용도 레지스터에 집중 어드레스를 직접적으로 라이트한다. 이 경우에 집중 어드레스는 라인(L1)을 통해 DRAM(300)의 다용도 레지스터에 저장된다. 상기 DRAM(300)은 상기 다용도 레지스터에 집중 어드레스가 씌여지면 정해진 프로토콜에 따라, 희생 메모리 셀들의 데이터 리텐션 특성을 개선하는 다양한 동작들 중 하나를 수행할 수 있다.

제2 케이스는 4b와 같이 모드 레지스터 셋(MRS)신호와 집중 로우 어드레스를 DRAM(300)으로 인가하는 것이다.

제3 케이스는 4c와 같이 모드 레지스터 셋(MRS)신호와 2회 이상의 집중 로우 어드레스를 DRAM(300)으로 인가하는 것이다.

제4 케이스는 4d와 같이 모드 레지스터 셋(MRS)신호와 집중 로우 어드레스의 인접 로우 어드레스들을 DRAM(300)으로 인가하는 것이다.

도 5는 도 4에 따른 집중 어드레스 검출신호의 전달 타이밍을 보여주는 일예시도이다.

도 5를 참조하면, 상기 제2 케이스에 따른 전달 타이밍이 보여진다. 먼저, 제1 타임 구간(T1)에서 MRS 인에이블 신호가 도 1의 라인(L3)을 통해 인가된다. 제2 타임 구간(T2)에서 액티브 코멘드 신호가 인가될 때, 집중 로우 어드레스(CRA)가 도 1의 라인(L2)을 통해 인가된다. 제3 타임 구간(T3)에서는 프리차아지 코멘드가 인가되고, 제4 타임 구간(T4)에서는 MRS 디세이블 신호가 도 1의 라인(L3)을 통해 인가된다.

도 5에서와 같은 코멘드 신호들과 집중 로우 어드레스를 DRAM(300)이 수신하면, 집중 어드레스 처리부(301)는 인접 워드라인 어드레스를 추출하고, 상기 억세스 집중된 워드라인에 인접된 워드라인들이 리프레쉬되도록 할 수 있다. 이 경우에 인접된 워드라인들이 리페어된 워드라인들인 경우에는 도 3의 스페어 디코딩 패쓰(309)가 노말 디코딩 패쓰 대신에 활성화되어 리던던시 워드라인들이 결함난 워드라인들 대신에 액티베이션된다.

도 6은 도 4에 따른 집중 어드레스 검출신호의 전달 타이밍을 보여주는 다른 예시도이다.

도 6을 참조하면, 상기 제3 케이스에 따른 전달 타이밍이 보여진다. 먼저, 제1 타임 구간(T1)에서 MRS 인에이블 신호가 도 1의 라인(L3)을 통해 인가된다. 제2 타임 구간(T2)에서 액티브 코멘드 신호가 인가될 때, 집중 로우 어드레스(CRA1)가 도 1의 라인(L2)을 통해 인가된다. 제3 타임 구간(T3)에서는 프리차아지 코멘드가 인가된다. 소정 타임이 경과된 이후에, 제4 타임 구간(T4)에서 액티브 코멘드 신호가 인가될 때, 집중 로우 어드레스(CRA2)가 도 1의 라인(L2)을 통해 재차로 인가된다. 이어서 제5 타임 구간(T5)에서는 프리차아지 코멘드가 인가되고, 제6 타임 구간(T6)에서는 MRS 디세이블 신호가 도 1의 라인(L3)을 통해 인가된다.

도 6에서와 같은 코멘드 신호들과 반복적으로 인가되는 집중 로우 어드레스를 DRAM(300)이 수신하면, DRAM(300)내의 집중 어드레스 처리부(301)는 인접 워드라인 어드레스를 추출하고, 상기 억세스 집중된 워드라인에 인접된 워드라인들이 적어도 2회 이상 리프레쉬되도록 할 수 있다. 마찬가지로, 이 경우에 인접된 워드라인들이 리페어된 워드라인들인 경우에는 도 3의 스페어 디코딩 패쓰(309)가 노말 디코딩 패쓰 대신에 활성화되어 리던던시 워드라인들이 결함난 워드라인들 대신에 액티베이션된다.

도 7은 도 4에 따른 집중 어드레스 검출신호의 전달 타이밍을 보여주는 또 다른 예시도이다.

도 7을 참조하면, 상기 제4 케이스에 따른 전달 타이밍이 보여진다. 먼저, 제1 타임 구간(T1)에서 MRS 인에이블 신호가 도 1의 라인(L3)을 통해 인가된다. 제2 타임 구간(T2)에서 액티브 코멘드 신호가 인가될 때, 집중 로우 어드레스(CRA)가 도 1의 라인(L2)을 통해 인가된다.

제4 타임 구간(T4)에서 액티브 코멘드 신호가 인가될 때, 집중 로우 어드레스의 상위 인접 어드레스(CRA+1)가 도 1의 라인(L2)을 통해 인가된다. 제6 타임 구간(T6)에서 액티브 코멘드 신호가 인가될 때, 집중 로우 어드레스의 하위 인접 어드레스(CRA-1)가 도 1의 라인(L2)을 통해 인가된다.

이어서 제7 타임 구간(T7)에서는 프리차아지 코멘드가 인가되고, 제8 타임 구간(T6)에서는 MRS 디세이블 신호가 도 1의 라인(L3)을 통해 인가된다.

도 7에서와 같은 코멘드 신호들과 집중 로우 어드레스 및 인접 로우 어드레스들을 DRAM(300)이 수신하면, DRAM(300)내의 집중 어드레스 처리부(301)는 인접 워드라인 어드레스들을 추출하는 부담으로부터 해소된다. 결국, 이 경우에는 인접 워드라인 어드레스들에 대응되는 인접 워드라인들이 리페어된 경우인지의 유무만을 체크하고, 해당되는 워드라인들을 리프레쉬하면 된다.

도 8은 도 3에 따른 리프레쉬 동작 수행의 타이밍을 보여주는 예시도이다.

도 8을 참조하면, 1 리프레쉬 사이클이 8k 워드라인들을 리프레쉬 하는 경우라고 하면, 2k 마다 인접 워드라인들에 대한 리프레쉬를 추가적으로 수행하는 예가 보여진다. 도 8에서 참조 부호들(81,82,83,84)은 2k 마다 인접 워드라인들에 대한 리프레쉬를 추가적으로 수행하는 것을 나타낸다. 결국 인접 워드라인들에 대한 리프레쉬 횟수는 1(원래 할당된 리프레쉬 횟수)+4(추가 리프레쉬 횟수)가 되어 5회로 된다.

이와 같은 리프레쉬의 수행에 의해, 어드레스 집중 시 억세스 집중된 워드라인에 인접한 워드라인들에 연결된 메모리 셀들 또는 억세스 집중된 비트라인에 인접한 비트라인들에 연결된 메모리 셀들이 받게 될 스트레스나 디스터브가 완화된다. 따라서, 억세스 집중이 발생될 시 반도체 메모리의 셀 데이터 변질(corruption)이 방지 또는 완화된다.

도 9는 본 발명의 개념에 따른 메모리 시스템의 또 다른 구성 블록도이다.

도 9를 참조하면, 모니터링 회로(250)가 메모리 콘트롤 장치(200)의 외부에 설치된 예가 보여진다.

상기 모니터링 회로(250)는 도 1의 모니터(230)와 마찬가지로, 물리 어드레스와 코멘드 신호를 수신하여, 상기 반도체 메모리 장치의 특정한 워드라인이 집중적으로 억세스되는 지를 감시하는 기능을 한다.

도 9의 메모리 시스템은 상기 모니터링 회로(250)가 메모리 콘트롤 장치(200)의 외부에 설치된 것을 제외하고는 회로의 동작이나 시스템의 전체 동작은 도 1과 동일할 수 있다.

도 9의 메모리 시스템은 메모리 콘트롤 장치(200)의 하드웨어 구성부담을 경감시키며, 선택적으로 모니터링 회로(250)와의 연동을 채택할 수 있는 이점이 있다.

도 10은 도 1중 메모리 콘트롤 장치의 변형 예를 보여주는 구성 블록도이다.

도 10을 참조하면, 도 1의 어드레스 변환부(210)가 제거되는 대신에 페이지 레지스터(215)를 구비하는 메모리 콘트롤 장치(200)의 구성이 보여진다.

상기 페이지 레지스터(215)는 데이터 버스(DBUS)와 DQ 라인(L1)간에 연결된다. 상기 페이지 레지스터(215)는 DRAM 셀과는 다른 이종의 메모리 셀 예컨대 플립플롭 구조를 갖는 SRAM 셀을 구비하는 셀 어레이를 포함할 수 있다. 사안이 다른 경우에 상기 페이지 레지스터(215)는 불휘발성 메모리 셀들로 이루어진 메모리일 수 있다.

상기 모니터(230)이 출력결과가 집중 어드레스로서 나타난 경우에 상기 제어 로직(220)은 집중 어드레스 검출신호를 상기 DRAM(300)으로 인가한다. 이 경우에 상기 DRAM(300)은 억세스 집중된 워드라인에 연결된 메모리 셀들의 데이터를 상기 DQ 라인(L1)으로 출력한다. 상기 DQ 라인(L1)으로 출력된 데이터는 상기 페이지 레지스터(215)로 카피된다.

상기 데이터가 상기 페이지 레지스터(215)에 저장된 이후에, 상기 집중된 워드라인을 억세스하기 위한 어드레스가 들어오면, 상기 제어 로직(220)은 상기 집중된 워드라인이 액티베이션되도록 함이 없이, 상기 페이지 레지스터(215)에 저장된 데이터가 상기 버스(DBUS)로 출력되도록 하거나 라이트 데이터가 상기 페이지 레지스터(215)에 저장되도록 한다.

따라서, 억세스 집중된 특정한 워드라인은 설정된 억세스 금지 타임동안 활성화되지 않는다. 그러므로, 상기 특정한 워드라인에 인접된 워드라인들에 연결된 메모리 셀들이 받게 될 스트레스나 디스터브가 완화된다.

상기 억세스 금지 타임이 경과하면, 상기 페이지 레지스터(215)에 저장된 데이터는 상기 억세스 집중되었던 상기 특정한 워드라인에 연결된 메모리 셀들에 저장된다. 한편, 어드레스 리맵핑을 수행할 경우에, 상기 페이지 레지스터(215)에 저장된 데이터는 상기 억세스 집중되었던 상기 특정한 워드라인과는 다른 워드라인에 연결된 메모리 셀들에 저장될 수 있다.

도 10의 경우에는 데이터 캐시 스키마에 의해 억세스 집중된 워드라인의 인접 워드라인들에 연결된 메모리 셀들이 캐어된다. 따라서, 인접 워드라인들에 연결된 메모리 셀들의 리프레쉬를 제어하는 리프레쉬 강화 방법은 배제될 수 있다.

도 11은 도 1에 따른 집중 어드레스 캐어링의 동작 제어 흐름도이다.

도 11을 참조하면, 단계 S100에서, 집중 제어 모드의 실행 유무가 체크된다. 상기 집중 제어 모드의 실행 유무는 제조 메이커나 유우저의 선택에 의해 결정될 수 있다. 즉, 예를 들어, SSD나 반도체 메모리의 수명이나 퍼포먼스를 관리하기 위해 유우저는 상기 집중 제어 모드의 실행을 세팅할 수 있다.

또한, 상기 집중 제어 모드는 파워 온오프의 횟수 또는 시스템의 일정한 사용시간이 경과함에 따라, 자동적으로 세팅될 수도 있음은 물론이다.

단계 S110에서 도 1의 모니터(230)는 특정 로우 어드레스가 집중되는 지를 체크한다. 상기 모니터(230)에 의해 반도체 메모리 장치(300)의 임의의 워드라인을 반복적으로 선택하는 어드레스가 미리 설정된 횟수 이상으로 체크된 경우에, 콘트롤 로직(220)은 집중 어드레스 검출 신호를 생성한다.

단계 S120에서 특정 로우 어드레스의 인접 워드라인들을 찾는 동작이 실행된다. 상기 인접 워드라인들을 찾는 동작은 도 3의 인접 워드라인 어드레스 추출기(304)에 의해 수행될 수 있다. 또한, 상기 콘트롤 로직(220)이 인접 어드레스들을 직접적으로 찾을 수도 있다.

한편, 인접 워드라인들을 찾는 동작 대신에, 상기 집중 어드레스 검출 신호의 생성 시 상기 콘트롤 로직(220)는 집중 워드라인에 연결된 메모리 셀들로부터 데이터를 카피하여 도 10의 페이지 레지스터(215)에 저장할 수 있다.

단계 S130에서, 상기 인접 워드라인들을 찾은 경우에 상기 DRAM(300)에서는 리프레쉬 사이클 동안 설정된 횟수 만큼 인접 워드라인들이 예를 들어 도 8에서와 같이 리프레쉬될 수 있다.

한편, 페이지 레지스터(215)에 데이터가 저장된 경우에 전술한 바와 같이 페이지 캐싱 및 어드레스 리맵핑이 수행될 수 있다.

이와 같이, 특정 워드라인에 대한 억세스 집중 시, 페이지 캐싱이나 리프레쉬 강화 동작을 수행함에 의해, 특정 워드라인에 인접한 워드라인들에 연결된 메모리 셀들이 받게 될 스트레스나 디스터브가 완화 또는 제거된다.

도 12는 본 발명의 개념이 적용된 데이터 스토리지 장치의 예시적 블록도이다.

도 12를 참조하면, 데이터 스토리지 장치는 마이크로 프로세서(100), 입출력 디바이스(500), 메모리 콘트롤러(200), DRAM(300), 및 플래시 메모리(400)를 포함할 수 있다.

버스(B1)를 통해 상기 마이크로 프로세서(100)에 연결된 메모리 콘트롤러(200)는 버스(B2)를 통해 DRAM(300)과 연결된다.

불휘발성 메모리로서 플래시 소거가 가능한 플래시 메모리(400)는 버스(B3)를 통해 상기 메모리 콘트롤러(200)와 연결된다.

입출력 소자(500)는 버스(B4)를 통해 상기 마이크로 프로세서(100)에 연결된다.

상기 메모리 콘트롤러(200)는 SSD 등과 같은 데이터 스토리지 장치 내에서 상기 DRAM(300)을 유우저 데이터 버퍼로서 이용할 수 있다.

상기 메모리 콘트롤러(200)는 동일한 논리 블록어드레스(LBA)의 요청이 상기 마이크로 프로세서(100)의 호스트 버스 어댑터(HBA)로부터 계속적으로 발생되는 경우에 주기적으로 상기 DRAM(300)의 메모리 영역을 무효화 혹은 재할당할 수 있다. 또한, 상기 메모리 콘트롤러(200)는 상기 마이크로 프로세서(100)가 상기 DRAM(300)의 특정한 워드라인을 집중적으로 억세스할 경우에 집중 어드레스 검출신호를 생성한다. 따라서, 데이터의 페이지 캐싱이나, 어드레스 리맵핑, 또는 상기 DRAM(300)에서의 리프레쉬 동작실행에 의해, 집중 억세스되는 워드라인에 인접한 워드라인들에 연결된 희생(victim)메모리 셀들이 보유한 셀 데이터의 변질이 방지 또는 최소화된다.

이와 같이, 셀 데이터의 변질이 발생되지 않도록 하거나 완화되도록 하면, 데이터 스토리지 장치의 신뢰성이 개선되고, 동작 퍼포먼스가 향상된다.

도 13은 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 13을 참조하면, 메모리 시스템은 콘트롤러(1000)와 메모리 디바이스(2000)를 포함한다. 상기 콘트롤러(1000)는 본 발명의 실시 예에 따른 모니터(230)를 포함한다. 또한, 상기 메모리 디바이스(2000)는 집중 어드레스 처리부(301)를 포함한다. 상기 콘트롤러(1000)는 버스(BUS)를 통해 코맨드, 어드레스, 및 라이트 데이터를 상기 메모리 디바이스(2000)에 인가할 수 있다.

상기 콘트롤러(1000)의 상기 모니터(230)는 상기 메모리 디바이스(2000)의 워드라인들중 특정 워드라인을 억세스 하기 위한 로우 어드레스가 집중적으로 수신되는 지를 체크한다. 어드레스가 집중적으로 수신될 때 상기 콘트롤러(1000)는 집중 어드레스 검출신호를 생성하여, 특정 워드라인에 대한 어드레스 집중을 해소하거나, 특정 워드라인에 인접한 워드라인들에 연결된 메모리 셀들이 리프레쉬되도록 한다.

따라서, 임의의 특정한 워드라인에 대한 억세스가 집중적으로 발생되는 경우에도 상기 인접 워드라인들에 연결된 메모리 셀들 내에 저장된 셀 데이터는 변질되기 어렵다. 즉, 워드라인의 인접 워드라인들에 연결된 메모리 셀들은 커플링(coupling) 영향등에 기인되는 공간적 간섭(spatial disturbance)으로부터 해방되거나 강건(robust)해진다.

따라서, 메모리 시스템의 신뢰성이 개선되고 동작 퍼포먼스가 향상된다.

도 14는 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 14를 참조하면, 모바일 기기는 트랜시버 및 모뎀(1010), CPU(1001), DRAM(2001), 플래시 메모리(1040), 디스플레이 유닛(1020), 및 유우저 인터페이스(1030)를 포함할 수 있다.

상기 CPU(1001), DRAM(2001), 및 플래시 메모리(1040)는 경우에 따라 하나의 칩으로 제조 또는 패키징될 수 있다. 결국, 상기 DRAM(2001) 및 플래시 메모리(1040)는 상기 모바일 기기에 임베디드될 수도 있다.

상기 모바일 기기가 휴대용 통신 디바이스인 경우에, 상기 트랜시버 및 모뎀(1010)은 통신 데이터의 송수신 및 데이터 변복조 기능을 수행한다.

상기 CPU(1001)는 미리 설정된 프로그램에 따라 상기 모바일 기기의 제반 동작을 제어한다. 여기서, 상기 CPU(1001)는 본 발명의 실시 예에 따른 모니터(230)를 구비할 수 있다.

상기 DRAM(2001)은 시스템 버스(1100)를 통해 상기 CPU(1001)와 연결되며, 상기 CPU(1001)의 버퍼 메모리 또는 메인 메모리로서 기능할 수 있다. 상기 DRAM(2001)은 빅팀 메모리 셀들에 대한 리프레쉬 동작을 제어하기 위해 집중 어드레스 처리부(301)를 포함할 수 있다.

상기 CPU(1001)는 시스템 버스(1100)를 통해 코맨드, 어드레스, 및 라이트 데이터를 상기 DRAM(2001)에 인가할 수 있다.

상기 CPU(1001)의 상기 모니터(230)는 상기 DRAM(2001)의 워드라인 중 특정 워드라인을 억세스 하기 위한 로우 어드레스가 집중적으로 수신되는 지를 체크하여 특정한 로우 어드레스를 집중수신 시에 집중 어드레스 검출신호를 생성한다.

상기 CPU(1001)의 상기 집중 어드레스 검출 신호의 생성에 따라, 상기 DRAM(2001)의 상기 특정 워드라인에 인접한 인접 워드라인들에 연결된 메모리 셀들이 리프레쉬된다. 그러한 리프레쉬 동작은 1리프레쉬 사이클 동안에 적어도 2회 이상 수행될 수 있다.

어드레스 집중 시에도, 집중 억세스되는 워드라인의 인접 워드라인들에 연결된 메모리 셀들은 커플링 영향 등에 기인되는 공간적 간섭으로부터 해방되거나 강건해진다. 따라서, 스마트 폰 등과 같은 모바일 기기의 신뢰성이 개선되고 동작 퍼포먼스가 향상된다.

한편, 상기 플래시 메모리(1040)는 노아 타입 혹은 낸드 타입 플래시 메모리일 수 있다.

상기 디스플레이 유닛(1020)은 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 상기 디스플레이 유닛(1020)은 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.

상기 유우저 인터페이스(1030)는 숫자키, 기능키 등을 포함하는 입력 소자일 수 있으며, 상기 전자 기기와 사람간을 인터페이싱하는 역할을 한다.

상기 모바일 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.

상기 모바일 기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.

비록 도면에는 도시되지 않았지만, 상기 모바일 기기에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.

상기 DRAM(2001)칩이나 상기 플래시 메모리(1040) 칩은 각기 혹은 함께 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.

비록, 도 14에서 플래시 메모리가 채용되는 것을 예로 들었으나, 다양한 종류의 불휘발성 스토리지가 사용될 수 있다.

상기 불휘발성 스토리지는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.

상기 불휘발성 스토리지는, 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.

도 15는 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도이다. 도 12를 참조하면, 고속 옵틱 I/0를 채용한 메모리 시스템(30)은, PCB 기판(31)에 탑재된 콘트롤러로서의 칩셋(200)과 메모리 모듈들(50,60)을 포함한다. 상기 메모리 모듈들(50,60)은 상기 PCB 기판(31)상에 설치된 슬롯들(35_1,35_2)에 각기 삽입된다. 상기 메모리 모듈(50)은 커넥터(57), DRAM 메모리 칩들(55_1-55_n), 옵티컬 I/O 입력부(51), 및 옵티컬 I/O 출력부(53)를 포함한다.

상기 옵티컬 I/O 입력부(51)는 인가되는 광신호를 전기신호로 변환하기 위한 광-전 변환 소자, 예컨대 포토다이오드(photodiode)를 포함할 수 있다. 따라서 상기 광-전 변환 소자로부터 출력된 전기신호는 메모리 모듈(50)로 수신된다. 상기 옵티컬 I/O 출력부(53)는 메모리 모듈(50)로부터 부터 출력된 전기신호를 광신호로 변환하기 위한 전-광 변환 소자, 예컨대 레이저 다이오드(laser diode)를 포함할 수 있다. 필요한 경우에 상기 옵티컬 I/O 출력부(53)는 광원으로부터 출력된 신호를 변조하기 위한 광변조기를 더 포함할 수 있다.

광 케이블(33)은 상기 메모리 모듈(50)의 상기 옵티컬 I/O 입력부(51)와 상기 칩셋(40)의 옵티컬 전송부(41_1)사이의 광통신을 담당한다. 상기 광통신은 초당 수십 기가비트 이상의 대역폭을 가질 수 있다. 상기 메모리 모듈(50)은 상기 칩셋(40)의 신호라인들(37,39)로부터 인가되는 신호들 또는 데이터를 상기 커넥터(57)를 통해 수신할 수 있으며, 상기 광 케이블(33)을 통해 상기 칩셋(200)과 고속 데이터 통신을 수행할 수 있다.한편, 미설명된 라인들(37,39)에 설치된 저항들(Rtm)은 터미네이션 저항들이다.

도 15와 같이 옵티컬 I/O 구조를 채용하는 메모리 시스템(30)의 경우에도 상기 칩셋(200)이 본 발명의 실시 예에서와 같은 모니터(230)를 가지기 때문에, 본 발명에 따른 집중 억세스의 캐어링 스킴이 다양한 형태로 적용될 수 있다. 결국, 상기 메모리 모듈들(50,60)의 DRAM 메모리 칩들(55_1-55_n)은 메모리 페이지 단위, 컬럼 단위, 혹은 뱅크 단위로 억세스될 경우에, 상기 모니터(230)는 어드레스 집중을 모니터링한다.

상기 모니터(230)는 메모리 페이지 단위의 집중을 모니터링 할 경우에, 로우 어드레스를 누적적으로 비교하여 동일한 로우 어드레스가 설정된 억세스 빈도수 보다 많은 경우에 상기 집중 어드레스 검출 신호를 생성할 수 있다.

또한, 상기 모니터(230)는, 미리 설정된 단위 시간 범위 내에서, 상기 로우 어드레스를 누적적으로 비교하여 상기 집중 어드레스 검출 신호를 생성할 수 있다.

도 15의 메모리 시스템이 SSD라고 할 경우에, 상기 DRAM 메모리 칩들(55_1-55_n)은 유우저 데이터 버퍼로서 사용될 수 있다.

상기 칩 셋(200)은 동일한 논리 블록어드레스(LBA)의 요청이 호스트 버스 어댑터(HBA)로부터 계속 발생되는 경우에 주기적으로 상기 DRAM 메모리 칩들의 내부 버퍼 영역을 무효화 혹은 재할당할 수 있다. 따라서, 상기 DRAM 메모리 칩들의 특정 WL이나 메모리 영역에 대한 어드레스 집중이 회피되어 SSD의 퍼포먼스 및 신뢰성이 개선된다.

도 16은 쓰루 실리콘 비아(TSV)에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 16의 적층형 메모리 장치(500)의 구조를 참조하면, 인터페이스 칩(510)의 상부로 복수의 메모리 칩들(520,530,540,550)이 수직으로 적층되어 있다. 여기서, 복수의 쓰루 실리콘 비아(560)는 상기 메모리 칩들(520,530,540,550)사이를 관통하면서 형성되어 있다. TSV 기술을 사용하여 상기 인터페이스 칩(510)의 상부에 복수의 메모리 칩들을 수직으로 적층하는 3차원 스텍 패키지 타입 메모리 장치(500)는 대용량의 데이터를 저장하면서도, 고속화, 저소비전력화, 및 소형화에 유리한 구조이다.

도 16의 적층형 메모리 장치의 경우에도, 상기 인터페이스 칩(510)이 본 발명의 실시 예에 따른 집중 어드레스 처리부(301)를 구비할 수 있으므로, 집중 어드레스 처리 동작 시, 복수의 메모리 칩들(520,530,540,550)내의 DRAM들에 대한 메모리 셀 데이터의 변질 방지 또는 완화가 본 발명의 개념에 따라 효율적으로 수행될 수 있다.

이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 어드레스 집중에 기인하는 셀 데이터의 변질을 방지 또는 완화할 수 있는 구현 방식을 다양하게 변경 및 변형할 수 있을 것이다.

*도면의 주요 부분에 대한 부호의 설명*
100: 프로세서
200: 메모리 콘트롤 장치
300: 반도체 메모리 장치

Claims

반도체 메모리 셀 어레이; 및
상기 반도체 메모리 셀 어레이의 워드라인들이 억세스될 때 상기 워드라인들 중 특정한 워드라인을 억세스하는 어드레스가 설정 시간 내에서 미리 설정된 횟수 이상으로 생성되는 지를 검출하는 메모리 콘트롤 장치가 집중 어드레스 검출신호를 발생할 경우에 상기 메모리 콘트롤 장치로부터 인가되는 상기 집중 어드레스 검출신호에 응답하여, 상기 특정한 워드라인에 인접된 워드라인들이 리프레쉬 되도록 하는 집중 어드레스 처리부를 포함하는 반도체 메모리 장치.
제1항에 있어서, 상기 인접된 워드라인들에 대한 리프레쉬는 1리프레쉬 사이클 동안에 적어도 2회 이상 수행되는 반도체 메모리 장치.
제1항에 있어서, 상기 집중 어드레스 검출신호는 모드레지스터 셋 신호로서 인가되는 반도체 메모리 장치.
제1항에 있어서, 상기 집중 어드레스 검출신호는 모드레지스터 셋 신호와 액티브 코멘드 신호로서 인가되는 반도체 메모리 장치.
제4항에 있어서, 상기 액티브 코멘드 신호의 인가 시에 집중 로우 어드레스를 수신하는 반도체 메모리 장치.
제5항에 있어서, 상기 모드레지스터 셋 신호가 디세이블되기 이전에 상기 액티브 코멘드 신호를 적어도 2회 이상 수신하는 반도체 메모리 장치.
제4항에 있어서, 상기 액티브 코멘드 신호의 인가 시에 집중 로우 어드레스의 인접 로우 어드레스들을 수신하는 반도체 메모리 장치.
제1항에 있어서, 상기 집중 어드레스 검출신호는, 상기 반도체 메모리 장치의 설정된 리프레쉬 주기 동안에 N(N은 100,000이상의 자연수)회 이상 어드레스의 집중이 일어날 때, 인가되는 반도체 메모리 장치.
제5항에 있어서, 상기 집중 어드레스 처리부는,
상기 집중 로우 어드레스를 제어신호에 따라 디멀티플렉싱하는 디멀티플렉서;
상기 디멀티플렉서로부터 출력된 집중 로우 어드레스로부터 인접 로우 어드레스들을 추출하는 인접 로우 어드레스 추출기; 및
상기 인접 로우 어드레스 추출기로부터 출력된 인접 로우 어드레스들을 선택 제어신호에 따라 선택하여 출력하는 멀티플렉서를 포함하는 반도체 메모리 장치.
제7항에 있어서, 상기 인접 로우 어드레스들에 대응되는 워드라인들이 노말 워드라인들인 경우에 리프레쉬 동작을 위해 노말 로우 디코딩 패쓰가 활성화되는 반도체 메모리 장치.
제7항에 있어서, 상기 인접 로우 어드레스들에 대응되는 워드라인들이 리던던시 워드라인들인 경우에 리프레쉬 동작을 위해 스페어 로우 디코딩 패쓰가 활성화되는 반도체 메모리 장치.
제9항에 있어서, 상기 집중 로우 어드레스나 상기 인접 로우 어드레스들을 직접적으로 수신하여 저장하기 위한 다용도 레지스터를 더 구비하는 반도체 메모리 장치.
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반도체 메모리 셀 어레이의 워드라인들이 억세스될 때 상기 워드라인들 중 특정한 워드라인을 억세스하는 로우 어드레스가 설정 시간 내에서 미리 설정된 횟수 이상으로 생성되는 지를 검출하는 메모리 콘트롤 장치가 집중 어드레스 검출신호를 발생할 경우에 상기 메모리 콘트롤 장치로부터 인가되는 상기 집중 어드레스 검출신호를 수신하고;
상기 특정한 워드라인에 인접한 워드라인들을 액티베이션하고;
상기 인접한 워드라인들에 연결된 메모리 셀들을 리프레쉬하는 집중 어드레스 캐어링 방법.