KR102194003B1 - 메모리 모듈 및 이를 포함하는 메모리 시스템 - Google Patents

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Abstract

메모리 모듈은 제1 내지 제n 메모리 장치들(n은 2이상의 정수) 및 버퍼부를 포함한다. 제1 내지 제n 메모리 장치들은 각각이 제1 내지 제m 영역들(m은 2이상의 정수)로 구분되고, 최대 카운트 어드레스 발생기를 포함한다. 버퍼부는 제1 내지 제n 메모리 장치들로부터 최대 카운트 어드레스 정보를 수신하고, 최대 카운트 어드레스 정보에 상응하는 제1 내지 제n 메모리 장치들의 타겟 로우 어드레스를 리프레쉬하도록 타겟 로우 어드레스 및 액티브 신호를 출력한다. 제1 내지 제n 메모리 장치들 중 제 k (k는 n보다 같거나 작은 자연수) 메모리 장치에 포함되는 최대 카운트 어드레스 발생기는 제1 내지 제n 메모리 장치들의 제j (j는 m보다 같거나 작은 자연수)영역들에 포함되는 로우 어드레스들 각각이 액세스 되는 로우 어드레스 액세스 횟수에 기초하여 최대 카운트 어드레스 정보를 출력한다. 본 발명에 따른 메모리 모듈에 포함되는 최대 카운트 어드레스 발생기는 복수의 메모리 장치들 각각에 포함되는 j영역의 동일한 로우 어드레스를 통합하여 관리하기 때문에 최대 카운트 어드레스 발생기에 포함되는 로직의 복잡도를 줄일 수 있다.

Description

메모리 모듈 및 이를 포함하는 메모리 시스템{MEMORY MODULE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 메모리 모듈 및 이를 포함하는 메모리 시스템에 관한 것이다.
고성능 전자 시스템에 사용되고 있는 반도체 장치는 그 용량 및 속도가 모두 증가하고 있다. 반도체 장치의 일예로서 DRAM은 휘발성 메모리 장치로서 커패시터에 저장된 전하에 의하여 데이터를 판정하는 메모리이다. 커패시터에 저장된 전하는 시간이 지나면 다양한 형태로 누설될 수 있으므로 DRAM은 유한 데이터 보유 특성을 갖는다. 상기와 같은 DRAM의 유한 데이터 보유 특성에 따라, DRAM에 있어서 리프레쉬(Refresh)동작은 필수적이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 메모리 장치 내의 액세스가 집중되는 어드레스를 판별하는 회로의 복잡도를 감소 시킬 수 있는 메모리 모듈을 제공하는 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 메모리 장치 내의 액세스가 집중되는 어드레스를 판별하는 회로의 복잡도를 감소시킬 수 있는 메모리 시스템을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 메모리 모듈은 제1 내지 제n 메모리 장치들(n은 2이상의 정수) 및 버퍼부를 포함한다. 제1 내지 제n 메모리 장치들은 각각이 제1 내지 제m 영역들(m은 2이상의 정수)로 구분되고, 최대 카운트 어드레스 발생기를 포함한다. 버퍼부는 상기 제1 내지 제n 메모리 장치들로부터 최대 카운트 어드레스 정보를 수신하고, 상기 최대 카운트 어드레스 정보에 상응하는 상기 제1 내지 제n 메모리 장치들의 타겟 로우 어드레스를 리프레쉬하도록 상기 타겟 로우 어드레스 및 액티브 신호를 출력한다. 상기 제1 내지 제n 메모리 장치들 중 제 k (k는 n보다 같거나 작은 자연수) 메모리 장치에 포함되는 상기 최대 카운트 어드레스 발생기는 상기 제1 내지 제n 메모리 장치들의 제j (j는 m보다 같거나 작은 자연수)영역들에 포함되는 로우 어드레스들 각각이 액세스 되는 로우 어드레스 액세스 횟수에 기초하여 최대 카운트 어드레스 정보를 출력한다.
예시적인 실시예에 있어서, 상기 최대 카운트 어드레스 발생기는 카운터부, 저장부 및 비교부를 포함할 수 있다. 상기 카운터부는 상기 제1 내지 제n 메모리 장치들에 포함되는 상기 메모리 셀 어레이 중 상기 액세스 어드레스에 상응하는 상기 제j 영역들의 상기 로우 어드레스 액세스 횟수를 카운팅할 수 있다. 상기 저장부는 상기 로우 어드레스 액세스 횟수를 저장할 수 있다. 상기 비교부는 상기 로우 어드레스 액세스 횟수와 문턱값을 비교하여 상기 최대 카운트 어드레스 정보를 출력할 수 있다.
예시적인 실시예에 있어서, 상기 제j 영역들의 상기 로우 어드레스 액세스 횟수가 상기 문턱값 이상인 경우, 상기 비교부는 상기 최대 카운트 어드레스 정보를 상기 버퍼부에 제공할 수 있다.
예시적인 실시예에 있어서, 상기 문턱값은 미리 정해진 시간 간격을 기준으로 결정되고, 상기 미리 정해진 시간 간격이 감소함에 따라 상기 문턱값은 감소할 수 있다.
예시적인 실시예에 있어서, 상기 저장부는 상기 제j 영역들에 포함되는 로우 어드레스들 중 일부 로우 어드레스들에 대한 상기 로우 어드레스 액세스 횟수를 저장할 수 있다.
예시적인 실시예에 있어서, 상기 카운터부는 상기 제1 내지 제n 메모리 장치들의 각각에 포함되는 상기 제j 영역에 상응하는 상기 로우 어드레스 액세스 횟수를 카운팅하는 카운터들을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 버퍼부는 리프레쉬 신호 발생기를 포함할 수 있다. 상기 리프레쉬 신호 발생기는 상기 최대 카운트 어드레스 정보에 기초하여 상기 타켓 로우 어드레스 및 상기 액티브 신호를 상기 제1 내지 제n 메모리 장치들에 제공할 수 있다.
예시적인 실시예에 있어서, 상기 제1 내지 제n 메모리 장치들에 포함되는 최대 카운트 어드레스 발생기들 중 적어도 하나의 최대 카운트 어드레스 발생기가 상기 최대 카운트 어드레스 정보를 출력하는 경우, 상기 리프레쉬 신호 발생기는 상기 최대 카운드 어드레스 정보에 상응하는 상기 타겟 로우 어드레스 및 상기 액티브 신호를 출력할 수 있다.
예시적인 실시예에 있어서, 상기 제1 내지 제n 메모리 장치들은 상기 타겟 로우 어드레스 및 상기 액티브 신호를 수신하고, 상기 타겟 로우 어드레스를 리프레쉬할 수 있다.
예시적인 실시예에 있어서, 상기 제1 내지 제n 메모리 장치들은 상기 타겟 로우 어드레스 및 상기 액티브 신호를 수신하고, 상기 타겟 로우 어드레스와 인접하는 로우 어드레스를 리프레쉬할 수 있다.
예시적인 실시예에 있어서, 상기 제j 영역들은 상기 제1 내지 제n 메모리 장치들의 상기 메모리 셀 어레이들에 포함되는 뱅크들일 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 메모리 시스템은 메모리 모듈 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 액세스 어드레스 및 커맨드를 상기 메모리 모듈에 제공한다. 상기 메모리 모듈은 제1 내지 제n 메모리 장치들(n은 2이상의 정수) 및 버퍼부를 포함한다. 제1 내지 제n 메모리 장치들은 각각이 제1 내지 제m 영역들(m은 2이상의 정수)로 구분되고, 최대 카운트 어드레스 발생기를 포함한다. 버퍼부는 상기 제1 내지 제n 메모리 장치들로부터 최대 카운트 어드레스 정보를 수신하고, 상기 최대 카운트 어드레스 정보에 상응하는 상기 제1 내지 제n 메모리 장치들의 타겟 로우 어드레스를 리프레쉬하도록 상기 타겟 로우 어드레스 및 액티브 신호를 출력한다. 상기 제1 내지 제n 메모리 장치들 중 제 k (k는 n보다 같거나 작은 자연수) 메모리 장치에 포함되는 상기 최대 카운트 어드레스 발생기는 상기 제1 내지 제n 메모리 장치들의 제j (j는 m보다 같거나 작은 자연수)영역들에 포함되는 로우 어드레스들 각각이 액세스 되는 로우 어드레스 액세스 횟수에 기초하여 최대 카운트 어드레스 정보를 출력한다.
예시적인 실시예에 있어서, 상기 버퍼부는 리프레쉬 신호 발생기 및 대기 신호 발생기를 포함할 수 있다. 상기 리프레쉬 신호 발생기는 상기 최대 카운트 어드레스 정보에 기초하여 상기 타켓 로우 어드레스 및 상기 액티브 신호를 상기 제1 내지 제n 메모리 장치들에 제공할 수 있다. 상기 대기 신호 발생기는 상기 커맨드와 상기 최대 카운트 어드레스 정보가 동시에 상기 버퍼부에 수신되는 경우, 대기 신호를 상기 메모리 컨트롤러에 제공할 수 있다.
예시적인 실시예에 있어서, 상기 메모리 컨트롤러가 상기 대기 신호를 수신하는 경우, 상기 메모리 컨트롤러는 상기 커맨드의 제공을 중단할 수 있다.
예시적인 실시예에 있어서, 상기 메모리 컨트롤러는 상기 대기 신호를 수신하는 경우, 상기 메모리 컨트롤러는 일정 시간 경과후 상기 커맨드를 재시도할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 모듈을 나타내는 블록도이다.
도 2는 도 1의 메모리 모듈에 포함되는 최대 카운트 어드레스 발생기가 관리하는 영역들의 일 예를 나타내는 도면이다.
도 3은 메모리 모듈에 포함되는 기존의 최대 카운트 어드레스 발생기가 관리하는 영역들의 일 예를 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 5는 도 4의 메모리 모듈에 포함되는 최대 카운트 어드레스 발생기가 관리하는 영역들의 일 예를 나타내는 도면이다.
도 6은 메모리 모듈에 포함되는 기존의 최대 카운트 어드레스 발생기가 관리하는 영역들의 다른 예를 나타내는 도면이다.
도 7은 도 1의 메모리 모듈에 포함되는 최대 카운트 어드레스 발생기를 나타내는 블록도이다.
도 8은 도 7의 최대 카운트 어드레스 발생기에 포함되는 비교부의 문턱값을 설명하기 위한 도면이다.
도 9는 도 7의 최대 카운트 어드레스 발생기에 포함되는 저장부의 일 예를 나타내는 도면이다.
도 10은 도 7의 최대 카운트 어드레스 발생기에 포함되는 카운터부의 일 예를 나타내는 블록도이다.
도 11은 도 10의 카운터부를 설명하기 위한 도면이다.
도 12는 도 1의 메모리 모듈에 포함되는 버퍼부의 일 예를 설명하기 위한 도면이다.
도 13는 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 14는 도 13의 메모리 모듈의 동작을 설명하기 위한 도면이다.
도 15는 도 1의 메모리 모듈에 포함되는 메모리 장치들이 리프레쉬하는 일 예를 나타내는 도면이다.
도 16은 도 1의 메모리 모듈에 포함되는 메모리 장치들이 리프레쉬하는 다른 예를 나타내는 도면이다.
도 17은 도 1의 메모리 모듈에 포함되는 메모리 장치들이 리프레쉬하는 또 다른 예를 나타내는 도면이다.
도 18은 도 1의 메모리 셀 어레이에 포함되는 영역들의 일 예를 나타내는 도면이다.
도 19는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 20은 도 1의 메모리 모듈에 포함되는 메모리 장치의 일 예를 나타내는 블록도이다.
도 21은 도 19의 메모리 시스템에 포함되는 버퍼부의 일 예를 설명하기 위한 도면이다.
도 22는 본 발명의 실시예들에 따른 메모리 모듈을 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 23은 본 발명의 실시예들에 따른 메모리 모듈을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 모듈을 나타내는 블록도이고, 도 2는 도 1의 메모리 모듈에 포함되는 최대 카운트 어드레스 발생기가 관리하는 영역들의 일 예를 나타내는 도면이고, 도 3은 메모리 모듈에 포함되는 기존의 최대 카운트 어드레스 발생기가 관리하는 영역들의 일 예를 나타내는 도면이다.
도 1 및 도 2을 참조하면, 메모리 모듈(10A)은 제1 내지 제n 메모리 장치들(n은 2이상의 정수) (100a) 및 버퍼부(300a)를 포함한다. 제1 내지 제n 메모리 장치들(100a)은 각각이 제1 내지 제m 영역들(m은 2이상의 정수)로 구분될 수 있다. 예를 들어 메모리 모듈(10A)은 제1 메모리 장치(110a), 제2 메모리 장치(120a), 제3 메모리 장치(130a) 및 제4 메모리 장치(140a)를 포함할 수 있다. 제1 메모리 장치(110a), 제2 메모리 장치(120a), 제3 메모리 장치(130a) 및 제4 메모리 장치(140a) 각각은 메모리 셀 어레이를 포함할 수 있다. 제1 메모리 장치(110a), 제2 메모리 장치(120a), 제3 메모리 장치(130a) 및 제4 메모리 장치(140a) 각각에 포함되는 메모리 셀 어레이는 제1 영역(PARTIAL REGION1), 제2 영역(PARTIAL REGION2), 제 3 영역(PARTIAL REGION3) 및 제4 영역(PARTIAL REGION4)을 포함할 수 있다.
제1 내지 제n 메모리 장치들(100a)은 각각이 최대 카운트 어드레스 발생기(MCAG)를 포함할 수 있다. 예를 들어 제1 메모리 장치(110a), 제2 메모리 장치(120a), 제3 메모리 장치(130a) 및 제4 메모리 장치(140a) 각각은 최대 카운트 어드레스 발생기(MCAG)를 포함할 수 있다.
버퍼부(300a)는 제1 내지 제n 메모리 장치들(100a)로부터 최대 카운트 어드레스 정보(MCAI)를 수신할 수 있다. 예를 들어, 제1 최대 카운트 어드레스 정보(MCAI1)는 제1 메모리 장치(110a)에 포함되는 제1 최대 카운트 어드레스 발생기(113a)로부터 버퍼부(300a)로 제공될 수 있다. 제2 최대 카운트 어드레스 정보(MCAI2)는 제2 메모리 장치(120a)에 포함되는 제2 최대 카운트 어드레스 발생기(123a)로부터 버퍼부(300a)로 제공될 수 있다. 제3 최대 카운트 어드레스 정보(MCAI3)는 제3 메모리 장치(130a)에 포함되는 제3 최대 카운트 어드레스 발생기(133a)로부터 버퍼부(300a)로 제공될 수 있다. 제4 최대 카운트 어드레스 정보(MCAI4)는 제4 메모리 장치(140a)에 포함되는 제4 최대 카운트 어드레스 발생기(143a)로부터 버퍼부(300a)로 제공될 수 있다.
버퍼부(300a)는 최대 카운트 어드레스 정보(MCAI)에 상응하는 제1 내지 제n 메모리 장치들(100a)의 타겟 로우 어드레스(TR_ADDR)를 리프레쉬하도록 타겟 로우 어드레스(TR_ADDR) 및 액티브 신호(ACT)를 출력한다.
제1 내지 제n 메모리 장치들(100a) 중 제 k (k는 n보다 같거나 작은 자연수) 메모리 장치에 포함되는 최대 카운트 어드레스 발생기(MCAG)는 제1 내지 제n 메모리 장치들(100a)의 제j (j는 m보다 같거나 작은 자연수)영역들에 포함되는 로우 어드레스들 각각이 액세스 되는 로우 어드레스 액세스 횟수(row address access number, RAAN)에 기초하여 최대 카운트 어드레스 정보(MCAI)를 출력한다.
예를 들어, 제k 메모리 장치에 포함되는 최대 카운트 어드레스 발생기(MCAG)는 제1 메모리 셀 어레이(111a)에 포함되는 제1 영역(PARTIAL REGION1), 제2 메모리 셀 어레이(121a)에 포함되는 제1 영역(PARTIAL REGION1), 제3 메모리 셀 어레이(131a)에 포함되는 제1 영역(PARTIAL REGION1) 및 제4 메모리 셀 어레이(141a)에 포함되는 제1 영역(PARTIAL REGION1)에 포함되는 로우 어드레스들이 액세스되는 로우 어드레스 액세스 횟수(RAAN)를 카운트할 수 있다. 제k메모리 장치에 포함되는 최대 카운트 어드레스 발생기(MCAG)는 로우 어드레스 액세스 횟수(RAAN)에 따라 최대 카운트 어드레스 정보(MCAI)를 출력할 수 있다. 도 1에서 최대 카운트 어드레스 발생기(MCAG)는 복수의 메모리 장치들에 포함되어 있으나, 최대 카운트 어드레스 발생기(MCAG)는 복수의 메모리 장치 외부에 배치될 수도 있다.
예를 들어, 제1 메모리 셀 어레이(111a)에 포함되는 제1 영역(PARTIAL REGION1)의 로우 어드레스는 0x00000 ~ 0x00111일 수 있다. 제2 메모리 셀 어레이(121a)에 포함되는 제1 영역(PARTIAL REGION1)의 로우 어드레스는 0x00000 ~ 0x00111일 수 있다. 제3 메모리 셀 어레이(131a)에 포함되는 제1 영역(PARTIAL REGION1)의 로우 어드레스는 0x00000 ~ 0x00111일 수 있다. 제4 메모리 셀 어레이(141a)에 포함되는 제1 영역(PARTIAL REGION1)의 로우 어드레스는 0x00000 ~ 0x00111일 수 있다. 제 k 메모리 장치에 포함되는 최대 카운트 어드레스 발생기(MCAG)가 관리하는 복수의 메모리 셀 어레이 셀들의 제1 영역(PARTIAL REGION1)에 포함되는 로우 어드레스들은 0x00000 ~ 0x00111로 동일할 수 있다.
본 발명에 따른 메모리 모듈(10A)에 포함되는 최대 카운트 어드레스 발생기(MCAG)는 복수의 메모리 장치들(100a) 각각에 포함되는 j영역의 동일한 로우 어드레스를 통합하여 관리하기 때문에 최대 카운트 어드레스 발생기(MCAG)에 포함되는 로직의 복잡도를 줄일 수 있다.
도 3을 참조하면, 기존의 최대 카운트 어드레스 발생기는 제1 메모리 셀 어레이(111a)에 포함되는 제1 영역(PARTIAL REGION1), 제1 메모리 셀 어레이(111a)에 포함되는 제2 영역(PARTIAL REGION2), 제1 메모리 셀 어레이(111a)에 포함되는 제3 영역(PARTIAL REGION3) 및 제1 메모리 셀 어레이(111a)에 포함되는 제4 영역(PARTIAL REGION4)에 포함되는 로우 어드레스들이 액세스되는 로우 어드레스 액세스 횟수(RAAN)를 카운트할 수 있다. 기존의 최대 카운트 어드레스 발생기는 로우 어드레스 액세스 횟수(RAAN)에 따라 최대 카운트 어드레스 정보(MCAI)를 출력할 수 있다.
예를 들어 제1 메모리 셀 어레이(111a)에 포함되는 제1 영역(PARTIAL REGION1)의 로우 어드레스는 0x00000 ~ 0x00111일 수 있다. 제1 메모리 셀 어레이(111a)에 포함되는 제2 영역(PARTIAL REGION2)의 로우 어드레스는 0x01000 ~ 0x01111일 수 있다. 제1 메모리 셀 어레이(111a)에 포함되는 제3 영역(PARTIAL REGION3)의 로우 어드레스는 0x10000 ~ 0x10111일 수 있다. 제1 메모리 셀 어레이(111a)에 포함되는 제4 영역(PARTIAL REGION4)의 로우 어드레스는 0x11000 ~ 0x11111일 수 있다. 기존의 최대 카운트 어드레스 발생기가 관리하는 제1메모리 셀 어레이 셀의 제1 영역(PARTIAL REGION1), 제2 영역(PARTIAL REGION2), 제3 영역(PARTIAL REGION3) 및 제4 영역(PARTIAL REGION4)에 포함되는 로우 어드레스들은 0x00000 ~ 0x11111일 수 있다.
따라서 로우 어드레스 별로 로우 어드레스 액세스 횟수(RAAN)를 카운트하는 경우, 본 발명의 실시예들에 따른 메모리 모듈(10A)에 포함되는 최대 카운트 어드레스 발생기(MCAG)의 복잡도는 기존의 최대 카운트 어드레스 발생기의 1/4복잡도일 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이고, 도 5는 도 4의 메모리 모듈에 포함되는 최대 카운트 어드레스 발생기가 관리하는 영역들의 일 예를 나타내는 도면이고, 도 6은 메모리 모듈에 포함되는 기존의 최대 카운트 어드레스 발생기가 관리하는 영역들의 다른 예를 나타내는 도면이다.
도 4 및 도 5를 참조하면, 예를 들어 메모리 모듈(10B)은 제1 메모리 장치(110b) 내지 제 8 메모리 장치(180b)를 포함할 수 있다. 제1 메모리 장치(110b) 내지 제8 메모리 장치(180b) 각각은 메모리 셀 어레이를 포함할 수 있다. 제1 메모리 장치(110b) 내지 제8 메모리 장치(180b) 각각에 포함되는 메모리 셀 어레이는 제1 영역(PARTIAL REGION1) 내지 제8 영역(PARTIAL REGION8)을 포함할 수 있다.
제1 내지 제n 메모리 장치들(100b)은 각각이 최대 카운트 어드레스 발생기(MCAG)를 포함할 수 있다. 예를 들어 제1 메모리 장치(110b) 내지 제8 메모리 장치(180b) 각각은 최대 카운트 어드레스 발생기(MCAG)를 포함할 수 있다.
버퍼부(300b)는 최대 카운트 어드레스 정보(MCAI)에 상응하는 제1 내지 제n 메모리 장치들(100b)의 타겟 로우 어드레스(TR_ADDR)를 리프레쉬하도록 타겟 로우 어드레스(TR_ADDR) 및 액티브 신호(ACT)를 출력할 수 있다.
제1 내지 제n 메모리 장치들(100b) 중 제 k (k는 n보다 같거나 작은 자연수) 메모리 장치에 포함되는 최대 카운트 어드레스 발생기(MCAG)는 제1 내지 제n 메모리 장치들(100b)의 제j (j는 m보다 같거나 작은 자연수)영역들에 포함되는 로우 어드레스들 각각이 액세스 되는 로우 어드레스 액세스 횟수(RAAN)에 기초하여 최대 카운트 어드레스 정보(MCAI)를 출력한다.
예를 들어, 제k 메모리 장치에 포함되는 최대 카운트 어드레스 발생기(MCAG)는 제1 메모리 셀 어레이(111b)에 포함되는 제1 영역(PARTIAL REGION1), 제2 메모리 셀 어레이(121b)에 포함되는 제1 영역(PARTIAL REGION1), 제3 메모리 셀 어레이(131b)에 포함되는 제1 영역(PARTIAL REGION1), 제4 메모리 셀 어레이(141b)에 포함되는 제1 영역(PARTIAL REGION1), 제5 메모리 셀 어레이(151b)에 포함되는 제1 영역(PARTIAL REGION1), 제6 메모리 셀 어레이(161b)에 포함되는 제1 영역(PARTIAL REGION1), 제7 메모리 셀 어레이(171b)에 포함되는 제1 영역(PARTIAL REGION1), 제8 메모리 셀 어레이(181b)에 포함되는 제1 영역(PARTIAL REGION1)에 포함되는 로우 어드레스들이 액세스되는 로우 어드레스 액세스 횟수(RAAN)를 카운트할 수 있다. 제k메모리 장치에 포함되는 최대 카운트 어드레스 발생기(MCAG)는 로우 어드레스 액세스 횟수(RAAN)에 따라 최대 카운트 어드레스 정보(MCAI)를 출력할 수 있다.
예를 들어, 제1 메모리 셀 어레이(111b)에 포함되는 제1 영역(PARTIAL REGION1)의 로우 어드레스는 0x000000 ~ 0x000111일 수 있다. 제2 메모리 셀 어레이(121b)에 포함되는 제1 영역(PARTIAL REGION1)의 로우 어드레스는 0x000000 ~ 0x000111일 수 있다. 제3 메모리 셀 어레이(131b)에 포함되는 제1 영역(PARTIAL REGION1)의 로우 어드레스는 0x000000 ~ 0x000111일 수 있다. 제4 메모리 셀 어레이(141b)에 포함되는 제1 영역(PARTIAL REGION1)의 로우 어드레스는 0x000000 ~ 0x000111일 수 있다. 제5 메모리 셀 어레이(151b)에 포함되는 제1 영역(PARTIAL REGION1)의 로우 어드레스는 0x000000 ~ 0x000111일 수 있다. 제6 메모리 셀 어레이(161b)에 포함되는 제1 영역(PARTIAL REGION1)의 로우 어드레스는 0x000000 ~ 0x000111일 수 있다. 제7 메모리 셀 어레이(171b)에 포함되는 제1 영역(PARTIAL REGION1)의 로우 어드레스는 0x000000 ~ 0x000111일 수 있다. 제8 메모리 셀 어레이(181b)에 포함되는 제1 영역(PARTIAL REGION1)의 로우 어드레스는 0x000000 ~ 0x000111일 수 있다. 제 k 메모리 장치에 포함되는 최대 카운트 어드레스 발생기(MCAG)가 관리하는 복수의 메모리 셀 어레이 셀들의 제1 영역(PARTIAL REGION1)에 포함되는 로우 어드레스들은 0x000000 ~ 0x000111로 동일할 수 있다.
본 발명에 따른 메모리 모듈(10B)에 포함되는 최대 카운트 어드레스 발생기(MCAG)는 복수의 메모리 장치들(100b) 각각에 포함되는 j영역의 동일한 로우 어드레스를 통합하여 관리하기 때문에 최대 카운트 어드레스 발생기(MCAG)에 포함되는 로직의 복잡도를 줄일 수 있다.
도 6을 참조하면, 예를 들어, 기존의 최대 카운트 어드레스 발생기는 제1 메모리 셀 어레이(111b)에 포함되는 제1 영역(PARTIAL REGION1), 제1 메모리 셀 어레이(111b)에 포함되는 제2 영역(PARTIAL REGION2), 제1 메모리 셀 어레이(111b)에 포함되는 제3 영역(PARTIAL REGION3), 제1 메모리 셀 어레이(111b)에 포함되는 제4 영역(PARTIAL REGION4), 제1 메모리 셀 어레이(111b)에 포함되는 제5 영역(PARTIAL REGION5), 제1 메모리 셀 어레이(111b)에 포함되는 제6 영역(PARTIAL REGION6), 제1 메모리 셀 어레이(111b)에 포함되는 제7 영역(PARTIAL REGION7), 제1 메모리 셀 어레이(111b)에 포함되는 제8 영역(PARTIAL REGION8)에 포함되는 로우 어드레스들이 액세스되는 로우 어드레스 액세스 횟수(RAAN)를 카운트할 수 있다. 기존의 최대 카운트 어드레스 발생기는 로우 어드레스 액세스 횟수(RAAN)에 따라 최대 카운트 어드레스 정보(MCAI)를 출력할 수 있다.
예를 들어 제1 메모리 셀 어레이(111b)에 포함되는 제1 영역(PARTIAL REGION1)의 로우 어드레스는 0x000000 ~ 0x000111일 수 있다. 제1 메모리 셀 어레이(111b)에 포함되는 제2 영역(PARTIAL REGION2)의 로우 어드레스는 0x001000 ~ 0x001111일 수 있다. 제1 메모리 셀 어레이(111b)에 포함되는 제3 영역(PARTIAL REGION3)의 로우 어드레스는 0x010000 ~ 0x010111일 수 있다. 제1 메모리 셀 어레이(111b)에 포함되는 제4 영역(PARTIAL REGION4)의 로우 어드레스는 0x011000 ~ 0x011111일 수 있다. 제1 메모리 셀 어레이(111b)에 포함되는 제5 영역(PARTIAL REGION5)의 로우 어드레스는 0x100000 ~ 0x100111일 수 있다. 제1 메모리 셀 어레이(111b)에 포함되는 제6 영역(PARTIAL REGION6)의 로우 어드레스는 0x101000 ~ 0x101111일 수 있다. 제1 메모리 셀 어레이(111b)에 포함되는 제7 영역(PARTIAL REGION7)의 로우 어드레스는 0x110000 ~ 0x110111일 수 있다. 제1 메모리 셀 어레이(111b)에 포함되는 제8 영역(PARTIAL REGION8)의 로우 어드레스는 0x111000 ~ 0x111111일 수 있다. 기존의 최대 카운트 어드레스 발생기가 관리하는 제1메모리 셀 어레이 셀의 제1 영역(PARTIAL REGION1) 내지 제8 영역(PARTIAL REGION8)에 포함되는 로우 어드레스들은 0x000000 ~ 0x111111일 수 있다.
따라서 로우 어드레스 별로 로우 어드레스 액세스 횟수(RAAN)를 카운트하는 경우, 본 발명의 실시예들에 따른 메모리 모듈(10B)에 포함되는 최대 카운트 어드레스 발생기(MCAG)의 복잡도는 기존의 최대 카운트 어드레스 발생기의 1/8복잡도일 수 있다.
도 7은 도 1의 메모리 모듈에 포함되는 최대 카운트 어드레스 발생기를 나타내는 블록도이다.
도 3 및 도 7을 참조하면, 최대 카운트 어드레스 발생기(MCAG)는 카운터부(410), 저장부(430) 및 비교부(450)를 포함할 수 있다. 카운터부(410)는 제1 내지 제n 메모리 장치들(100a)에 포함되는 메모리 셀 어레이 중 액세스 어드레스(ADDR)에 상응하는 제j 영역들의 로우 어드레스 액세스 횟수(RAAN)를 카운팅할 수 있다. 예를 들어 액세스 어드레스(ADDR)가 제1 메모리 셀 어레이(111a)의 제1 영역(PARTIAL REGION1)의 제1 로우 어드레스인 경우, 제1 메모리 셀 어레이(111a)의 제1 영역(PARTIAL REGION1)의 제1 로우 어드레스에 상응하는 로우 어드레스 액세스 횟수(RAAN)는 1 증가할 수 있다.
저장부(430)는 로우 어드레스 액세스 횟수(RAAN)를 저장할 수 있다. 비교부(450)는 로우 어드레스 액세스 횟수(RAAN)와 문턱값(MAX_C)을 비교하여 최대 카운트 어드레스 정보(MCAI)를 출력할 수 있다.
예시적인 실시예에 있어서, 제j 영역들의 로우 어드레스 액세스 횟수(RAAN)가 문턱값(MAX_C) 이상인 경우, 비교부(450)는 최대 카운트 어드레스 정보(MCAI)를 버퍼부(300a)에 제공할 수 있다. 예를 들어, 로우 어드레스 액세스 횟수(RAAN)가 5이고, 문턱값(MAX_C)이 10인 경우, 비교부(450)는 최대 카운트 어드레스 정보(MCAI)를 출력하지 않을 수 있다. 로우 어드레스 액세스 횟수(RAAN)가 10이고, 문턱값(MAX_C)이 10인 경우, 비교부(450)는 최대 카운트 어드레스 정보(MCAI)를 출력할 수 있다.
버퍼부(300a)는 제1 내지 제n 메모리 장치들(100a)로부터 최대 카운트 어드레스 정보(MCAI)를 수신할 수 있다. 버퍼부(300a)는 최대 카운트 어드레스 정보(MCAI)에 상응하는 제1 내지 제n 메모리 장치들(100a)의 타겟 로우 어드레스(TR_ADDR)를 리프레쉬하도록 타겟 로우 어드레스(TR_ADDR) 및 액티브 신호(ACT)를 출력할 수 있다.
도 8은 도 7의 최대 카운트 어드레스 발생기에 포함되는 비교부의 문턱값을 설명하기 위한 도면이다.
도 8을 참조하면, 문턱값(MAX_C)은 미리 정해진 시간 간격을 기준으로 결정되고, 상기 미리 정해진 시간 간격이 감소함에 따라 문턱값(MAX_C)은 감소할 수 있다. 미리 정해진 시간 간격은 리프레시 시간 주기일 수 있다. 예를 들어 미리 정해진 시간 간격이 제1 시간 간격(T1)이면 문턱값(MAX_C)이 100일 수 있다. 제1 시간 간격(T1)동안 로우 어드레스 액세스 횟수(RAAN)가 100이상이면 비교부(450)는 최대 카운트 어드레스 정보(MCAI)를 출력할 수 있다. 제1 시간 간격(T1)은 제2 시간 간격(0.5T1)의 두 배일 수 있다. 미리 정해진 시간 간격이 제2 시간 간격(0.5T1)이면 문턱값(MAX_C)이 50일 수 있다. 제2 시간 간격(0.5T1)동안 로우 어드레스 액세스 횟수(RAAN)가 50이상이면 비교부(450)는 최대 카운트 어드레스 정보(MCAI)를 출력할 수 있다.
도 9는 도 7의 최대 카운트 어드레스 발생기에 포함되는 저장부의 일 예를 나타내는 도면이다.
도 9를 참조하면, 저장부(430)는 제j 영역들에 포함되는 로우 어드레스들 중 일부 로우 어드레스들에 대한 로우 어드레스 액세스 횟수(RAAN)를 저장할 수 있다. 제j 영역들에 포함되는 모든 로우 어드레스들에 상응하는 로우 어드레스 액세스 횟수(RAAN)를 저장부(430)에 저장하는 것은 비효율적일 수 있다. 따라서 로우 어드레스 액세스 횟수(RAAN)가 높은 로우 어드레스에 대한 정보만 저장부(430)에 저장하면 저장부(430)를 효율적으로 사용할 수 있다. 예를 들어, 제1 메모리 셀 어레이(111a)에 포함되는 제1 영역(PARTIAL REGION1)의 제3 로우 어드레스에 상응하는 로우 어드레스 액세스 횟수(RAAN1_3)가 높은 경우, 제1 메모리 셀 어레이(111a)에 포함되는 제1 영역(PARTIAL REGION1)의 제3 어드레스에 상응하는 로우 어드레스 액세스 횟수(RAAN1_3)는 저장부(430)에 저장될 수 있다. 제1 메모리 셀 어레이(111a)에 포함되는 제1 영역(PARTIAL REGION1)의 제2 로우 어드레스에 상응하는 로우 어드레스 액세스 횟수(RAAN1_2)가 낮은 경우, 제1 메모리 셀 어레이(111a)에 포함되는 제1 영역(PARTIAL REGION1)의 제2 어드레스에 상응하는 로우 어드레스 액세스 횟수(RAAN1_2)는 저장부(430)에 저장되지 않을 수 있다. 제1 메모리 셀 어레이(111a)에 포함되는 제1 영역(PARTIAL REGION1)의 제7 로우 어드레스(WL7)에 상응하는 로우 어드레스 액세스 횟수(RAAN1_7)가 높은 경우, 제1 메모리 셀 어레이(111a)에 포함되는 제1 영역(PARTIAL REGION1)의 제7 어드레스에 상응하는 로우 어드레스 액세스 횟수(RAAN1_7)는 저장부(430)에 저장될 수 있다.
도 10은 도 7의 최대 카운트 어드레스 발생기에 포함되는 카운터부의 일 예를 나타내는 블록도이고, 도 11은 도 10의 카운터부를 설명하기 위한 도면이다.
도 10 및 도 11을 참조하면, 카운터부(410)는 제1 카운터(COUNTER1), 제2 카운터(COUNTER2), 제3 카운터(COUNTER3) 및 제4 카운터(COUNTER4)를 포함한다. 예시적인 실시예에 있어서, 카운터부(410)는 제1 내지 제n 메모리 장치들(100a)의 각각에 포함되는 제j 영역에 상응하는 로우 어드레스 액세스 횟수(RAAN)를 카운팅하는 카운터들을 포함할 수 있다.
예를 들어, 제1 카운터(COUNTER1)는 제1 메모리 셀 어레이(111a)에 포함되는 제1 영역(PARTIAL REGION1)에 상응하는 로우 어드레스 액세스 횟수(RAAN)를 카운팅할 수 있다. 제2 카운터(COUNTER2)는 제2 메모리 셀 어레이(121a)에 포함되는 제1 영역(PARTIAL REGION1)에 상응하는 로우 어드레스 액세스 횟수(RAAN)를 카운팅할 수 있다. 제3 카운터(COUNTER3)는 제3 메모리 셀 어레이(131a)에 포함되는 제1 영역(PARTIAL REGION1)에 상응하는 로우 어드레스 액세스 횟수(RAAN)를 카운팅할 수 있다. 제4 카운터(COUNTER4)는 제4 메모리 셀 어레이(141a)에 포함되는 제1 영역(PARTIAL REGION1)에 상응하는 로우 어드레스 액세스 횟수(RAAN)를 카운팅할 수 있다. 제1 카운터(COUNTER1), 제2 카운터(COUNTER2), 제3 카운터(COUNTER3) 및 제4 카운터(COUNTER4)의 각각에서 카운팅한 로우 어드레스 액세스 횟수(RAAN)가 문턱값(MAX_C) 이상인 경우, 비교부(450)는 최대 카운트 어드레스 정보(MCAI)를 출력할 수 있다.
이 경우, 버퍼부(300a)는 제1 내지 제n 메모리 장치들(100a)로부터 최대 카운트 어드레스 정보(MCAI)를 수신할 수 있다. 버퍼부(300a)는 최대 카운트 어드레스 정보(MCAI)에 상응하는 제1 내지 제n 메모리 장치들(100a)의 타겟 로우 어드레스(TR_ADDR)를 리프레쉬하도록 타겟 로우 어드레스(TR_ADDR) 및 액티브 신호(ACT)를 출력할 수 있다.
도 12는 도 1의 메모리 모듈에 포함되는 버퍼부의 일 예를 설명하기 위한 도면이다.
도 12를 참조하면, 버퍼부(300a)는 리프레쉬 신호 발생기(310a)를 포함할 수 있다. 로우 어드레스 액세스 횟수(RAAN)가 문턱값(MAX_C) 이상인 경우, 메모리 장치는 최대 카운트 어드레스 정보(MCAI)를 출력할 수 있다.
리프레쉬 신호 발생기(310a)는 최대 카운트 어드레스 정보(MCAI)에 기초하여 타겟 로우 어드레스(TR_ADDR) 및 액티브 신호(ACT)를 제1 내지 제n 메모리 장치들(100a)에 제공할 수 있다. 타겟 로우 어드레스(TR_ADDR)는 최대 카운트 어드레스 정보(MCAI)에 상응하는 로우 어드레스일 수 있다.
도 13는 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이고, 도 14는 도 13의 메모리 모듈의 동작을 설명하기 위한 도면이다.
도 13및 도 14를 참조하면, 메모리 모듈(10A)은 제1 내지 제n 메모리 장치들(100a) 및 버퍼부(300a)를 포함한다. 제1 내지 제n 메모리 장치들(100a)은 각각이 제1 내지 제m 영역들로 구분될 수 있다. 예를 들어 메모리 모듈(10A)은 제1 메모리 장치(110a), 제2 메모리 장치(120a), 제3 메모리 장치(130a) 및 제4 메모리 장치(140a)를 포함할 수 있다. 제1 메모리 장치(110a), 제2 메모리 장치(120a), 제3 메모리 장치(130a) 및 제4 메모리 장치(140a) 각각은 메모리 셀 어레이를 포함할 수 있다. 제1 메모리 장치(110a), 제2 메모리 장치(120a), 제3 메모리 장치(130a) 및 제4 메모리 장치(140a) 각각에 포함되는 메모리 셀 어레이는 제1 영역(PARTIAL REGION1), 제2 영역(PARTIAL REGION2), 제 3 영역(PARTIAL REGION3) 및 제4 영역(PARTIAL REGION4)을 포함할 수 있다.
제1 내지 제n 메모리 장치들(100a)은 각각이 최대 카운트 어드레스 발생기(MCAG)를 포함할 수 있다. 예를 들어 제1 메모리 장치(110a), 제2 메모리 장치(120a), 제3 메모리 장치(130a) 및 제4 메모리 장치(140a) 각각은 최대 카운트 어드레스 발생기(MCAG)를 포함할 수 있다.
버퍼부(300a)는 제1 내지 제n 메모리 장치들(100a)로부터 최대 카운트 어드레스 정보(MCAI)를 수신할 수 있다. 예를 들어, 제1 최대 카운트 어드레스 정보(MCAI1)는 제1 메모리 장치(110a)에 포함되는 제1 최대 카운트 어드레스 발생기(113a)로부터 버퍼부(300a)로 제공될 수 있다. 제2 최대 카운트 어드레스 정보(MCAI2)는 제2 메모리 장치(120a)에 포함되는 제2 최대 카운트 어드레스 발생기(123a)로부터 버퍼부(300a)로 제공될 수 있다. 제3 최대 카운트 어드레스 정보(MCAI3)는 제3 메모리 장치(130a)에 포함되는 제3 최대 카운트 어드레스 발생기(133a)로부터 버퍼부(300a)로 제공될 수 있다. 제4 최대 카운트 어드레스 정보(MCAI4)는 제4 메모리 장치(140a)에 포함되는 제4 최대 카운트 어드레스 발생기(143a)로부터 버퍼부(300a)로 제공될 수 있다.
예시적인 실시예에 있어서, 제1 내지 제n 메모리 장치들(100a)에 포함되는 최대 카운트 어드레스 발생기(MCAG)들 중 적어도 하나의 최대 카운트 어드레스 발생기(MCAG)가 최대 카운트 어드레스 정보(MCAI)를 출력하는 경우, 리프레쉬 신호 발생기(310a)는 최대 카운드 어드레스 정보(MCAI)에 상응하는 타겟 로우 어드레스(TR_ADDR) 및 액티브 신호(ACT)를 출력할 수 있다.
버퍼부(300a)는 최대 카운트 어드레스 정보(MCAI)에 상응하는 제1 내지 제n 메모리 장치들(100a)의 타겟 로우 어드레스(TR_ADDR)를 리프레쉬하도록 타겟 로우 어드레스(TR_ADDR) 및 액티브 신호(ACT)를 출력한다.
제1 내지 제n 메모리 장치들(100a) 중 제 k 메모리 장치에 포함되는 최대 카운트 어드레스 발생기(MCAG)는 제1 내지 제n 메모리 장치들(100a)의 제j 영역들에 포함되는 로우 어드레스들 각각이 액세스 되는 로우 어드레스 액세스 횟수(RAAN)에 기초하여 최대 카운트 어드레스 정보(MCAI)를 출력한다. 예를 들어, 제k 메모리 장치에 포함되는 최대 카운트 어드레스 발생기(MCAG)는 제1 메모리 셀 어레이(111a)에 포함되는 제2 영역(PARTIAL REGION2), 제2 메모리 셀 어레이(121a)에 포함되는 제2 영역(PARTIAL REGION2), 제3 메모리 셀 어레이(131a)에 포함되는 제2 영역(PARTIAL REGION2) 및 제4 메모리 셀 어레이(141a)에 포함되는 제2 영역(PARTIAL REGION2)에 포함되는 로우 어드레스들이 액세스되는 로우 어드레스 액세스 횟수(RAAN)를 카운트할 수 있다. 제k메모리 장치에 포함되는 최대 카운트 어드레스 발생기(MCAG)는 로우 어드레스 액세스 횟수(RAAN)에 따라 최대 카운트 어드레스 정보(MCAI)를 출력할 수 있다.
도 15는 도 1의 메모리 모듈에 포함되는 메모리 장치들이 리프레쉬하는 일 예를 나타내는 도면이고, 도 16은 도 1의 메모리 모듈에 포함되는 메모리 장치들이 리프레쉬하는 다른 예를 나타내는 도면이고, 도 17은 도 1의 메모리 모듈에 포함되는 메모리 장치들이 리프레쉬하는 또 다른 예를 나타내는 도면이다.
도 15를 참조하면, 제1 내지 제n 메모리 장치들(100a)은 타겟 로우 어드레스(TR_ADDR) 및 액티브 신호(ACT)를 수신하고, 타겟 로우 어드레스(TR_ADDR)를 리프레쉬할 수 있다. 예를 들어, 제1 메모리 셀 어레이(111a)에 포함되는 제7 로우 어드레스(WL7)에 상응하는 로우 어드레스 액세스 횟수(RAAN)가 문턱값(MAX_C) 이상인 경우, 제7 로우 어드레스(WL7)가 포함되는 제2 영역(PARTIAL REGION2)들을 관리하는 최대 카운트 어드레스 발생기(MCAG)는 최대 카운트 어드레스 정보(MCAI)를 출력할 수 있다. 이 경우, 최대 카운트 어드레스 정보(MCAI)에 상응하는 타겟 로우 어드레스(TR_ADDR)는 제7 로우 어드레스(WL7)일 수 있다.
복수의 메모리 장치들(100a)은 타겟 로우 어드레스(TR_ADDR) 및 액티브 신호(ACT)를 수신하고 타겟 로우 어드레스(TR_ADDR)를 리프레쉬할 수 있다. 예를 들어 타겟 로우 어드레스(TR_ADDR)가 제7로우 어드레스(WL7)인 경우, 제1 메모리 셀 어레이(111a)의 제7 로우 어드레스(WL7), 제2 메모리 셀 어레이(121a)의 제7 로우 어드레스(WL7), 제3 메모리 셀 어레이(131a)의 제7 로우 어드레스(WL7), 제4 메모리 셀 어레이(141a)의 제7 로우 어드레스(WL7)를 모두 리프레쉬할 수 있다.
도 16을 참조하면, 제1 내지 제n 메모리 장치들(100a)은 타겟 로우 어드레스(TR_ADDR) 및 액티브 신호(ACT)를 수신하고, 타겟 로우 어드레스(TR_ADDR)와 인접하는 로우 어드레스를 리프레쉬할 수 있다. 예를 들어, 타겟 로우 어드레스(TR_ADDR)가 제7 로우 어드레스(WL7)인 경우, 제7 로우 어드레스(WL7)와 인접한 어드레스는 제6 로우 어드레스(WL6)일 수 있다. 이 경우, 제1 메모리 셀 어레이(111a)의 제6 로우 어드레스(WL6), 제2 메모리 셀 어레이(121a)의 제6 로우 어드레스(WL6), 제3 메모리 셀 어레이(131a)의 제6 로우 어드레스(WL6), 제4 메모리 셀 어레이(141a)의 제6 로우 어드레스(WL6)를 모두 리프레쉬할 수 있다. 예를 들어, 타겟 로우 어드레스(TR_ADDR)가 제7 로우 어드레스(WL7)인 경우, 제7 로우 어드레스(WL7)와 인접한 어드레스는 제8 로우 어드레스(WL8)일 수 있다. 이 경우, 제1 메모리 셀 어레이(111a)의 제8 로우 어드레스(WL8), 제2 메모리 셀 어레이(121a)의 제8 로우 어드레스(WL8), 제3 메모리 셀 어레이(131a)의 제8 로우 어드레스(WL8), 제4 메모리 셀 어레이(141a)의 제8 로우 어드레스(WL8)를 모두 리프레쉬할 수 있다.
도 17을 참조하면, 제1 내지 제n 메모리 장치들(100a)은 타겟 로우 어드레스(TR_ADDR) 및 액티브 신호(ACT)를 수신하고, 타겟 로우 어드레스(TR_ADDR) 및 타겟 로우 어드레스(TR_ADDR)와 인접하는 로우 어드레스를 리프레쉬할 수 있다. 예를 들어, 타겟 로우 어드레스(TR_ADDR)가 제7 로우 어드레스(WL7)인 경우, 제7 로우 어드레스(WL7)와 인접한 어드레스는 제6 로우 어드레스(WL6) 및 제 8 로우 어드레스일 수 있다. 이 경우, 제1 메모리 셀 어레이(111a)의 제6 로우 어드레스(WL6) 내지 제8 로우 어드레스(WL8), 제2 메모리 셀 어레이(121a)의 제6 로우 어드레스(WL6) 내지 제8 로우 어드레스(WL8), 제3 메모리 셀 어레이(131a)의 제6 로우 어드레스(WL6) 내지 제8 로우 어드레스(WL8), 제4 메모리 셀 어레이(141a)의 제6 로우 어드레스(WL6) 내지 제8 로우 어드레스(WL8)를 모두 리프레쉬할 수 있다.
도 18은 도 1의 메모리 셀 어레이에 포함되는 영역들의 일 예를 나타내는 도면이다.
도 2 및 도 18을 참조하면, 제j 영역들은 제1 내지 제n 메모리 장치들(100a)의 메모리 셀 어레이들에 포함되는 뱅크들일 수 있다. 예를 들어, 제1 메모리 셀 어레이(111a)에 포함되는 제1 영역(PARTIAL REGION1)은 제1 메모리 셀 어레이(111a)에 포함되는 제1 뱅크(BANK1)일 수 있다. 제1 메모리 셀 어레이(111a)에 포함되는 제2 영역(PARTIAL REGION2)은 제1 메모리 셀 어레이(111a)에 포함되는 제2 뱅크(BANK2)일 수 있다. 제1 메모리 셀 어레이(111a)에 포함되는 제3 영역(PARTIAL REGION3)은 제1 메모리 셀 어레이(111a)에 포함되는 제3 뱅크(BANK3)일 수 있다. 제1 메모리 셀 어레이(111a)에 포함되는 제4 영역(PARTIAL REGION4)은 제1 메모리 셀 어레이(111a)에 포함되는 제4 뱅크(BANK4)일 수 있다.
예를 들어, 제1 메모리 셀 어레이(111a)에 포함되는 제1 영역(PARTIAL REGION1)은 제1 메모리 셀 어레이(111a)에 포함되는 제1 뱅크(BANK1)일 수 있다. 제2 메모리 셀 어레이(121a)에 포함되는 제1 영역(PARTIAL REGION1)은 제2 메모리 셀 어레이(121a)에 포함되는 제1 뱅크(BANK1)일 수 있다. 제3 메모리 셀 어레이(131a)에 포함되는 제1 영역(PARTIAL REGION1)은 제3 메모리 셀 어레이(131a)에 포함되는 제1 뱅크(BANK1)일 수 있다. 제4 메모리 셀 어레이(141a)에 포함되는 제1 영역(PARTIAL REGION1)은 제4 메모리 셀 어레이(141a)에 포함되는 제1 뱅크(BANK1)일 수 있다.
도 19는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2, 도 3 및 도 19를 참조하면, 메모리 시스템(20A)은 메모리 모듈(10A) 및 메모리 컨트롤러를 포함한다. 메모리 컨트롤러는 액세스 어드레스(ADDR) 및 커맨드(CMD)를 메모리 모듈(10A)에 제공한다.
메모리 모듈(10A)은 제1 내지 제n 메모리 장치들(n은 2이상의 정수) (100a) 및 버퍼부(300a)를 포함한다. 제1 내지 제n 메모리 장치들(100a)은 각각이 제1 내지 제m 영역들(m은 2이상의 정수)로 구분될 수 있다. 예를 들어 메모리 모듈(10A)은 제1 메모리 장치(110a), 제2 메모리 장치(120a), 제3 메모리 장치(130a) 및 제4 메모리 장치(140a)를 포함할 수 있다. 제1 메모리 장치(110a), 제2 메모리 장치(120a), 제3 메모리 장치(130a) 및 제4 메모리 장치(140a) 각각은 메모리 셀 어레이를 포함할 수 있다. 제1 메모리 장치(110a), 제2 메모리 장치(120a), 제3 메모리 장치(130a) 및 제4 메모리 장치(140a) 각각에 포함되는 메모리 셀 어레이는 제1 영역(PARTIAL REGION1), 제2 영역(PARTIAL REGION2), 제 3 영역(PARTIAL REGION3) 및 제4 영역(PARTIAL REGION4)을 포함할 수 있다.
제1 내지 제n 메모리 장치들(100a)은 각각이 최대 카운트 어드레스 발생기(MCAG)를 포함할 수 있다. 예를 들어 제1 메모리 장치(110a), 제2 메모리 장치(120a), 제3 메모리 장치(130a) 및 제4 메모리 장치(140a) 각각은 최대 카운트 어드레스 발생기(MCAG)를 포함할 수 있다.
버퍼부(300a)는 제1 내지 제n 메모리 장치들(100a)로부터 최대 카운트 어드레스 정보(MCAI)를 수신할 수 있다. 예를 들어, 제1 최대 카운트 어드레스 정보(MCAI1)는 제1 메모리 장치(110a)에 포함되는 제1 최대 카운트 어드레스 발생기(113a)로부터 버퍼부(300a)로 제공될 수 있다. 제2 최대 카운트 어드레스 정보(MCAI2)는 제2 메모리 장치(120a)에 포함되는 제2 최대 카운트 어드레스 발생기(123a)로부터 버퍼부(300a)로 제공될 수 있다. 제3 최대 카운트 어드레스 정보(MCAI3)는 제3 메모리 장치(130a)에 포함되는 제3 최대 카운트 어드레스 발생기(133a)로부터 버퍼부(300a)로 제공될 수 있다. 제4 최대 카운트 어드레스 정보(MCAI4)는 제4 메모리 장치(140a)에 포함되는 제4 최대 카운트 어드레스 발생기(143a)로부터 버퍼부(300a)로 제공될 수 있다.
버퍼부(300a)는 최대 카운트 어드레스 정보(MCAI)에 상응하는 제1 내지 제n 메모리 장치들(100a)의 타겟 로우 어드레스(TR_ADDR)를 리프레쉬하도록 타겟 로우 어드레스(TR_ADDR) 및 액티브 신호(ACT)를 출력한다.
제1 내지 제n 메모리 장치들(100a) 중 제 k (k는 n보다 같거나 작은 자연수) 메모리 장치에 포함되는 최대 카운트 어드레스 발생기(MCAG)는 제1 내지 제n 메모리 장치들(100a)의 제j (j는 m보다 같거나 작은 자연수)영역들에 포함되는 로우 어드레스들 각각이 액세스 되는 로우 어드레스 액세스 횟수(RAAN)에 기초하여 최대 카운트 어드레스 정보(MCAI)를 출력한다. 예를 들어, 제k 메모리 장치에 포함되는 최대 카운트 어드레스 발생기(MCAG)는 제1 메모리 셀 어레이(111a)에 포함되는 제1 영역(PARTIAL REGION1), 제2 메모리 셀 어레이(121a)에 포함되는 제1 영역(PARTIAL REGION1), 제3 메모리 셀 어레이(131a)에 포함되는 제1 영역(PARTIAL REGION1) 및 제4 메모리 셀 어레이(141a)에 포함되는 제1 영역(PARTIAL REGION1)에 포함되는 로우 어드레스들이 액세스되는 로우 어드레스 액세스 횟수(RAAN)를 카운트할 수 있다. 제k메모리 장치에 포함되는 최대 카운트 어드레스 발생기(MCAG)는 로우 어드레스 액세스 횟수(RAAN)에 따라 최대 카운트 어드레스 정보(MCAI)를 출력할 수 있다.
예를 들어, 제1 메모리 셀 어레이(111a)에 포함되는 제1 영역(PARTIAL REGION1)의 로우 어드레스는 0x00000 ~ 0x00111일 수 있다. 제2 메모리 셀 어레이(121a)에 포함되는 제1 영역(PARTIAL REGION1)의 로우 어드레스는 0x00000 ~ 0x00111일 수 있다. 제3 메모리 셀 어레이(131a)에 포함되는 제1 영역(PARTIAL REGION1)의 로우 어드레스는 0x00000 ~ 0x00111일 수 있다. 제4 메모리 셀 어레이(141a)에 포함되는 제1 영역(PARTIAL REGION1)의 로우 어드레스는 0x00000 ~ 0x00111일 수 있다. 제 k 메모리 장치에 포함되는 최대 카운트 어드레스 발생기(MCAG)가 관리하는 복수의 메모리 셀 어레이 셀들의 제1 영역(PARTIAL REGION1)에 포함되는 로우 어드레스들은 0x00000 ~ 0x00111로 동일할 수 있다.
본 발명에 따른 메모리 모듈(10A)에 포함되는 최대 카운트 어드레스 발생기(MCAG)는 복수의 메모리 장치들(100a) 각각에 포함되는 j영역의 동일한 로우 어드레스를 통합하여 관리하기 때문에 최대 카운트 어드레스 발생기(MCAG)에 포함되는 로직의 복잡도를 줄일 수 있다.
도 3및 도 19를 참조하면, 예를 들어, 기존의 최대 카운트 어드레스 발생기는 제1 메모리 셀 어레이(111a)에 포함되는 제1 영역(PARTIAL REGION1), 제1 메모리 셀 어레이(111a)에 포함되는 제2 영역(PARTIAL REGION2), 제1 메모리 셀 어레이(111a)에 포함되는 제3 영역(PARTIAL REGION3) 및 제1 메모리 셀 어레이(111a)에 포함되는 제4 영역(PARTIAL REGION4)에 포함되는 로우 어드레스들이 액세스되는 로우 어드레스 액세스 횟수(RAAN)를 카운트할 수 있다. 기존의 최대 카운트 어드레스 발생기는 로우 어드레스 액세스 횟수(RAAN)에 따라 최대 카운트 어드레스 정보(MCAI)를 출력할 수 있다.
예를 들어 제1 메모리 셀 어레이(111a)에 포함되는 제1 영역(PARTIAL REGION1)의 로우 어드레스는 0x00000 ~ 0x00111일 수 있다. 제1 메모리 셀 어레이(111a)에 포함되는 제2 영역(PARTIAL REGION2)의 로우 어드레스는 0x01000 ~ 0x01111일 수 있다. 제1 메모리 셀 어레이(111a)에 포함되는 제3 영역(PARTIAL REGION3)의 로우 어드레스는 0x10000 ~ 0x10111일 수 있다. 제1 메모리 셀 어레이(111a)에 포함되는 제4 영역(PARTIAL REGION4)의 로우 어드레스는 0x11000 ~ 0x11111일 수 있다. 기존의 최대 카운트 어드레스 발생기가 관리하는 제1메모리 셀 어레이 셀의 제1 영역(PARTIAL REGION1), 제2 영역(PARTIAL REGION2), 제3 영역(PARTIAL REGION3) 및 제4 영역(PARTIAL REGION4)에 포함되는 로우 어드레스들은 0x00000 ~ 0x11111일 수 있다.
따라서 로우 어드레스 별로 로우 어드레스 액세스 횟수(RAAN)를 카운트하는 경우, 본 발명의 실시예들에 따른 메모리 모듈(10A)에 포함되는 최대 카운트 어드레스 발생기(MCAG)의 복잡도는 기존의 최대 카운트 어드레스 발생기의 1/4복잡도일 수 있다.
도 20은 도 1의 메모리 모듈에 포함되는 메모리 장치의 일 예를 나타내는 블록도이다.
도 20을 참조하면, 메모리 장치(201)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 카운터(235), 제2 페일 어드레스 테이블(237), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290) 및 데이터 입출력 버퍼(295)를 포함할 수 있다.
상기 메모리 셀 어레이는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d), 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d), 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 13에는 4개의 뱅크들을 포함하는 메모리 장치(201)의 예가 도시되어 있으나, 실시예에 따라, 메모리 장치(201)는 임의의 수의 뱅크들을 포함할 수 있다.
또한, 실시예에 따라, 메모리 장치(201)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)이거나, 리프레쉬 동작이 필요한 임의의 메모리 장치일 수 있다.
어드레스 레지스터(220)는 버퍼 칩(300)으로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 카운터(235)로부터 생성된 리프레쉬쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295)를 통하여 상기 버퍼 칩(300)에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러(110)로부터 버퍼 칩(300)을 통하여 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(210)은 메모리 장치(201)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(201)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 메모리 컨트롤러(110)로부터 버퍼 칩(300)을 통하여 수신되는 커맨드(CMD2)를 디코딩하는 커맨드 디코더(211) 및 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어 로직(210)은 동기 방식으로 메모리 장치(200)를 구동하기 위한 클록 신호(CLK) 및 클록 인에이블 신호(/CKE)를 더 수신할 수 있다.
도 21은 도 19의 메모리 시스템에 포함되는 버퍼부의 일 예를 설명하기 위한 도면이다.
도 21을 참조하면, 버퍼부(300a)는 리프레쉬 신호 발생기(310a) 및 대기 신호 발생기(330a)를 포함할 수 있다. 리프레쉬 신호 발생기(310a)는 최대 카운트 어드레스 정보(MCAI)에 기초하여 타겟 로우 어드레스(TR_ADDR) 및 액티브 신호(ACT)를 제1 내지 제n 메모리 장치들(100a)에 제공할 수 있다. 대기 신호 발생기(330a)는 커맨드(CMD)와 최대 카운트 어드레스 정보(MCAI)가 동시에 버퍼부(300a)에 수신되는 경우, 대기 신호(WAIT)를 메모리 컨트롤러(500a)에 제공할 수 있다. 예를 들어 대기 신호 발생기(330a)가 독출 커맨드와 최대 카운트 어드레스 정보(MCAI)를 동시에 수신하는 경우, 대기 신호 발생기(330a)는 최대 카운트 어드레스 정보(MCAI)에 따른 리프레쉬 동작이 먼저 수행되도록 메모리 컨트롤러(500a)에 대기 신호(WAIT)를 제공할 수 있다.
예시적인 실시예에 있어서, 메모리 컨트롤러(500a)가 대기 신호(WAIT)를 수신하는 경우, 메모리 컨트롤러(500a)는 커맨드(CMD)의 제공을 중단할 수 있다. 예를 들어, 메모리 컨트롤러(500a)가 대기 신호(WAIT)를 수신하는 경우, 메모리 컨트롤러(500a)는 독출 커맨드 또는 기입 커맨드의 제공을 중단할 수 있다.
예시적인 실시예에 있어서, 메모리 컨트롤러(500a)는 대기 신호(WAIT)를 수신하는 경우, 메모리 컨트롤러(500a)는 일정 시간 경과후 커맨드(CMD)를 재시도할 수 있다. 예를 들어, 메모리 컨트롤러(500a)가 대기신호를 수신하는 경우, 메모리 컨트롤러(500a)는 일정 시간 경과후 독출 커맨드 또는 기입 커맨드를 제공할 수 있다.
도 22는 본 발명의 실시예들에 따른 메모리 모듈을 모바일 시스템에 응용한 예를 나타내는 블록도이다.
모바일 시스템(700)은 프로세서(710), 메모리 장치(720), 저장 장치(730), 이미지 센서(760), 디스플레이 디바이스(740) 및 파워 서플라이(750)를 포함할 수 있다. 모바일 시스템(700)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(710)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(710)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(720), 저장 장치(730) 및 디스플레이 장치(740)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(720)는 모바일 시스템(700)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(720)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)을 포함하여 구현될 수 있다. 저장 장치(730)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다. 모바일 시스템(700)은 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터 등과 같은 출력 수단을 더 포함할 수 있다. 파워 서플라이(750)는 모바일 시스템(700)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(760)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(710)와 연결되어 통신을 수행할 수 있다. 이미지 센서(900)는 프로세서(710)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
모바일 시스템(700)의 구성 요소들은 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 모바일 시스템(700)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 모바일 시스템(700)은 본원발명의 실시예들에 따른 메모리 시스템을 이용하는 모든 모바일 시스템으로 해석되어야 할 것이다. 예를 들어, 모바일 시스템(700)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
도 23은 본 발명의 실시예들에 따른 메모리 모듈을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
컴퓨팅 시스템(800)은 프로세서(810), 입출력 허브(820), 입출력 컨트롤러 허브(830), 적어도 하나의 메모리 모듈(840) 및 그래픽 카드(850)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(800)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(810)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(810)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 18에는 하나의 프로세서(810)를 포함하는 컴퓨팅 시스템(800)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(800)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(810)는 메모리 모듈(840)의 동작을 제어하는 메모리 컨트롤러(811)를 포함할 수 있다. 프로세서(810)에 포함된 메모리 컨트롤러(811)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(811)와 메모리 모듈(840) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(840)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(811)는 입출력 허브(820) 내에 위치할 수 있다. 메모리 컨트롤러(811)를 포함하는 입출력 허브(820)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(840)은 메모리 컨트롤러(811)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들과 복수의 메모리 장치들의 동작들을 전반적으로 관리하는 버퍼 칩을 포함할 수 있다. 복수의 메모리 장치들 각각은 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치들 각각은 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리이거나, 리프레쉬 동작이 필요한 임의의 휘발성 메모리 장치일 수 있다. 메모리 모듈(840)에 포함되는 버퍼 칩은 도 3의 버퍼칩(300)과 같이 구성되어 도 4와 같은 메모리 관리부(310)를 포함하여 복수의 메모리 장치들의 동작을 전반적으로 관리할 수 있다.
입출력 허브(820)는 그래픽 카드(850)와 같은 장치들과 프로세서(810) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(820)는 다양한 방식의 인터페이스를 통하여 프로세서(810)에 연결될 수 있다. 예를 들어, 입출력 허브(820)와 프로세서(810)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다.
입출력 허브(820)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(820)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(850)는 AGP 또는 PCIe를 통하여 입출력 허브(820)와 연결될 수 있다. 그래픽 카드(850)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(850)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(820)는, 입출력 허브(820)의 외부에 위치한 그래픽 카드(850)와 함께, 또는 그래픽 카드(850) 대신에 입출력 허브(820)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(820)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(820)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(830)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(830)는 내부 버스를 통하여 입출력 허브(820)와 연결될 수 있다. 예를 들어, 입출력 허브(820)와 입출력 컨트롤러 허브(830)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(830)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(830)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(810), 입출력 허브(820) 및 입출력 컨트롤러 허브(830)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(810), 입출력 허브(820) 또는 입출력 컨트롤러 허브(830) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명의 실시예들에 따른 메모리 모듈 및 이를 포함하는 메모리 시스템은 메모리 장치 내의 액세스가 집중되는 어드레스를 판별하는 회로의 복잡도를 감소 시킬 수 있어 메모리 시스템을 사용하는 다양한 전자 장치에 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 각각이 제1 내지 제m 영역들로 구분되고, 최대 카운트 어드레스 발생기를 포함하는 제1 내지 제n 메모리 장치들 (m 및 n은 2이상의 정수); 및
    상기 제1 내지 제n 메모리 장치들로부터 최대 카운트 어드레스 정보를 수신하고, 상기 최대 카운트 어드레스 정보에 상응하는 상기 제1 내지 제n 메모리 장치들의 타겟 로우 어드레스를 리프레쉬하도록 상기 타겟 로우 어드레스 및 액티브 신호를 출력하는 버퍼부를 포함하고,
    상기 제1 내지 제n 메모리 장치들 중 제 k (k는 n보다 같거나 작은 자연수) 메모리 장치에 포함되는 상기 최대 카운트 어드레스 발생기는, 상기 제1 내지 제n 메모리 장치들의 제j (j는 m보다 같거나 작은 자연수)영역들에 포함되는 로우 어드레스들 각각이 액세스 되는 로우 어드레스 액세스 횟수에 기초하여 최대 카운트 어드레스 정보를 출력하는 메모리 모듈.
  2. 제1 항에 있어서, 상기 최대 카운트 어드레스 발생기는,
    상기 제1 내지 제n 메모리 장치들에 포함되는 메모리 셀 어레이 중 액세스 어드레스에 상응하는 상기 제j 영역들의 상기 로우 어드레스 액세스 횟수를 카운팅하는 카운터부;
    상기 로우 어드레스 액세스 횟수를 저장하는 저장부; 및
    상기 로우 어드레스 액세스 횟수와 문턱값을 비교하여 상기 최대 카운트 어드레스 정보를 출력하는 비교부를 포함하고,
    상기 제j 영역들의 상기 로우 어드레스 액세스 횟수가 상기 문턱값 이상인 경우, 상기 비교부는 상기 최대 카운트 어드레스 정보를 상기 버퍼부에 제공하는 것을 특징으로 하는 메모리 모듈.
  3. 제2 항에 있어서,
    상기 문턱값은 미리 정해진 시간 간격을 기준으로 결정되고, 상기 미리 정해진 시간 간격이 감소함에 따라 상기 문턱값은 감소하고,
    상기 저장부는 상기 제j 영역들에 포함되는 로우 어드레스들 중 일부 로우 어드레스들에 대한 상기 로우 어드레스 액세스 횟수를 저장하는 것을 특징으로 하는 메모리 모듈.
  4. 제2 항에 있어서,
    상기 카운터부는 상기 제1 내지 제n 메모리 장치들의 각각에 포함되는 상기 제j 영역에 상응하는 상기 로우 어드레스 액세스 횟수를 카운팅하는 카운터들을 포함하는 것을 특징으로 하는 메모리 모듈.
  5. 제1 항에 있어서,
    상기 버퍼부는 리프레쉬 신호 발생기를 포함하고,
    상기 리프레쉬 신호 발생기는 상기 최대 카운트 어드레스 정보에 기초하여 상기 타겟 로우 어드레스 및 상기 액티브 신호를 상기 제1 내지 제n 메모리 장치들에 제공하고,
    상기 제1 내지 제n 메모리 장치들에 포함되는 최대 카운트 어드레스 발생기들 중 적어도 하나의 최대 카운트 어드레스 발생기가 상기 최대 카운트 어드레스 정보를 출력하는 경우, 상기 리프레쉬 신호 발생기는 상기 최대 카운트 어드레스 정보에 상응하는 상기 타겟 로우 어드레스 및 상기 액티브 신호를 출력하는 것을 특징으로 하는 메모리 모듈.
  6. 제1 항에 있어서,
    상기 제1 내지 제n 메모리 장치들은 상기 타겟 로우 어드레스 및 상기 액티브 신호를 수신하고, 상기 타겟 로우 어드레스 및 상기 타겟 로우 어드레스와 인접하는 로우 어드레스를 리프레쉬하는 것을 특징으로 하는 메모리 모듈.
  7. 제1 항에 있어서,
    상기 제j 영역들은 상기 제1 내지 제n 메모리 장치들의 메모리 셀 어레이들에 포함되는 뱅크들인 것을 특징으로 하는 메모리 모듈.
  8. 메모리 모듈; 및
    액세스 어드레스 및 커맨드를 상기 메모리 모듈에 제공하는 메모리 컨트롤러를 포함하고,
    상기 메모리 모듈은,
    각각이 제1 내지 제m 영역들로 구분되고, 최대 카운트 어드레스 발생기를 포함하는 제1 내지 제n 메모리 장치들 (m 및 n은 2이상의 정수); 및
    상기 제1 내지 제n 메모리 장치들로부터 최대 카운트 어드레스 정보를 수신하고, 상기 최대 카운트 어드레스 정보에 상응하는 상기 제1 내지 제n 메모리 장치들의 타겟 로우 어드레스를 리프레쉬하도록 상기 타겟 로우 어드레스 및 액티브 신호를 출력하는 버퍼부를 포함하고,
    상기 제1 내지 제n 메모리 장치들 중 제 k (k는 n보다 같거나 작은 자연수) 메모리 장치에 포함되는 상기 최대 카운트 어드레스 발생기는, 상기 제1 내지 제n 메모리 장치들의 제j (j는 m보다 같거나 작은 자연수)영역들에 포함되는 로우 어드레스들 각각이 액세스 되는 어드레스 액세스 횟수에 기초하여 최대 카운트 어드레스 정보를 출력하는 메모리 시스템.
  9. 제8 항에 있어서,
    상기 버퍼부는 리프레쉬 신호 발생기 및 대기 신호 발생기를 포함하고,
    상기 리프레쉬 신호 발생기는 상기 최대 카운트 어드레스 정보에 기초하여 상기 타겟 로우 어드레스 및 상기 액티브 신호를 상기 제1 내지 제n 메모리 장치들에 제공하고,
    상기 대기 신호 발생기는 상기 커맨드와 상기 최대 카운트 어드레스 정보가 동시에 상기 버퍼부에 수신되는 경우, 대기 신호를 상기 메모리 컨트롤러에 제공하는 것을 특징으로 하는 메모리 시스템.
  10. 제9 항에 있어서,
    상기 메모리 컨트롤러가 상기 대기 신호를 수신하는 경우, 상기 메모리 컨트롤러는 상기 커맨드의 제공을 중단하고,
    상기 메모리 컨트롤러는 일정 시간 경과후 상기 커맨드를 재시도하는 것을 특징으로 하는 메모리 시스템.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10020045B2 (en) * 2013-11-26 2018-07-10 Micron Technology, Inc. Partial access mode for dynamic random access memory
KR20160091587A (ko) * 2015-01-26 2016-08-03 에스케이하이닉스 주식회사 반도체 장치
US9812185B2 (en) * 2015-10-21 2017-11-07 Invensas Corporation DRAM adjacent row disturb mitigation
KR102550685B1 (ko) * 2016-07-25 2023-07-04 에스케이하이닉스 주식회사 반도체장치
US10269420B2 (en) * 2016-12-13 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory with symmetric read current profile and read method thereof
KR102410924B1 (ko) 2018-05-14 2022-06-20 삼성전자주식회사 해머 리프레쉬 동작을 수행하는 리프레쉬 제어 회로, 메모리 장치 및 메모리 장치의 동작 방법
US10672486B2 (en) * 2018-08-21 2020-06-02 Micron Technology, Inc. Refreshing data stored at a memory component based on a memory component characteristic component
US11120860B1 (en) * 2020-08-06 2021-09-14 Micron Technology, Inc. Staggering refresh address counters of a number of memory devices, and related methods, devices, and systems
US11651810B2 (en) 2020-12-14 2023-05-16 SK Hynix Inc. Memory system and memory module including memory chips sharing channel
CN117672292A (zh) * 2022-08-30 2024-03-08 长鑫存储技术有限公司 监测电路、刷新方法及存储器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140006704A1 (en) 2012-06-30 2014-01-02 Zvika Greenfield Row hammer condition monitoring

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306164A (ja) 1996-05-13 1997-11-28 Internatl Business Mach Corp <Ibm> メモリ・リフレッシュ・システム
JPH1153882A (ja) 1997-08-05 1999-02-26 Hitachi Ltd 半導体記憶装置
JP2000215661A (ja) 1999-01-18 2000-08-04 Fujitsu Ltd メモリ制御装置
US6356485B1 (en) 1999-02-13 2002-03-12 Integrated Device Technology, Inc. Merging write cycles by comparing at least a portion of the respective write cycle addresses
JP2001043677A (ja) 1999-08-03 2001-02-16 Hitachi Ltd 半導体記憶装置
JP2002063787A (ja) 2000-08-21 2002-02-28 Mitsubishi Electric Corp 半導体集積装置およびそのリフレッシュ方法
JP2002373489A (ja) * 2001-06-15 2002-12-26 Mitsubishi Electric Corp 半導体記憶装置
JP2004259343A (ja) * 2003-02-25 2004-09-16 Renesas Technology Corp 半導体記憶装置
US6967885B2 (en) 2004-01-15 2005-11-22 International Business Machines Corporation Concurrent refresh mode with distributed row address counters in an embedded DRAM
JP4778694B2 (ja) 2004-09-14 2011-09-21 パナソニック株式会社 半導体集積回路
US7953921B2 (en) 2004-12-28 2011-05-31 Qualcomm Incorporated Directed auto-refresh synchronization
US7734866B2 (en) 2005-08-04 2010-06-08 Rambus Inc. Memory with address-differentiated refresh rate to accommodate low-retention storage rows
KR100725992B1 (ko) 2005-11-04 2007-06-08 삼성전자주식회사 리프레시 정보에 따라 반도체 메모리 장치의 리프레시를제어하는 장치 및 그 방법
JP4117323B2 (ja) * 2006-04-18 2008-07-16 エルピーダメモリ株式会社 半導体記憶装置
JP4843655B2 (ja) 2008-09-24 2011-12-21 株式会社東芝 半導体記憶装置
KR102020905B1 (ko) * 2012-04-10 2019-09-11 삼성전자주식회사 집중 어드레스 캐어링 방법 및 집중 어드레스 캐어링 기능을 갖는 메모리 시스템
KR101962874B1 (ko) * 2012-04-24 2019-03-27 삼성전자주식회사 메모리 장치, 메모리 컨트롤러, 메모리 시스템 및 이의 동작 방법
KR20140028659A (ko) * 2012-08-30 2014-03-10 에스케이하이닉스 주식회사 리프레시 제어회로 및 이를 포함하는 메모리 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140006704A1 (en) 2012-06-30 2014-01-02 Zvika Greenfield Row hammer condition monitoring

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