KR102222968B1 - 어드레스 정렬기 및 이를 포함하는 메모리 장치 - Google Patents

어드레스 정렬기 및 이를 포함하는 메모리 장치 Download PDF

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KR102222968B1
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Abstract

어드레스 정렬기는 커맨드 어드레스 제공부, 정렬 신호 제공부 및 정렬부를 포함한다. 상기 커맨드 어드레스 제공부는 제1 클럭 신호에 동기하여 커맨드 어드레스 신호를 지연시켜 상기 제1 클럭 신호에 동기되는 동기 커맨드 어드레스 신호를 출력한다. 상기 정렬 신호 제공부는 제2 클럭 신호에 동기하여 칩 셀렉트 신호를 지연시켜 상기 제2 클럭 신호에 동기되는 정렬 클럭 신호들을 출력한다. 상기 정렬부는 상기 정렬 클럭 신호들에 동기되어 상기 동기 커맨드 어드레스 신호에 포함되는 복수의 어드레스들을 출력한다. 본 발명에 따른 어드레스 정렬기를 사용하면, 칩 셀렉트 신호에 기초하여 생성되는 정렬 클럭 신호에 동기하여 복수의 어드레스들을 정렬함으로써 어드레스 정렬기를 포함하는 메모리 장치의 동작 속도를 높일 수 있다.

Description

어드레스 정렬기 및 이를 포함하는 메모리 장치{ADDRESS ALIGNER AND MEMORY DEVICE INCLDUING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 어드레스 정렬기 및 이를 포함하는 메모리 장치에 관한 것이다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있는 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM, DRAM SDRAM 등이 있다.
최근 전자 장치와 관련되는 기술의 발달에 따라서 메모리 장치의 고성능화가 진행되고 있다. 메모리 장치의 고성능화를 위해 다양한 연구들이 이루어지고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 클럭 신호 및 칩 셀렉트 신호에 기초하여 커맨드 어드레스 신호에 포함되는 복수의 어드레스들을 정렬함으로써 성능을 높일 수 있는 어드레스 정렬기를 제공하는 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 클럭 신호 및 칩 셀렉트 신호에 기초하여 커맨드 어드레스 신호에 포함되는 복수의 어드레스들을 정렬함으로써 성능을 높일 수 있는 메모리 장치를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 어드레스 정렬기는 커맨드 어드레스 제공부, 정렬 신호 제공부 및 정렬부를 포함한다. 상기 커맨드 어드레스 제공부는 제1 클럭 신호에 동기하여 커맨드 어드레스 신호를 지연시켜 상기 제1 클럭 신호에 동기되는 동기 커맨드 어드레스 신호를 출력한다. 상기 정렬 신호 제공부는 제2 클럭 신호에 동기하여 칩 셀렉트 신호를 지연시켜 상기 제2 클럭 신호에 동기되는 정렬 클럭 신호들을 출력한다. 상기 정렬부는 상기 정렬 클럭 신호들에 동기되어 상기 동기 커맨드 어드레스 신호에 포함되는 복수의 어드레스들을 출력한다.
예시적인 실시예에 있어서, 상기 커맨드 어드레스 제공부는 커맨드 어드레스 랫치(latch)를 포함할 수 있다. 상기 커맨드 어드레스 랫치의 입력 단자에 상기 커맨드 어드레스 신호가 제공되고, 상기 커맨드 어드레스 랫치의 클럭 단자에 상기 제1 클럭 신호가 제공되어, 상기 커맨드 어드레스 랫치의 출력 단자로 상기 제1 클럭 신호에 동기하여 상기 동기 커맨드 어드레스 신호를 출력할 수 있다.
예시적인 실시예에 있어서, 상기 정렬 신호 제공부는 칩 셀렉트 랫치를 포함할 수 있다. 상기 칩 셀렉트 랫치의 입력 단자에 상기 칩 셀렉트 신호가 제공되고, 상기 칩 셀렉트 랫치의 클럭 단자에 상기 제2 클럭 신호가 제공되어, 상기 칩 셀렉트 랫치의 출력 단자로 상기 정렬 클럭 신호들 중 제1 정렬 클럭 신호가 출력될 수 있다.
예시적인 실시예에 있어서, 상기 정렬 클럭 신호들 중 제2 정렬 클럭 신호는 상기 칩 셀렉트 랫치의 반전 출력 단자로 출력될 수 있다.
예시적인 실시예에 있어서, 상기 제1 정렬 클럭 신호 및 상기 제2 정렬 클럭 신호는 상기 제2 클럭 신호에 동기하여 제공될 수 있다.
예시적인 실시예에 있어서, 상기 제1 클럭 신호는 상기 제2 클럭 신호와 동일할 수 있다.
예시적인 실시예에 있어서, 상기 정렬부는 제1 정렬부 및 제2 정렬부를 포함할 수 있다. 상기 제1 정렬부는 상기 정렬 클럭 신호들 중 제1 정렬 클럭 신호 및 제2 정렬 클럭 신호에 동기하여 상기 동기 커맨드 어드레스 신호에 포함되는 홀수 번째 어드레스를 출력할 수 있다. 상기 제2 정렬부는 상기 정렬 클럭 신호들 중 상기 제2 정렬 클럭 신호에 동기하여 상기 동기 커맨드 어드레스 신호에 포함되는 짝수 번째 어드레스를 출력할 수 있다.
예시적인 실시예에 있어서, 상기 제1 정렬부는 제1 랫치, 제2 랫치 및 제3 랫치를 포함하고, 상기 제1 랫치, 상기 제2 랫치 및 상기 제3 랫치는 캐스캐이드 연결될 수 있다.
예시적인 실시예에 있어서, 상기 제1 랫치의 클럭 단자에는 상기 제1 정렬 클럭 신호가 인가되고, 상기 제2 랫치 및 상기 제3 랫치의 클럭 단자에는 상기 제2 정렬 클럭 신호가 인가될 수 있다.
예시적인 실시예에 있어서, 상기 동기 커맨드 어드레스 신호는 상기 제1 랫치의 입력 단자에 제공되고, 상기 동기 커맨드 어드레스 신호에 포함되는 제1 어드레스는 상기 제3 랫치의 출력 단자로부터 출력되고, 상기 동기 커맨드 어드레스 신호에 포함되는 제3 어드레스는 상기 제2 랫치의 출력 단자로부터 출력될 수 있다.
예시적인 실시예에 있어서, 상기 제2 정렬부는 제4 랫치 및 제5 랫치를 포함하고, 상기 제4 랫치 및 상기 제5 랫치는 캐스캐이드 연결될 수 있다.
예시적인 실시예에 있어서, 상기 제4 랫치 및 상기 제5 랫치의 클럭 단자에는 상기 제2 정렬 클럭 신호가 인가될 수 있다.
예시적인 실시예에 있어서, 상기 동기 커맨드 어드레스 신호는 상기 제4 랫치의 입력 단자에 제공되고, 상기 동기 커맨드 어드레스 신호에 포함되는 제2 어드레스는 상기 제5 랫치의 출력 단자로부터 출력되고, 상기 동기 커맨드 어드레스 신호에 포함되는 제4 어드레스는 상기 제4 랫치의 출력 단자로부터 출력될 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 어드레스 정렬기는 커맨드 어드레스 제공부, 정렬 신호 제공부 및 정렬부를 포함한다. 상기 커맨드 어드레스 제공부는 클럭 신호를 분주한 분주 클럭 신호에 동기하여 커맨드 어드레스 신호를 지연시켜 상기 분주 클럭 신호에 동기되는 이븐 커맨드 어드레스 신호 및 오드 커맨드 어드레스 신호를 출력한다. 상기 정렬 신호 제공부는 상기 분주 클럭 신호에 동기하여 칩 셀렉트 신호를 지연시켜 상기 분주 클럭 신호에 동기되는 이븐 정렬 신호 및 오드 정렬 신호를 출력한다. 상기 정렬부는 상기 이븐 정렬 신호, 상기 오드 정렬 신호 및 상기 분주 클럭 신호에 기초하여 상기 이븐 커맨드 어드레스 신호 및 상기 오드 어드레스 신호에 포함되는 복수의 어드레스들을 출력한다.
예시적인 실시예에 있어서, 상기 정렬 신호 제공부는 상기 칩 셀렉트 신호 및 상기 클럭 신호에 기초하여 제1 클럭 정렬 신호 및 제2 정렬 클럭 신호를 제공할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 메모리 장치는 어드레스 정렬기, 메모리 셀 어레이 및 제어부를 포함한다. 상기 어드레스 정렬기는 커맨드 어드레스 신호 및 제1 클럭 신호에 기초하여 동기 커맨드 어드레스 생성하고, 칩 셀렉트 신호 및 제2 클럭 신호에 기초하여 정렬 클럭 신호들을 생성하고, 상기 정렬 클럭 신호들에 동기하여 상기 동기 커맨드 어드레스 신호에 포함되는 복수의 어드레스들 및 커맨드들을 출력한다. 상기 메모리 셀 어레이는 상기 복수의 어드레스들에 상응하는 데이터가 저장된다. 상기 제어부는 상기 복수의 어드레스들 및 상기 커맨드들에 기초하여 상기 메모리 셀 어레이를 제어한다. 상기 어드레스 정렬기는 커맨드 어드레스 제공부, 정렬 신호 제공부 및 정렬부를 포함한다. 상기 커맨드 어드레스 제공부는 제1 클럭 신호에 동기하여 커맨드 어드레스 신호를 지연시켜 상기 제1 클럭 신호에 동기되는 동기 커맨드 어드레스 신호를 출력한다. 상기 정렬 신호 제공부는 제2 클럭 신호에 동기하여 칩 셀렉트 신호를 지연시켜 상기 제2 클럭 신호에 동기되는 정렬 클럭 신호들을 출력한다. 상기 정렬부는 상기 정렬 클럭 신호들에 동기되어 상기 동기 커맨드 어드레스 신호에 포함되는 복수의 어드레스들을 출력한다.
예시적인 실시예에 있어서, 상기 복수의 어드레스들은 메모리 장치의 로우 어드레스일 수 있다.
예시적인 실시예에 있어서, 상기 복수의 어드레스들은 메모리 장치의 컬럼 어드레스일 수 있다.
예시적인 실시예에 있어서, 상기 제1 클럭 신호는 상기 제2 클럭 신호와 동일할 수 있다.
예시적인 실시예에 있어서, 상기 제1 클럭 신호의 주파수는 상기 정렬 클럭 신호들의 주파수보다 클 수 있다.
본 발명의 실시예들에 따른 어드레스 정렬기는 클럭 신호 및 칩 셀렉트 신호에 기초하여 커맨드 어드레스 신호에 포함되는 복수의 어드레스들을 정렬함으로써 성능을 높일 수 있다.
도 1은 본 발명의 실시예들에 따른 어드레스 정렬기를 나타내는 블록도이다.
도 2는 도 1의 어드레스 정렬기에 포함되는 커맨드 어드레스 제공부의 일 예를 나타내는 도면이다.
도 3은 도 2의 커맨드 어드레스 제공부의 동작을 설명하기 위한 타이밍도이다.
도 4는 도 1의 어드레스 정렬기에 포함되는 정렬 신호 제공부의 일 예를 나타내는 도면이다.
도 5는 도 4의 정렬 신호 제공부의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 1의 어드레스 정렬기에 제공되는 제1 클럭 신호와 제2 클럭 신호가 동일한 경우를 설명하기 위한 타이밍도이다.
도 7은 도 1의 어드레스 정렬기에 포함되는 정렬부의 일 예를 나타내느 블록도이다.
도 8은 도 7의 정렬부에 포함되는 제1 정렬부의 일 예를 나타내는 도면이다.
도 9는 도 8의 제1 정렬부의 동작을 설명하기 위한 타이밍도이다.
도 10은 도 7의 정렬부에 포함되는 제2 정렬부의 일 예를 나타내는 도면이다.
도 11은 도 10의 제2 정렬부의 동작을 설명하기 위한 타이밍도이다.
도 12 및 도 13은 도 1의 어드레스 정렬기의 동작을 설명하기 위한 타이밍도이다.
도 14는 본 발명의 실시예들에 따른 어드레스 정렬기를 나타내는 블록도이다.
도 15 및 도 16은 도 14의 어드레스 정렬기의 동작을 설명하기 위한 타이밍도이다.
도 17은 본 발명의 일 실시예에 따른 어드레스 정렬기를 나타내는 블록도이다.
도 18은 17의 어드레스 정렬기의 동작을 설명하기 위한 타이밍도이다.
도 19는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 20은 도 19의 메모리 장치에 포함되는 어드레스 정렬기의 일 예를 나타내는 도면이다.
도 21는 본 발명의 실시예들에 따른 메모리 시스템을 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 22은 본 발명의 실시예들에 따른 메모리 시스템을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 어드레스 정렬기를 나타내는 블록도이다.
도 1을 참조하면, 어드레스 정렬기(10)는 커맨드 어드레스 제공부(100), 정렬 신호 제공부(300) 및 정렬부(500)를 포함한다. 커맨드 어드레스 제공부(100)는 제1 클럭 신호(CLK1)에 동기하여 커맨드 어드레스 신호(CA)를 지연시켜 제1 클럭 신호(CLK1)에 동기되는 동기 커맨드 어드레스 신호(CA_S)를 출력한다. 예를 들어, 커맨드 어드레스 신호(CA) 및 제1 클럭 신호(CLK1)는 커맨드 어드레스 제공부(100)에 입력될 수 있다. 커맨드 어드레스 제공부(100)로부터 출력되는 동기 커맨드 어드레스 신호(CA_S)는 제1 클럭 신호(CLK1)에 동기하여 커맨드 어드레스 신호(CA)를 지연시킨 신호일 수 있다. 동기 커맨드 어드레스 신호(CA_S)는 제1 클럭 신호(CLK1)에 동기된 신호일 수 있다.
정렬 신호 제공부(300)는 제2 클럭 신호(CLK2)에 동기하여 칩 셀렉트 신호(CS)를 지연시켜 제2 클럭 신호(CLK2)에 동기되는 정렬 클럭 신호들(PCS_CLK)을 출력한다. 예를 들어, 칩 셀렉트 신호(CS) 및 제2 클럭 신호(CLK2)는 정렬 신호 제공부(300)에 입력될 수 있다. 정렬 신호 제공부(300)로부터 출력되는 정렬 클럭 신호들(PCS_CLK)은 제2 클럭 신호(CLK2)에 동기하여 칩 셀렉트 신호(CS)를 지연시킨 신호일 수 있다. 정렬 클럭 신호들(PCS_CLK)은 제2 클럭 신호(CLK2)에 동기된 신호일 수 있다.
정렬부(500)는 정렬 클럭 신호들(PCS_CLK)에 동기되어 동기 커맨드 어드레스 신호(CA_S)에 포함되는 복수의 어드레스들(ADDRS)을 출력한다. 복수의 어드레스들은 2 이상의 어드레스들일 수 있다. 예를 들어, 정렬 클럭 신호들(PCS_CLK) 및 동기 커맨드 어드레스 신호(CA_S)는 정렬부(500)에 입력될 수 있다. 정렬부(500)로부터 출력되는 복수의 어드레스들(ADDRS)은 정렬 클럭 신호(PCS_CLK)에 동기된 신호일 수 있다.
예를 들어, 제1 클럭 신호(CLK1)는 제2 클럭 신호(CLK2)와 동일할 수 있다. 커맨드 어드레스 제공부(100)로부터 출력되는 동기 커맨드 어드레스 신호(CA_S)는 제1 클럭 신호(CLK1)에 동기된 신호일 수 있다. 정렬 신호 제공부(300)로부터 출력되는 정렬 클럭 신호(PCS_CLK)는 제1 클럭 신호(CLK1)에 동기된 신호일 수 있다. 정렬부(500)로부터 출력되는 복수의 어드레스들(ADDRS)은 정렬 클럭 신호(PCS_CLK)에 동기된 신호일 수 있다. 또한 정렬부(500)로부터 출력되는 복수의 어드레스들(ADDRS)은 제1 클럭 신호(CLK1)에 동기된 신호일 수 있다.
본 발명에 따른 어드레스 정렬기(10)를 사용하면, 칩 셀렉트 신호(CS)에 기초하여 생성되는 정렬 클럭 신호(PCS_CLK)에 동기하여 복수의 어드레스들(ADDRS)을 정렬함으로써 어드레스 정렬기(10)를 포함하는 메모리 장치의 동작 속도를 높일 수 있다.
도 2는 도 1의 어드레스 정렬기에 포함되는 커맨드 어드레스 제공부의 일 예를 나타내는 도면이고, 도 3은 도 2의 커맨드 어드레스 제공부의 동작을 설명하기 위한 타이밍도이다.
도 2 및 도 3을 참조하면, 커맨드 어드레스 제공부(100)는 커맨드 어드레스 랫치(110)(latch)를 포함할 수 있다. 커맨드 어드레스 랫치(110)의 입력 단자에 커맨드 어드레스 신호(CA)가 제공될 수 있다. 커맨드 어드레스 랫치(110)의 클럭 단자에 제1 클럭 신호(CLK1)가 제공될 수 있다. 커맨드 어드레스 랫치(110)의 출력 단자로 제1 클럭 신호(CLK1)에 동기하여 동기 커맨드 어드레스 신호(CA_S)를 출력할 수 있다. 예를 들어 커맨드 어드레스 신호(CA)는 제1 어드레스(ADDR1), 제2 어드레스(ADDR2), 제3 어드레스(ADDR3) 및 제4 어드레스(ADDR4)를 포함할 수 있다. 제1 어드레스(ADDR1), 제2 어드레스(ADDR2), 제3 어드레스(ADDR3) 및 제4 어드레스(ADDR4)는 커맨드 어드레스 랫치(110)에 순차적으로 입력될 수 있다. 제1 어드레스(ADDR1), 제2 어드레스(ADDR2), 제3 어드레스(ADDR3) 및 제4 어드레스(ADDR4)는 커맨드 어드레스 랫치(110)에 순차적으로 입력되면, 커맨드 어드레스 랫치(110)는 제1 클럭 신호(CLK1)에 동기하여 동기 커맨드 어드레스 신호(CA_S)를 출력할 수 있다. 동기 커맨드 어드레스 신호(CA_S)는 제1 클럭 신호(CLK1)에 동기된 제1 어드레스(ADDR1), 제2 어드레스(ADDR2), 제3 어드레스(ADDR3) 및 제4 어드레스(ADDR4)일 수 있다.
도 4는 도 1의 어드레스 정렬기에 포함되는 정렬 신호 제공부의 일 예를 나타내는 도면이고, 도 5는 도 4의 정렬 신호 제공부의 동작을 설명하기 위한 타이밍도이다.
도 4 및 도 5를 참조하면, 정렬 신호 제공부(300)는 칩 셀렉트 랫치(310)를 포함할 수 있다. 칩 셀렉트 랫치(310)의 입력 단자에 칩 셀렉트 신호(CS)가 제공되고, 칩 셀렉트 랫치(310)의 클럭 단자에 제2 클럭 신호(CLK2)가 제공되어, 칩 셀렉트 랫치(310)의 출력 단자로 정렬 클럭 신호들(PCS_CLK) 중 제1 정렬 클럭 신호(PCS_CLK1)가 출력될 수 있다. 예를 들어, 칩 셀렉트 신호(CS) 및 제2 클럭 신호(CLK2)는 정렬 신호 제공부(300)에 입력될 수 있다. 정렬 신호 제공부(300)로부터 출력되는 정렬 클럭 신호들(PCS_CLK)은 제2 클럭 신호(CLK2)에 동기하여 칩 셀렉트 신호(CS)를 지연시킨 신호일 수 있다. 정렬 클럭 신호들(PCS_CLK)은 제2 클럭 신호(CLK2)에 동기된 신호일 수 있다.
정렬 클럭 신호들(PCS_CLK)은 제1 정렬 클럭 신호(PCS_CLK1) 및 제2 정렬 클럭 신호(PCS_CLK2)를 포함할 수 있다. 제2 정렬 클럭 신호(PCS_CLK2)는 제1 정렬 클럭 신호(PCS_CLK1)의 반전된 신호일 수 있다. 예를 들어, 제1 정렬 클럭 신호(PCS_CLK1)는 칩 셀렉트 랫치(310)의 출력 단자로부터 출력될 수 있다. 제2 정렬 클럭 신호(PCS_CLK2)는 칩 셀렉트 랫치(310)의 반전 출력 단자로부터 출력될 수 있다.
예시적인 실시예에 있어서, 정렬 클럭 신호들(PCS_CLK) 중 제2 정렬 클럭 신호(PCS_CLK2)는 칩 셀렉트 랫치(310)의 반전 출력 단자로 출력될 수 있다.
예시적인 실시예에 있어서, 제1 정렬 클럭 신호(PCS_CLK1) 및 제2 정렬 클럭 신호(PCS_CLK2)는 제2 클럭 신호(CLK2)에 동기하여 제공될 수 있다.
본 발명에 따른 어드레스 정렬기(10)를 사용하면, 칩 셀렉트 신호(CS)에 기초하여 생성되는 정렬 클럭 신호에 동기하여 복수의 어드레스들(ADDRS)을 정렬함으로써 어드레스 정렬기(10)를 포함하는 메모리 장치의 동작 속도를 높일 수 있다.
도 6은 도 1의 어드레스 정렬기에 제공되는 제1 클럭 신호와 제2 클럭 신호가 동일한 경우를 설명하기 위한 타이밍도이다.
도 6을 참조하면, 제1 클럭 신호(CLK1)는 제2 클럭 신호(CLK2)와 동일할 수 있다. 예를 들어 커맨드 어드레스 신호(CA)는 제1 어드레스(ADDR1), 제2 어드레스(ADDR2), 제3 어드레스(ADDR3) 및 제4 어드레스(ADDR4)를 포함할 수 있다. 제1 어드레스(ADDR1), 제2 어드레스(ADDR2), 제3 어드레스(ADDR3) 및 제4 어드레스(ADDR4)는 커맨드 어드레스 랫치(110)에 순차적으로 입력될 수 있다. 제1 어드레스(ADDR1), 제2 어드레스(ADDR2), 제3 어드레스(ADDR3) 및 제4 어드레스(ADDR4)는 커맨드 어드레스 랫치(110)에 순차적으로 입력되면, 커맨드 어드레스 랫치(110)는 제1 클럭 신호(CLK1)에 동기하여 동기 커맨드 어드레스 신호(CA_S)를 출력할 수 있다. 동기 커맨드 어드레스 신호(CA_S)는 제1 클럭 신호(CLK1)에 동기된 제1 어드레스(ADDR1), 제2 어드레스(ADDR2), 제3 어드레스(ADDR3) 및 제4 어드레스(ADDR4)일 수 있다. 예를 들어, 칩 셀렉트 신호(CS) 및 제1 클럭 신호(CLK1)는 정렬 신호 제공부(300)에 입력될 수 있다. 정렬 신호 제공부(300)로부터 출력되는 정렬 클럭 신호들(PCS_CLK)은 제1 클럭 신호(CLK1)에 동기하여 칩 셀렉트 신호(CS)를 지연시킨 신호일 수 있다. 정렬 클럭 신호들(PCS_CLK)은 제1 클럭 신호(CLK1)에 동기된 신호일 수 있다. 정렬 클럭 신호들(PCS_CLK)은 제1 정렬 클럭 신호(PCS_CLK1) 및 제2 정렬 클럭 신호(PCS_CLK2)를 포함할 수 있다. 제2 정렬 클럭 신호(PCS_CLK2)는 제1 정렬 클럭 신호(PCS_CLK1)의 반전된 신호일 수 있다. 따라서 커맨드 어드레스 제공부(100)로부터 출력되는 동기 커맨드 어드레스 신호(CA_S)는 제1 클럭 신호(CLK1)에 동기된 신호일 수 있다. 정렬 신호 제공부(300)로부터 출력되는 정렬 클럭 신호는 제1 클럭 신호(CLK1)에 동기된 신호일 수 있다.
본 발명에 따른 어드레스 정렬기(10)를 사용하면, 칩 셀렉트 신호(CS)에 기초하여 생성되는 정렬 클럭 신호(PCS_CLK)에 동기하여 복수의 어드레스들(ADDRS)을 제공함으로써 어드레스 정렬기(10)를 포함하는 메모리 장치의 동작 속도를 높일 수 있다.
도 7은 도 1의 어드레스 정렬기에 포함되는 정렬부의 일 예를 나타내느 블록도이다.
도 7을 참조하면, 정렬부(500)는 제1 정렬부(510) 및 제2 정렬부(530)를 포함할 수 있다. 제1 정렬부(510)는 정렬 클럭 신호들(PCS_CLK) 중 제1 정렬 클럭 신호(PCS_CLK1) 및 제2 정렬 클럭 신호(PCS_CLK2)에 동기하여 동기 커맨드 어드레스 신호(CA_S)에 포함되는 홀수 번째 어드레스를 출력할 수 있다. 예를 들어 제1 정렬부(510)는 정렬 클럭 신호들(PCS_CLK) 중 제1 정렬 클럭 신호(PCS_CLK1) 및 제2 정렬 클럭 신호(PCS_CLK2)에 동기하여 동기 커맨드 어드레스 신호(CA_S)에 포함되는 제1 어드레스(ADDR1) 및 제3 어드레스(ADDR3)를 출력할 수 있다.
제2 정렬부(530)는 정렬 클럭 신호들(PCS_CLK) 중 제2 정렬 클럭 신호(PCS_CLK2)에 동기하여 동기 커맨드 어드레스 신호(CA_S)에 포함되는 짝수 번째 어드레스를 출력할 수 있다. 예를 들어, 정렬 클럭 신호들(PCS_CLK) 중 제2 정렬 클럭 신호(PCS_CLK2)에 동기하여 동기 커맨드 어드레스 신호(CA_S)에 포함되는 제2 어드레스(ADDR2) 및 제4 어드레스(ADDR4)를 출력할 수 있다.
도 8은 도 7의 정렬부에 포함되는 제1 정렬부의 일 예를 나타내는 도면이고, 도 9는 도 8의 제1 정렬부의 동작을 설명하기 위한 타이밍도이다.
도 8 및 도 9를 참조하면, 제1 정렬부(510)는 제1 랫치(511), 제2 랫치(513) 및 제3 랫치(515)를 포함하고, 제1 랫치(511), 제2 랫치(513) 및 제3 랫치(515)는 캐스캐이드 연결될 수 있다. 예를 들어, 제1 랫치(511)의 입력 단자에는 동기 커맨드 어드레스 신호(CA_S)가 입력될 수 있다. 제1 랫치(511)의 클럭 단자에는 제1 정렬 클럭 신호(PCS_CLK1)가 입력될 수 있다. 제1 랫치(511)의 출력 단자로부터 제1 정렬 클럭 신호(PCS_CLK1)에 동기되는 복수의 어드레스들(ADDRS) 중 홀수 번째 어드레스들이 출력될 수 있다.
예를 들어 동기 커맨드 어드레스 신호(CA_S)는 복수의 어드레스들(ADDRS)을 포함할 수 있다. 동기 커맨드 어드레스 신호(CA_S)는 제1 어드레스(ADDR1), 제2 어드레스(ADDR2), 제3 어드레스(ADDR3) 및 제4 어드레스(ADDR4)를 포함할 수 있다. 제1 어드레스(ADDR1), 제2 어드레스(ADDR2), 제3 어드레스(ADDR3) 및 제4 어드레스(ADDR4)는 복수의 어드레스들(ADDRS) 일 수 있다. 이 경우, 제1 정렬 클럭 신호(PCS_CLK1)의 첫 번째 라이징 에지에서 제1 랫치(511)의 출력 단자로부터 제1 어드레스(ADDR1)가 제1 정렬 클럭 신호(PCS_CLK1)에 동기하여 출력될 수 있다. 다음으로 제1 정렬 클럭 신호(PCS_CLK1)의 두 번째 라이징 에지에서 제1 랫치(511)의 출력 단자로부터 제3 어드레스(ADDR3)가 제1 정렬 클럭 신호(PCS_CLK1)에 동기하여 출력될 수 있다.
예를 들어, 제2 랫치(513)의 입력 단자에는 제1 랫치(511)의 출력에 해당하는 복수의 어드레스들(ADDRS) 중 홀수 번째 어드레스들이 입력될 수 있다. 제2 랫치(513)의 클럭 단자에는 제2 정렬 클럭 신호(PCS_CLK2)가 입력될 수 있다. 제2 정렬 클럭 신호(PCS_CLK2)는 제1 정렬 클럭 신호(PCS_CLK1)의 반전 신호일 수 있다. 제2 랫치(513)의 출력 단자로부터 제2 정렬 클럭 신호(PCS_CLK2)에 동기되는 복수의 어드레스들(ADDRS) 중 홀수 번째 어드레스들이 출력될 수 있다. 제1 정렬부(510)와 제2 정렬부(530)로부터 출력되는 복수의 어드레스들(ADDRS)이 하나의 타이밍에 정렬하기 위해서 제2 랫치(513)의 클럭 단자에 제2 정렬 클럭 신호(PCS_CLK2)가 입력될 수 있다.
예를 들어, 제3 랫치(515)의 입력 단자에는 제2 랫치(513)의 출력에 해당하는 복수의 어드레스들(ADDRS) 중 홀수 번째 어드레스들이 입력될 수 있다. 제3 랫치(515)의 클럭 단자에는 제2 정렬 클럭 신호(PCS_CLK2)가 입력될 수 있다. 예를 들어 제3 랫치(515)의 출력 단자로부터 제2 정렬 클럭 신호(PCS_CLK2)에 동기하여 제1 어드레스(ADDR1)가 출력되는 경우, 제2 랫치(513)의 출력 단자로부터 제2 정렬 클럭 신호(PCS_CLK2)에 동기하여 제3 어드레스(ADDR3)가 출력될 수 있다. 이 경우, 제1 정렬부(510)로부터 출력되는 복수의 어드레스들(ADDRS) 중 제1 어드레스(ADDR1)와 제3 어드레스(ADDR3)를 하나의 타이밍에 정렬할 수 있다. 제1 정렬부(510)는 복수의 어드레스들(ADDRS) 중 홀수 번째 어드레스들을 출력할 수 있다.
예시적인 실시예에 있어서, 제1 랫치(511)의 클럭 단자에는 제1 정렬 클럭 신호(PCS_CLK1)가 인가되고, 제2 랫치(513) 및 제3 랫치(515)의 클럭 단자에는 제2 정렬 클럭 신호(PCS_CLK2)가 인가될 수 있다.
예시적인 실시예에 있어서, 동기 커맨드 어드레스 신호(CA_S)는 제1 랫치(511)의 입력 단자에 제공되고, 동기 커맨드 어드레스 신호(CA_S)에 포함되는 제1 어드레스(ADDR1)는 제3 랫치(515)의 출력 단자로부터 출력되고, 동기 커맨드 어드레스 신호(CA_S)에 포함되는 제3 어드레스(ADDR3)는 제2 랫치(513)의 출력 단자로부터 출력될 수 있다.
본 발명에 따른 어드레스 정렬기(10)를 사용하면, 칩 셀렉트 신호(CS)에 기초하여 생성되는 정렬 클럭 신호(PCS_CLK)에 동기하여 복수의 어드레스들(ADDRS)을 정렬함으로써 어드레스 정렬기(10)를 포함하는 메모리 장치의 동작 속도를 높일 수 있다.
도 10은 도 7의 정렬부에 포함되는 제2 정렬부의 일 예를 나타내는 도면이고, 도 11은 도 10의 제2 정렬부의 동작을 설명하기 위한 타이밍도이다.
도 10 및 도 11을 참조하면, 제2 정렬부(530)는 제4 랫치(531) 및 제5 랫치(533)를 포함하고, 제4 랫치(531) 및 제5 랫치(533)는 캐스캐이드 연결될 수 있다. 예를 들어, 제4 랫치(531)의 입력 단자에는 동기 커맨드 어드레스 신호(CA_S)가 입력될 수 있다. 제4 랫치(531)의 클럭 단자에는 제2 정렬 클럭 신호(PCS_CLK2)가 입력될 수 있다. 제4 랫치(531)의 출력 단자로부터 제2 정렬 클럭 신호(PCS_CLK2)에 동기되는 복수의 어드레스들(ADDRS) 중 짝수 번째 어드레스들이 출력될 수 있다.
예를 들어 동기 커맨드 어드레스 신호(CA_S)는 복수의 어드레스들(ADDRS)을 포함할 수 있다. 동기 커맨드 어드레스 신호(CA_S)는 제1 어드레스(ADDR1), 제2 어드레스(ADDR2), 제3 어드레스(ADDR3) 및 제4 어드레스(ADDR4)를 포함할 수 있다. 제1 어드레스(ADDR1), 제2 어드레스(ADDR2), 제3 어드레스(ADDR3) 및 제4 어드레스(ADDR4)는 복수의 어드레스들(ADDRS) 일 수 있다. 이 경우, 제2 정렬 클럭 신호(PCS_CLK2)의 첫 번째 라이징 에지에서 제4 랫치(531)의 출력 단자로부터 제2 어드레스(ADDR2)가 제2 정렬 클럭 신호(PCS_CLK2)에 동기하여 출력될 수 있다. 다음으로 제2 정렬 클럭 신호(PCS_CLK2)의 두 번째 라이징 에지에서 제4 랫치(531)의 출력 단자로부터 제4 어드레스(ADDR4)가 제2 정렬 클럭 신호(PCS_CLK2)에 동기하여 출력될 수 있다.
예를 들어, 제5 랫치(533)의 입력 단자에는 제4 랫치(531)의 출력에 해당하는 복수의 어드레스들(ADDRS) 중 짝수 번째 어드레스들이 입력될 수 있다. 제5 랫치(533)의 클럭 단자에는 제2 정렬 클럭 신호(PCS_CLK2)가 입력될 수 있다. 예를 들어 제5 랫치(533)의 출력 단자로부터 제2 정렬 클럭 신호(PCS_CLK2)에 동기하여 제2 어드레스(ADDR2)가 출력되는 경우, 제4 랫치(531)의 출력 단자로부터 제2 정렬 클럭 신호(PCS_CLK2)에 동기하여 제4 어드레스(ADDR4)가 출력될 수 있다. 이 경우, 제2 정렬부(530)로부터 출력되는 복수의 어드레스들(ADDRS) 중 제2 어드레스(ADDR2)와 제4 어드레스(ADDR4)를 하나의 타이밍에 정렬할 수 있다. 제2 정렬부(530)는 복수의 어드레스들(ADDRS) 중 짝수 번째 어드레스들을 출력할 수 있다.
예시적인 실시예에 있어서, 제4 랫치(531) 및 제5 랫치(533)의 클럭 단자에는 제2 정렬 클럭 신호(PCS_CLK2)가 인가될 수 있다.
예시적인 실시예에 있어서, 동기 커맨드 어드레스 신호(CA_S)는 제4 랫치(531)의 입력 단자에 제공되고, 동기 커맨드 어드레스 신호(CA_S)에 포함되는 제2 어드레스(ADDR2)는 제5 랫치(533)의 출력 단자로부터 출력되고, 동기 커맨드 어드레스 신호(CA_S)에 포함되는 제4 어드레스(ADDR4)는 제4 랫치(531)의 출력 단자로부터 출력될 수 있다.
본 발명에 따른 어드레스 정렬기(10)를 사용하면, 칩 셀렉드 신호에 기초하여 생성되는 정렬 클럭 신호(PCS_CLK)에 동기하여 복수의 어드레스들(ADDRS)을 정렬함으로써 어드레스 정렬기(10)를 포함하는 메모리 장치의 동작 속도를 높일 수 있다.
도 12 및 도 13은 도 1의 어드레스 정렬기의 동작을 설명하기 위한 타이밍도이다.
도 1 및 도 7 내지 13을 참조하면, 어드레스 정렬기(10)는 커맨드 어드레스 제공부(100), 정렬 신호 제공부(300) 및 정렬부(500)를 포함한다. 커맨드 어드레스 제공부(100)는 제1 클럭 신호(CLK1)에 동기하여 커맨드 어드레스 신호(CA)를 지연시켜 제1 클럭 신호(CLK1)에 동기되는 동기 커맨드 어드레스 신호(CA_S)를 출력한다. 정렬 신호 제공부(300)는 제2 클럭 신호(CLK2)에 동기하여 칩 셀렉트 신호(CS)를 지연시켜 제2 클럭 신호(CLK2)에 동기되는 정렬 클럭 신호들(PCS_CLK)을 출력한다. 정렬부(500)는 정렬 클럭 신호들(PCS_CLK)에 동기되어 동기 커맨드 어드레스 신호(CA_S)에 포함되는 복수의 어드레스들(ADDRS)을 출력한다.
정렬부(500)는 제1 정렬부(510) 및 제2 정렬부(530)를 포함할 수 있다. 제1 정렬부(510)는 정렬 클럭 신호들(PCS_CLK) 중 제1 정렬 클럭 신호(PCS_CLK1) 및 제2 정렬 클럭 신호(PCS_CLK2)에 동기하여 동기 커맨드 어드레스 신호(CA_S)에 포함되는 홀수 번째 어드레스를 출력할 수 있다. 제2 정렬부(530)는 정렬 클럭 신호들(PCS_CLK) 중 제2 정렬 클럭 신호(PCS_CLK2)에 동기하여 동기 커맨드 어드레스 신호(CA_S)에 포함되는 짝수 번째 어드레스를 출력할 수 있다.
예를 들어 제3 랫치(515)의 출력 단자로부터 제2 정렬 클럭 신호(PCS_CLK2)에 동기하여 제1 어드레스(ADDR1)가 출력되는 경우, 제2 랫치(513)의 출력 단자로부터 제2 정렬 클럭 신호(PCS_CLK2)에 동기하여 제3 어드레스(ADDR3)가 출력될 수 있다. 이 경우, 제1 정렬부(510)로부터 출력되는 복수의 어드레스들(ADDRS) 중 제1 어드레스(ADDR1)와 제3 어드레스(ADDR3)를 하나의 타이밍에 정렬할 수 있다. 제5 랫치(533)의 출력 단자로부터 제2 정렬 클럭 신호(PCS_CLK2)에 동기하여 제2 어드레스(ADDR2)가 출력되는 경우, 제4 랫치(531)의 출력 단자로부터 제2 정렬 클럭 신호(PCS_CLK2)에 동기하여 제4 어드레스(ADDR4)가 출력될 수 있다. 이 경우, 제2 정렬부(530)로부터 출력되는 복수의 어드레스들(ADDRS) 중 제2 어드레스(ADDR2)와 제4 어드레스(ADDR4)를 하나의 타이밍에 정렬할 수 있다. 따라서 복수의 어드레스들(ADDRS)에 포함되는 제1 어드레스(ADDR1), 제2 어드레스(ADDR2), 제3 어드레스(ADDR3) 및 제4 어드레스(ADDR4)는 하나의 타이밍에 정렬될 수 있다.
본 발명에 따른 어드레스 정렬기(10)를 사용하면, 칩 셀렉드 신호에 기초하여 생성되는 정렬 클럭 신호(PCS_CLK)에 동기하여 복수의 어드레스들(ADDRS)을 정렬함으로써 어드레스 정렬기(10)를 포함하는 메모리 장치의 동작 속도를 높일 수 있다.
도 14는 본 발명의 실시예들에 따른 어드레스 정렬기를 나타내는 블록도이다.
도 14를 참조하면, 어드레스 정렬기(10a)는 커맨드 어드레스 제공부(100), 정렬 신호 제공부(300) 및 정렬부(500)를 포함한다. 커맨드 어드레스 제공부(100)는 클럭 신호(CLK)를 분주한 분주 클럭 신호(CLK_D)에 동기하여 커맨드 어드레스 신호(CA)를 지연시켜 분주 클럭 신호(CLK_D)에 동기되는 이븐 커맨드 어드레스 신호(CA_E) 및 오드 커맨드 어드레스 신호(CA_O)를 출력한다. 분주기(400)는 클럭 신호(CLK)를 분주하여 분주 클럭 신호(CLK_D)를 제공할 수 있다. 예를 들어, 커맨드 어드레스 신호(CA) 및 분주 클럭 신호(CLK_D)는 커맨드 어드레스 제공부(100)에 입력될 수 있다. 커맨드 어드레스 제공부(100)로부터 출력되는 이븐 커맨드 어드레스 신호(CA_E) 및 오드 커맨드 어드레스 신호(CA_O)는 분주 클럭 신호(CLK_D)에 동기하여 커맨드 어드레스 신호(CA)를 지연시킨 신호일 수 있다. 이븐 커맨드 어드레스 신호(CA_E) 및 오드 커맨드 어드레스 신호(CA_O)는 분주 클럭 신호(CLK_D)에 동기된 신호일 수 있다.
정렬 신호 제공부(300)는 분주 클럭 신호(CLK_D)에 동기하여 칩 셀렉트 신호(CS)를 지연시켜 분주 클럭 신호(CLK_D)에 동기되는 이븐 정렬 신호(PCS_E) 및 오드 정렬 신호(PCS_O)를 출력한다. 예를 들어, 칩 셀렉트 신호(CS) 및 분주 클럭 신호(CLK_D)는 정렬 신호 제공부(300)에 입력될 수 있다. 정렬 신호 제공부(300)로부터 출력되는 이븐 정렬 신호(PCS_E) 및 오드 정렬 신호(PCS_O)는 분주 클럭 신호(CLK_D)에 동기된 신호일 수 있다.
정렬부(500)는 이븐 정렬 신호(PCS_E), 오드 정렬 신호(PCS_O) 및 분주 클럭 신호(CLK_D)에 기초하여 이븐 커맨드 어드레스 신호(CA_E) 및 오드 커맨드 어드레스 신호(CA_O)에 포함되는 복수의 어드레스들(ADDRS)을 출력한다. 예를 들어, 이븐 커맨드 어드레스 신호(CA_E), 오드 커맨드 어드레스 신호(CA_O), 이븐 정렬 신호(PCS_E), 오드 정렬 신호(PCS_O) 및 분주 클럭 신호(CLK_D)는 정렬부(500)에 입력될 수 있다. 정렬부(500)로부터 출력되는 이븐 커맨드 어드레스 신호(CA_E) 및 오드 어드레스 복수의 어드레스들(ADDRS)은 분주 클럭 신호(CLK_D)에 동기된 신호일 수 있다.
도 15 및 도 16은 도 14의 어드레스 정렬기의 동작을 설명하기 위한 타이밍도이다.
도 15 및 도 16을 참조하면, 분주 클럭 신호(CLK_D)는 클럭 신호(CLK)를 2 분주한 클럭 신호일 수 있다. 이븐 정렬 신호(PCS_E)는 칩 셀렉트 신호(CS) 및 분주 클럭 신호(CLK_D)를 이용하여 생성될 수 있다. 예를 들어, 이븐 정렬 신호(PCS_E)는 분주 클럭 신호(CLK_D)의 라이징 에지에 동기하여 칩 셀렉트 신호(CS)를 지연시킨 신호일 수 있다. 오드 정렬 신호(PCS_O)는 분주 클럭 신호(CLK_D)의 폴링 에지에 동기하여 칩 셀렉트 신호(CS)를 지연시킨 신호일 수 있다. 본 발명에 따른 어드레스 정렬기(10a)는 이븐 정렬 신호(PCS_E) 및 오드 정렬 신호(PCS_O)에 기초하여 복수의 어드레스들(ADDRS)을 정렬할 수 있다. 커맨드 어드레스 신호(CA)는 이븐 커맨드 어드레스 신호(CA_E) 및 오드 커맨드 어드레스 신호(CA_O)를 포함할 수 있다. 커맨드 어드레스 신호(CA)는 복수의 어드레스들(ADDRS)을 포함할 수 있다. 복수의 어드레스들(ADDRS)은 제1 이븐 어드레스(ADDR1_E), 제2 이븐 어드레스(ADDR2_E), 제1 오드 어드레스(ADDR1_O) 및 제2 오드 어드레스(ADDR2_O)일 수 있다. 이븐 커맨드 어드레스 신호(CA_E)는 제1 이븐 어드레스(ADDR1_E) 및 제2 이븐 어드레스(ADDR2_E)를 포함할 수 있다. 오드 커맨드 어드레스 신호(CA_O)는 제1 오드 어드레스(ADDR1_O) 및 제2 오드 어드레스(ADDR2_O)를 포함할 수 있다. 예를 들어, 어드레스 정렬기(10a)는 이븐 정렬 신호(PCS_E)가 로직 하이 레벨인 구간동안 제1 이븐 어드레스(ADDR1_E), 제2 이븐 어드레스(ADDR2_E), 제1 오드 어드레스(ADDR1_O) 및 제2 오드 어드레스(ADDR2_O)를 하나의 타이밍에 정렬시킬 수 있다.
본 발명에 따른 어드레스 정렬기(10a)를 사용하면, 칩 셀렉드 신호에 기초하여 생성되는 이븐 정렬 신호(PCS_E)에 따라 복수의 어드레스들(ADDRS)을 정렬함으로써 어드레스 정렬기(10a)를 포함하는 메모리 장치의 동작 속도를 높일 수 있다. 또한 칩 셀렉드 신호에 기초하여 생성되는 오드 정렬 신호(PCS_O)에 동기하여 복수의 어드레스들(ADDRS)을 정렬함으로써 어드레스 정렬기(10a)를 포함하는 메모리 장치의 동작 속도를 높일 수 있다.
도 17은 본 발명의 일 실시예에 따른 어드레스 정렬기를 나타내는 블록도이고, 도 18은 17의 어드레스 정렬기의 동작을 설명하기 위한 타이밍도이다.
도 17 및 도 18을 참조하면, 어드레스 정렬기(10b)는 커맨드 어드레스 제공부(100), 정렬 신호 제공부(300) 및 정렬부(500)를 포함한다. 커맨드 어드레스 제공부(100)는 클럭 신호(CLK)를 분주한 분주 클럭 신호(CLK_D)에 동기하여 커맨드 어드레스 신호(CA)를 지연시켜 분주 클럭 신호(CLK_D)에 동기되는 이븐 커맨드 어드레스 신호(CA_E) 및 오드 커맨드 어드레스 신호(CA_O)를 출력한다. 분주기(400)는 클럭 신호(CLK)를 분주하여 분주 클럭 신호(CLK_D)를 제공할 수 있다.
정렬 신호 제공부(300)는 분주 클럭 신호(CLK_D)에 동기하여 칩 셀렉트 신호(CS)를 지연시켜 분주 클럭 신호(CLK_D)에 동기되는 이븐 정렬 신호(PCS_E) 및 오드 정렬 신호(PCS_O)를 출력한다. 정렬 신호 제공부(300)는 칩 셀렉트 신호(CS) 및 클럭 신호(CLK)에 기초하여 제1 정렬 클럭 신호(PCS_CLK1) 및 제2 정렬 클럭 신호(PCS_CLK2)를 제공할 수 있다.
정렬부(500)는 이븐 정렬 신호(PCS_E), 오드 정렬 신호(PCS_O), 제1 정렬 클럭 신호(PCS_CLK1) 및 제2 정렬 클럭 신호(PCS_CLK2)에 기초하여 이븐 커맨드 어드레스 신호(CA_E) 및 오드 커맨드 어드레스 신호(CA_O)에 포함되는 복수의 어드레스들(ADDRS)을 출력한다. 예를 들어, 이븐 커맨드 어드레스 신호(CA_E), 오드 커맨드 어드레스 신호(CA_O), 이븐 정렬 신호(PCS_E), 오드 정렬 신호(PCS_O), 제1 정렬 클럭 신호(PCS_CLK1) 및 제2 정렬 클럭 신호(PCS_CLK2)는 정렬부(500)에 입력될 수 있다. 정렬부(500)로부터 출력되는 이븐 커맨드 어드레스 신호(CA_E) 및 오드 어드레스 복수의 어드레스들(ADDRS)은 제1 정렬 클럭 신호(PCS_CLK1) 또는 제2 정렬 클럭 신호(PCS_CLK2)에 동기된 신호일 수 있다. 예를 들어, 이븐 정렬 신호(PCS_E)는 분주 클럭 신호(CLK_D)의 라이징 에지에 동기하여 칩 셀렉트 신호(CS)를 지연시킨 신호일 수 있다. 오드 정렬 신호(PCS_O)는 분주 클럭 신호(CLK_D)의 폴링 에지에 동기하여 칩 셀렉트 신호(CS)를 지연시킨 신호일 수 있다. 제1 정렬 클럭 신호(PCS_CLK1)는 클럭 신호(CLK)의 라이징 에지에 동기하여 칩 셀렉트 신호(CS)를 지연시킨 신호일 수 있다. 제2 정렬 클럭 신호(PCS_CLK2)는 클럭 신호(CLK)의 폴링 에지에 동기하여 칩 셀렉트 신호(CS)를 지연시킨 신호일 수 있다.
본 발명에 따른 어드레스 정렬기(10b)는 제1 정렬 클럭 신호(PCS_CLK1), 제2 정렬 클럭 신호(PCS_CLK2), 이븐 정렬 신호(PCS_E) 및 오드 정렬 신호(PCS_O)에 기초하여 복수의 어드레스들(ADDRS)을 정렬할 수 있다. 커맨드 어드레스 신호(CA)는 이븐 커맨드 어드레스 신호(CA_E) 및 오드 커맨드 어드레스 신호(CA_O)를 포함할 수 있다. 커맨드 어드레스 신호(CA)는 복수의 어드레스들(ADDRS)을 포함할 수 있다. 복수의 어드레스들(ADDRS)은 제1 이븐 어드레스(ADDR1_E), 제2 이븐 어드레스(ADDR2_E), 제1 오드 어드레스(ADDR1_O) 및 제2 오드 어드레스(ADDR2_O)일 수 있다. 이븐 커맨드 어드레스 신호(CA_E)는 제1 이븐 어드레스(ADDR1_E) 및 제2 이븐 어드레스(ADDR2_E)를 포함할 수 있다. 오드 커맨드 어드레스 신호(CA_O)는 제1 오드 어드레스(ADDR1_O) 및 제2 오드 어드레스(ADDR2_O)를 포함할 수 있다. 예를 들어, 어드레스 정렬기(10b)는 제1 정렬 클럭 신호(PCS_CLK1)에 기초하여 이븐 정렬 신호(PCS_E)가 로직 하이 레벨인 구간동안 제1 이븐 어드레스(ADDR1_E), 제2 이븐 어드레스(ADDR2_E), 제1 오드 어드레스(ADDR1_O) 및 제2 오드 어드레스(ADDR2_O)를 하나의 타이밍에 정렬시킬 수 있다.
본 발명에 따른 어드레스 정렬기(10b)를 사용하면, 칩 셀렉트 신호(CS)에 기초하여 생성되는 정렬 클럭 신호(PCS_CLK)에 동기하여 복수의 어드레스들(ADDRS)을 정렬함으로써 어드레스 정렬기(10b)를 포함하는 메모리 장치의 동작 속도를 높일 수 있다.
도 19는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 19를 참조하면, 메모리 장치(201)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 카운터(235), 제2 페일 어드레스 테이블(237), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290) 및 데이터 입출력 버퍼(295)를 포함할 수 있다.
상기 메모리 셀 어레이는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d), 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d), 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 13에는 4개의 뱅크들을 포함하는 메모리 장치(201)의 예가 도시되어 있으나, 실시예에 따라, 메모리 장치(201)는 임의의 수의 뱅크들을 포함할 수 있다.
또한, 실시예에 따라, 메모리 장치(201)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)이거나, 리프레쉬 동작이 필요한 임의의 메모리 장치일 수 있다.
어드레스 레지스터(220)는 버퍼 칩(300)으로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 카운터(235)로부터 생성된 리프레쉬쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295)를 통하여 상기 버퍼 칩(300)에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러(110)로부터 버퍼 칩(300)을 통하여 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(210)은 메모리 장치(201)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(201)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 메모리 컨트롤러(110)로부터 버퍼 칩(300)을 통하여 수신되는 커맨드(CMD2)를 디코딩하는 커맨드 디코더(211) 및 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어 로직(210)은 동기 방식으로 메모리 장치(200)를 구동하기 위한 클록 신호(CLK) 및 클록 인에이블 신호(/CKE)를 더 수신할 수 있다.
메모리 장치는 어드레스 정렬기(10), 메모리 셀 어레이 및 제어부를 포함한다. 어드레스 정렬기(10)는 커맨드 어드레스 신호(CA) 및 제1 클럭 신호(CLK1)에 기초하여 동기 커맨드 어드레스 생성하고, 칩 셀렉트 신호(CS) 및 제2 클럭 신호(CLK2)에 기초하여 정렬 클럭 신호들(PCS_CLK)을 생성하고, 정렬 클럭 신호들(PCS_CLK)에 동기하여 동기 커맨드 어드레스 신호(CA_S)에 포함되는 복수의 어드레스들(ADDRS) 및 커맨드들을 출력한다. 메모리 셀 어레이는 복수의 어드레스들(ADDRS)에 상응하는 데이터가 저장된다. 제어부는 복수의 어드레스들(ADDRS) 및 커맨드들(CMD2)에 기초하여 메모리 셀 어레이를 제어한다. 어드레스 정렬기(10)는 커맨드 어드레스 제공부(100), 정렬 신호 제공부(300) 및 정렬부(500)를 포함한다. 커맨드 어드레스 제공부(100)는 제1 클럭 신호(CLK1)에 동기하여 커맨드 어드레스 신호(CA)를 지연시켜 제1 클럭 신호(CLK1)에 동기되는 동기 커맨드 어드레스 신호(CA_S)를 출력한다. 정렬 신호 제공부(300)는 제2 클럭 신호(CLK2)에 동기하여 칩 셀렉트 신호(CS)를 지연시켜 제2 클럭 신호(CLK2)에 동기되는 정렬 클럭 신호들(PCS_CLK)을 출력한다. 정렬부(500)는 정렬 클럭 신호들(PCS_CLK)에 동기되어 동기 커맨드 어드레스 신호(CA_S)에 포함되는 복수의 어드레스들(ADDRS)을 출력한다.
본 발명에 따른 어드레스 정렬기(10)를 사용하면, 칩 셀렉트 신호(CS)에 기초하여 생성되는 정렬 클럭 신호(PCS_CLK)에 동기하여 복수의 어드레스들(ADDRS)을 정렬함으로써 어드레스 정렬기(10)를 포함하는 메모리 장치의 동작 속도를 높일 수 있다.
도 20은 도 19의 메모리 장치에 포함되는 어드레스 정렬기의 일 예를 나타내는 도면이다.
도 19 및 도 20을 참조하면, 커맨드 어드레스 제공부(100)는 커맨드 어드레스 랫치(110)(latch)를 포함할 수 있다. 커맨드 어드레스 랫치(110)의 입력 단자에 커맨드 어드레스 신호(CA)가 제공될 수 있다. 커맨드 어드레스 랫치(110)의 클럭 단자에 제1 클럭 신호(CLK1)가 제공될 수 있다. 커맨드 어드레스 랫치(110)의 출력 단자로 제1 클럭 신호(CLK1)에 동기하여 동기 커맨드 어드레스 신호(CA_S)를 출력할 수 있다. 정렬 신호 제공부(300)는 칩 셀렉트 랫치(310)를 포함할 수 있다. 칩 셀렉트 랫치(310)의 입력 단자에 칩 셀렉트 신호(CS)가 제공되고, 칩 셀렉트 랫치(310)의 클럭 단자에 제2 클럭 신호(CLK2)가 제공되어, 칩 셀렉트 랫치(310)의 출력 단자로 정렬 클럭 신호들(PCS_CLK) 중 제1 정렬 클럭 신호(PCS_CLK1)가 출력될 수 있다.
정렬부(500)는 제1 정렬부(510) 및 제2 정렬부(530)를 포함할 수 있다. 제1 정렬부(510)는 정렬 클럭 신호들(PCS_CLK) 중 제1 정렬 클럭 신호(PCS_CLK1) 및 제2 정렬 클럭 신호(PCS_CLK2)에 동기하여 동기 커맨드 어드레스 신호(CA_S)에 포함되는 홀수 번째 어드레스를 출력할 수 있다. 제2 정렬부(530)는 정렬 클럭 신호들(PCS_CLK) 중 제2 정렬 클럭 신호(PCS_CLK2)에 동기하여 동기 커맨드 어드레스 신호(CA_S)에 포함되는 짝수 번째 어드레스를 출력할 수 있다.
예시적인 실시예에 있어서, 복수의 어드레스들(ADDRS)은 메모리 장치의 로우 어드레스일 수 있다. 예를 들어 복수의 어드레스들(ADDRS)은 제1 어드레스(ADDR1), 제2 어드레스(ADDR2), 제3 어드레스(ADDR3) 및 제4 어드레스(ADDR4)를 포함할 수 있다. 제1 어드레스(ADDR1), 제2 어드레스(ADDR2), 제3 어드레스(ADDR3) 및 제4 어드레스(ADDR4)의 조합은 메모리 장치의 로우 어드레스일 수 있다.
예시적인 실시예에 있어서, 복수의 어드레스들(ADDRS)은 메모리 장치의 컬럼 어드레스일 수 있다. 예를 들어 복수의 어드레스들(ADDRS)은 제1 어드레스(ADDR1), 제2 어드레스(ADDR2), 제3 어드레스(ADDR3) 및 제4 어드레스(ADDR4)를 포함할 수 있다. 제1 어드레스(ADDR1), 제2 어드레스(ADDR2), 제3 어드레스(ADDR3) 및 제4 어드레스(ADDR4)의 조합은 메모리 장치의 컬럼 어드레스일 수 있다.
예시적인 실시예에 있어서, 제1 클럭 신호(CLK1)는 제2 클럭 신호(CLK2)와 동일할 수 있다.
예시적인 실시예에 있어서, 제1 클럭 신호(CLK1)의 주파수는 정렬 클럭 신호들(PCS_CLK)의 주파수보다 클 수 있다. 예를 들어 제1 클럭 신호(CLK1)의 주파수는 정렬 클럭 신호의 주파수에 2배일 수 있다.
동기 커맨드 어드레스 신호(CA_S)에 포함되는 커맨드(CMD2)는 커맨드 어드레스 제공부(100)의 출력 단자를 통해서 제어 로직(210)에 전달될 수 있다.
도 21는 본 발명의 실시예들에 따른 메모리 시스템을 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 21을 참조하면, 모바일 시스템(700)은 프로세서(710), 메모리 장치(720), 저장 장치(730), 이미지 센서(760), 디스플레이 디바이스(740) 및 파워 서플라이(750)를 포함할 수 있다. 모바일 시스템(700)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(710)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(710)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(720), 저장 장치(730) 및 디스플레이 장치(740)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(720)는 모바일 시스템(700)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(720)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)을 포함하여 구현될 수 있다. 저장 장치(730)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다. 모바일 시스템(700)은 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터 등과 같은 출력 수단을 더 포함할 수 있다. 파워 서플라이(750)는 모바일 시스템(700)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(760)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(710)와 연결되어 통신을 수행할 수 있다. 이미지 센서(900)는 프로세서(710)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
모바일 시스템(700)의 구성 요소들은 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 모바일 시스템(700)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 모바일 시스템(700)은 본원발명의 실시예들에 따른 메모리 시스템을 이용하는 모든 모바일 시스템으로 해석되어야 할 것이다. 예를 들어, 모바일 시스템(700)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
본 발명에 따른 어드레스 정렬기(10)를 사용하면, 칩 셀렉트 신호(CS)에 기초하여 생성되는 정렬 클럭 신호(PCS_CLK)에 동기하여 복수의 어드레스들(ADDRS)을 정렬함으로써 어드레스 정렬기(10)를 포함하는 메모리 장치의 동작 속도를 높일 수 있다.
도 22은 본 발명의 실시예들에 따른 메모리 시스템을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
컴퓨팅 시스템(800)은 프로세서(810), 입출력 허브(820), 입출력 컨트롤러 허브(830), 적어도 하나의 메모리 모듈(840) 및 그래픽 카드(850)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(800)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(810)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(810)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 18에는 하나의 프로세서(810)를 포함하는 컴퓨팅 시스템(800)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(800)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(810)는 메모리 모듈(840)의 동작을 제어하는 메모리 컨트롤러(811)를 포함할 수 있다. 프로세서(810)에 포함된 메모리 컨트롤러(811)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(811)와 메모리 모듈(840) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(840)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(811)는 입출력 허브(820) 내에 위치할 수 있다. 메모리 컨트롤러(811)를 포함하는 입출력 허브(820)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(840)은 메모리 컨트롤러(811)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들과 복수의 메모리 장치들의 동작들을 전반적으로 관리하는 버퍼 칩을 포함할 수 있다. 복수의 메모리 장치들 각각은 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치들 각각은 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리이거나, 리프레쉬 동작이 필요한 임의의 휘발성 메모리 장치일 수 있다. 메모리 모듈(840)에 포함되는 버퍼 칩은 도 3의 버퍼칩(300)과 같이 구성되어 도 4와 같은 메모리 관리부(310)를 포함하여 복수의 메모리 장치들의 동작을 전반적으로 관리할 수 있다.
입출력 허브(820)는 그래픽 카드(850)와 같은 장치들과 프로세서(810) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(820)는 다양한 방식의 인터페이스를 통하여 프로세서(810)에 연결될 수 있다. 예를 들어, 입출력 허브(820)와 프로세서(810)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다.
입출력 허브(820)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(820)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(850)는 AGP 또는 PCIe를 통하여 입출력 허브(820)와 연결될 수 있다. 그래픽 카드(850)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(850)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(820)는, 입출력 허브(820)의 외부에 위치한 그래픽 카드(850)와 함께, 또는 그래픽 카드(850) 대신에 입출력 허브(820)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(820)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(820)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(830)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(830)는 내부 버스를 통하여 입출력 허브(820)와 연결될 수 있다. 예를 들어, 입출력 허브(820)와 입출력 컨트롤러 허브(830)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(830)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(830)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(810), 입출력 허브(820) 및 입출력 컨트롤러 허브(830)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(810), 입출력 허브(820) 또는 입출력 컨트롤러 허브(830) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명에 따른 어드레스 정렬기(10)를 사용하면, 칩 셀렉트 신호(CS)에 기초하여 생성되는 정렬 클럭 신호(PCS_CLK)에 동기하여 복수의 어드레스들(ADDRS)을 정렬함으로써 어드레스 정렬기(10)를 포함하는 메모리 장치의 동작 속도를 높일 수 있다.
본 발명의 실시예들에 따른 메모리 장치는 블룸 필터 기반의 캐시 메모리를 이용하여 성능을 높일 수 있어 메모리 장치를 사용하는 반도체 장치에 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 제1 클럭 신호에 동기하여 커맨드 어드레스 신호를 지연시켜 상기 제1 클럭 신호에 동기되는 동기 커맨드 어드레스 신호를 출력하는 커맨드 어드레스 제공부;
    제2 클럭 신호에 동기하여 칩 셀렉트 신호를 지연시켜 상기 제2 클럭 신호에 동기되는 정렬 클럭 신호들을 출력하는 정렬 신호 제공부; 및
    상기 정렬 클럭 신호들에 동기되어 상기 동기 커맨드 어드레스 신호에 포함되는 복수의 어드레스들을 출력하는 정렬부를 포함하는 어드레스 정렬기.
  2. 제1 항에 있어서, 상기 커맨드 어드레스 제공부는,
    입력 단자에 상기 커맨드 어드레스 신호가 제공되고, 클럭 단자에 상기 제1 클럭 신호가 제공되어, 출력 단자로 상기 제1 클럭 신호에 동기하여 상기 동기 커맨드 어드레스 신호를 출력하는 커맨드 어드레스 랫치(latch)를 포함하는 것을 특징으로 하는 어드레스 정렬기.
  3. 제1 항에 있어서, 상기 정렬 신호 제공부는,
    입력 단자에 상기 칩 셀렉트 신호가 제공되고, 클럭 단자에 상기 제2 클럭 신호가 제공되어, 출력 단자로 상기 정렬 클럭 신호들 중 제1 정렬 클럭 신호를 출력하는 칩 셀렉트 랫치를 포함하고,
    상기 정렬 클럭 신호들 중 제2 정렬 클럭 신호는 상기 칩 셀렉트 랫치의 반전 출력 단자로 출력되고,
    상기 제1 정렬 클럭 신호 및 상기 제2 정렬 클럭 신호는 상기 제2 클럭 신호에 동기하여 제공되는 것을 특징으로 하는 어드레스 정렬기.
  4. 제1 항에 있어서, 상기 정렬부는,
    상기 정렬 클럭 신호들 중 제1 정렬 클럭 신호 및 제2 정렬 클럭 신호에 동기하여 상기 동기 커맨드 어드레스 신호에 포함되는 홀수 번째 어드레스를 출력하는 제1 정렬부; 및
    상기 정렬 클럭 신호들 중 상기 제2 정렬 클럭 신호에 동기하여 상기 동기 커맨드 어드레스 신호에 포함되는 짝수 번째 어드레스를 출력하는 제2 정렬부를 포함하는 것을 특징으로 하는 어드레스 정렬기.
  5. 제4 항에 있어서,
    상기 제1 정렬부는 제1 랫치, 제2 랫치 및 제3 랫치를 포함하고,
    상기 제1 랫치, 상기 제2 랫치 및 상기 제3 랫치는 캐스캐이드 연결되고,
    상기 제1 랫치의 클럭 단자에는 상기 제1 정렬 클럭 신호가 인가되고, 상기 제2 랫치 및 상기 제3 랫치의 클럭 단자에는 상기 제2 정렬 클럭 신호가 인가되는 것을 특징으로 하는 어드레스 정렬기.
  6. 제5 항에 있어서,
    상기 동기 커맨드 어드레스 신호는 상기 제1 랫치의 입력 단자에 제공되고,
    상기 동기 커맨드 어드레스 신호에 포함되는 제1 어드레스는 상기 제3 랫치의 출력 단자로부터 출력되고,
    상기 동기 커맨드 어드레스 신호에 포함되는 제3 어드레스는 상기 제2 랫치의 출력 단자로부터 출력되는 것을 특징으로 하는 어드레스 정렬기.
  7. 제4 항에 있어서,
    상기 제2 정렬부는 제4 랫치 및 제5 랫치를 포함하고,
    상기 제4 랫치 및 상기 제5 랫치는 캐스캐이드 연결되고,
    상기 제4 랫치 및 상기 제5 랫치의 클럭 단자에는 상기 제2 정렬 클럭 신호가 인가되는 것을 특징으로 하는 어드레스 정렬기.
  8. 제7 항에 있어서,
    상기 동기 커맨드 어드레스 신호는 상기 제4 랫치의 입력 단자에 제공되고,
    상기 동기 커맨드 어드레스 신호에 포함되는 제2 어드레스는 상기 제5 랫치의 출력 단자로부터 출력되고,
    상기 동기 커맨드 어드레스 신호에 포함되는 제4 어드레스는 상기 제4 랫치의 출력 단자로부터 출력되는 것을 특징으로 하는 어드레스 정렬기.
  9. 제1 항에 있어서,
    상기 복수의 어드레스들은 메모리 장치의 로우 어드레스 또는 컬럼 어드레스인 것을 특징으로 하는 어드레스 정렬기.
  10. 클럭 신호를 분주한 분주 클럭 신호에 동기하여 커맨드 어드레스 신호를 지연시켜 상기 분주 클럭 신호에 동기되는 이븐 커맨드 어드레스 신호 및 오드 커맨드 어드레스 신호를 출력하는 커맨드 어드레스 제공부;
    상기 분주 클럭 신호에 동기하여 칩 셀렉트 신호를 지연시켜 상기 분주 클럭 신호에 동기되는 이븐 정렬 신호 및 오드 정렬 신호를 출력하는 정렬 신호 제공부; 및
    상기 이븐 정렬 신호, 상기 오드 정렬 신호 및 상기 분주 클럭 신호에 기초하여 상기 이븐 커맨드 어드레스 신호 및 상기 오드 커맨드 어드레스 신호에 포함되는 복수의 어드레스들을 출력하는 정렬부를 포함하고,
    상기 정렬 신호 제공부는 상기 칩 셀렉트 신호 및 상기 클럭 신호에 기초하여 제1 정렬 클럭 신호 및 제2 정렬 클럭 신호를 제공하는 것을 특징으로 하는 어드레스 정렬기.
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