KR20220026417A - 집적 회로 - Google Patents
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Abstract
집적 회로는 클럭 생성 회로와 커맨드 생성 회로를 포함할 수 있다. 클럭 생성 회로는 외부 클럭 신호를 분주하여 분주 클럭 신호를 생성할 수 있다. 커맨드 생성 회로는 칩 선택 신호에 동기화되는 분주 클럭 신호에 기초하여 외부 커맨드 신호를 디코딩할 수 있다.
Description
본 발명은 집적 회로에 관한 것으로, 내부 클럭 신호에 동기화된 내부 커맨드 신호를 생성하는 집적 회로에 관한 것이다.
일반적으로 반도체 장치와 반도체 메모리 장치를 비롯한 집적 회로는 외부에서 입력되는 외부 커맨드 신호에 기초하여 기 설정된 동작을 수행한다. 이때, 집적 회로는 외부 커맨드 신호를 내부적으로 인식하기 위한 커맨드 인식 동작을 수행해야만 한다. 커맨드 인식 동작은 일반적으로 외부 커맨드 신호를 내부 클럭 신호에 동기화하여 내부 커맨드 신호를 생성하는 것을 의미한다.
한편, 요즈음 집적 회로는 소비자의 요구에 따라 동작 속도가 점점 빨라지고 있다. 집적 회로의 동작 속도가 빨라진다는 것은 집적 회로에 입력되는 외부 클럭 신호의 주파수가 점점 빨라진다는 것을 의미한다. 하지만, 고주파수의 외부 클럭 신호에 기초하여 외부 커맨드 신호를 동기화하는 경우 정확한 동기화 동작이 어렵다. 동기화 동작이 어렵다는 것은 커맨드 인식 동작이 어렵다는 것을 의미한다. 또한, 고주파수의 외부 클럭 신호를 이용하여 커맨드 인식 동작을 하는 경우 고주파수의 외부 클럭 신호에 의한 토글링 동작으로 인하여 불필요하게 소모되는 전력이 많아진다.
본 발명의 일 실시예는 저주파수의 내부 클럭 신호에 동기화된 내부 커맨드 신호를 생성할 수 있는 집적 회로를 제공하는데 목적이 있다.
본 발명의 해결과제는 이상에서 언급한 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따르면, 외부 클럭 신호를 분주하여 제1 및 제2 분주 클럭 신호를 생성하는 클럭 생성 회로; 및 상기 제1 및 제2 분주 클럭 신호 중 칩 선택 신호에 동기화되는 분주 클럭 신호에 기초하여 외부 커맨드 신호를 동기화 및 디코딩하는 커맨드 생성 회로를 포함하는 집적 회로가 제공될 수 있다.
본 발명의 일 실시예는 저주파수의 내부 클럭 신호에 기초하여 외부 커맨드 신호를 동기화함으로써 커맨드 인식 동작의 정확성을 높여줄 수 있는 효과가 있다.
본 발명의 일 실시예는 외부 커맨드 신호를 동기화하는데 있어서 저주파수의 내부 클럭 신호를 사용함으로써 커맨드 신호에 대한 동기화 및 디코딩 동작시 소모되는 전력을 최소화할 수 있는 효과가 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1 은 본 발명의 일 실시예에 따른 집적 회로의 구성을 보여주는 블록도이다.
도 2 는 도 1 의 클럭 생성 회로의 구성을 보여주는 블록도이다.
도 3 은 도 1 의 커맨드 생성 회로의 일 실시예에 따른 구성을 보여주는 블록도이다.
도 4 는 도 3 의 활성화 제어 회로의 구성을 보여주는 도면이다.
도 5 는 도 3 의 클럭 제어 회로의 구성을 보여주기 위한 회로도이다.
도 6 은 본 발명의 일 실시예에 따른 집적 회로의 구성을 보여주기 위한 블록도이다.
도 7 은 도 6 의 쓰기 클럭 제어 회로의 구성을 보여주기 위한 블록도이다.
도 8 은 도 7 의 제1 쓰기 활성화 신호 생성 회로의 구성을 보여주기 위한 도면이다.
도 9 는 도 7 의 제1 쓰기 클럭 생성 회로의 구성을 보여주기 위한 도면이다.
도 10 은 도 7 의 제1 쓰기 비활성화 제어 회로의 구성을 보여주기 위한 도면이다.
도 11 은 도 6 의 읽기 클럭 제어 회로의 구성을 보여주기 위한 블록도이다.
도 12 는 도 3 의 커맨드 디코딩 회로의 구성을 보여주기 위한 블록도이다.
도 13 은 도 12 의 제1 쓰기 디코딩 회로의 구성을 보여주기 위한 도면이다.
도 14 는 도 1 내지 도 13 의 집적 회로의 동작 타이밍을 보여주기 위한 타이밍도이다.
도 2 는 도 1 의 클럭 생성 회로의 구성을 보여주는 블록도이다.
도 3 은 도 1 의 커맨드 생성 회로의 일 실시예에 따른 구성을 보여주는 블록도이다.
도 4 는 도 3 의 활성화 제어 회로의 구성을 보여주는 도면이다.
도 5 는 도 3 의 클럭 제어 회로의 구성을 보여주기 위한 회로도이다.
도 6 은 본 발명의 일 실시예에 따른 집적 회로의 구성을 보여주기 위한 블록도이다.
도 7 은 도 6 의 쓰기 클럭 제어 회로의 구성을 보여주기 위한 블록도이다.
도 8 은 도 7 의 제1 쓰기 활성화 신호 생성 회로의 구성을 보여주기 위한 도면이다.
도 9 는 도 7 의 제1 쓰기 클럭 생성 회로의 구성을 보여주기 위한 도면이다.
도 10 은 도 7 의 제1 쓰기 비활성화 제어 회로의 구성을 보여주기 위한 도면이다.
도 11 은 도 6 의 읽기 클럭 제어 회로의 구성을 보여주기 위한 블록도이다.
도 12 는 도 3 의 커맨드 디코딩 회로의 구성을 보여주기 위한 블록도이다.
도 13 은 도 12 의 제1 쓰기 디코딩 회로의 구성을 보여주기 위한 도면이다.
도 14 는 도 1 내지 도 13 의 집적 회로의 동작 타이밍을 보여주기 위한 타이밍도이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백히 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1 은 본 발명의 일 실시예에 따른 집적 회로의 구성을 보여주는 블록도이다.
도 1 을 참조하면, 집적 회로는 클럭 생성 회로(100)와 커맨드 생성 회로(200)를 포함할 수 있다.
클럭 생성 회로(100)는 외부 클럭 신호(CLK, CLKB)를 분주하여 제1 분주 클럭 신호(CLKD_A)와 제2 분주 클럭 신호(CLKD_B)를 생성하기 위한 구성일 수 있다. 여기서, 외부 클럭 신호(CLK, CLKB)는 정 외부 클럭 신호(CLK)와 부 외부 클럭 신호(CLKB)를 포함할 수 있다. 이후 다시 설명하겠지만, 제1 분주 클럭 신호(CLKD_A)는 정 외부 클럭 신호(CLK)에 대응할 수 있고, 제2 분주 클럭 신호(CLKD_B)는 부 외부 클럭 신호(CLKB)에 대응할 수 있다.
도 2 는 도 1 의 클럭 생성 회로(100)의 구성을 보여주는 블록도이다.
도 2 를 참조하면, 클럭 생성 회로(100)는 버퍼 회로(110)와 분주 회로(120)를 포함할 수 있다.
버퍼 회로(110)는 외부 클럭 신호(CLK, CLKB)를 버퍼링하기 위한 구성일 수 있다. 버퍼 회로(110)는 외부 클럭 신호(CLK, CLKB)인 정 외부 클럭 신호(CLK)와 부 외부 클럭 신호(CLKB)를 버퍼링하여 출력할 수 있다.
분주 회로(120)는 버퍼 회로(110)에서 출력되는 클럭 신호를 분주하여 제1 및 제2 분주 클럭 신호(CLKD_A, CLKD_B)를 생성하기 위한 구성일 수 있다. 여기서, 분주 회로(120)는 버퍼 회로(110)에서 출력되는 버퍼링된 클럭 신호를 분주하여 정 외부 클럭 신호(CLK)에 대응하는 제1 분주 클럭 신호(CLKD_A)를 생성할 수 있고, 부 외부 클럭 신호(CLKB)에 대응하는 제2 분주 클럭 신호(CLKD_B)를 생성할 수 있다. 예컨대, 제1 분주 클럭 신호(CLKD_A)와 제2 분주 클럭 신호(CLKD_B)의 주파수는 외부 클럭 신호(CLK, CLKB)를 2분주한 저주파수의 클럭 신호가 될 수 있다.
다시 도 1 을 참조하면, 커맨드 생성 회로(200)는 제1 및 제2 분주 클럭 신호(CLKD_A, CLKD_B) 중 칩 선택 신호(CS)에 동기화되는 분주 클럭 신호에 기초하여 외부 커맨드 신호(CA<0:N>, 여기서, N은 자연수)를 동기화 및 디코딩하기 위한 구성일 수 있다. 커맨드 생성 회로(200)는 외부 커맨드 신호(CA<0:N>)를 동기화 및 디코딩하여 내부 커맨드 신호(CMD_IN)를 생성할 수 있다. 여기서, 외부 커맨드 신호(CA<0:N>)는 쓰기 커맨드와 읽기 커맨드 등을 포함하는 커맨드와 그에 관련된 어드레스를 포함한 복수의 비트로 구성될 수 있다.
도 3 은 도 1 의 커맨드 생성 회로(200)의 일 실시예에 따른 구성을 보여주는 블록도이다.
도 3 을 참조하면, 커맨드 생성 회로(200)는 활성화 제어 회로(210), 클럭 제어 회로(220), 커맨드 디코딩 회로(230)를 포함할 수 있다.
활성화 제어 회로(210)는 제1 및 제2 분주 클럭 신호(CLKD_A, CLKD_B) 중 칩 선택 신호(CS)가 입력되는 시점에 토글링하는 분주 클럭 신호에 기초하여 제1 또는 제2 분주 클럭 신호(CLKD_A, CLKD_B)에 대응하는 클럭 활성화 신호를 생성하기 위한 구성일 수 있다. 여기서, 클럭 활성화 신호는 제1 분주 클럭 신호(CLKD_A)에 대응하는 제1 클럭 활성화 신호(ENCLK_A)와 제2 분주 클럭 신호(CLKD_B)에 대응하는 제2 클럭 활성화 신호(ENCLK_B)를 포함할 수 있다.
그래서 활성화 제어 회로(210)는 칩 선택 신호(CS)가 입력되는 시점에 제1 분주 클럭 신호(CLKD_A)가 토글링하는 경우 제1 클럭 활성화 신호(ENCLK_A)를 기 설정된 논리 레벨로 천이하여 출력할 수 있다. 그리고 활성화 제어 회로(210)는 칩 선택 신호(CS)가 입력되는 시점에 제2 분주 클럭 신호(CLKD_B)가 토글링하는 경우 제2 클럭 활성화 신호(ENCLK_B)를 기 설정된 논리 레벨로 천이하여 출력할 수 있다. 즉, 활성화 제어 회로(210)는 제1 및 제2 분주 클럭 신호(CLKD_A, CLKD_B) 중 칩 선택 신호(CS)가 입력되는 시점에 토글링하는 분주 클럭 신호에 기초하여 제1 클럭 활성화 신호(ENCLK_A) 또는 제2 클럭 활성화 신호(ENCLK_B)를 기 설정된 논리 레벨로 천이할 수 있다.
클럭 제어 회로(220)는 클럭 활성화 신호인 제1 및 제2 클럭 활성화 신호(ENCLK_A, ENCLK_B)에 기초하여 제1 및 제2 분주 클럭 신호(CLKD_A, CLKD_B) 각각에 대응하는 동기화 클럭 신호의 활성화 동작을 제어하기 위한 구성일 수 있다. 여기서, 동기화 클럭 신호는 제1 분주 클럭 신호(CLKD_A)에 대응하는 제1 동기화 클럭 신호(SCLKB_A)와 제2 분주 클럭 신호(CLKD_B)에 대응하는 제2 동기화 클럭 신호(SCLKB_B)를 포함할 수 있다.
그래서 클럭 제어 회로(220)는 제1 클럭 활성화 신호(ENCLK_A)에 기초하여 제1 분주 클럭 신호(CLKD_A)를 제1 동기화 클럭 신호(SCLKB_A)로 출력할 수 있다. 그리고 클럭 제어 회로(220)는 제2 클럭 활성화 신호(ENCLK_B)에 기초하여 제2 분주 클럭 신호(CLKD_B)를 제2 동기화 클럭 신호(SCLKB_B)로 출력할 수 있다. 즉, 클럭 제어 회로(220)는 제1 및 제2 클럭 활성화 신호(ENCLK_A, ENCLK_B)에 기초하여 제1 동기화 클럭 신호(SCLKB_A) 또는 제2 동기화 클럭 신호(SCLKB_B)의 활성화 동작을 제어할 수 있다.
커맨드 디코딩 회로(230)는 동기화 클럭 신호인 제1 또는 제2 동기화 클럭 신호(SCLKB_A, SCLKB_B)에 기초하여 외부 커맨드 신호(CA<0:N>)를 동기화 및 디코딩하기 위한 구성일 수 있다. 위에서 설명하였듯이, 클럭 제어 회로(220)는 제1 및 제2 클럭 활성화 신호(ENCLK_A, ENCLK_B)에 기초하여 제1 동기화 클럭 신호(SCLKB_A) 또는 제2 동기화 클럭 신호(SCLKB_B)의 활성화 동작을 제어할 수 있다. 따라서, 커맨드 디코딩 회로(230)는 제1 동기화 클럭 신호(SCLKB_A)와 제2 동기화 클럭 신호(SCLKB_B) 중 어느 하나의 동기화 클럭 신호에 기초하여 외부 커맨드 신호(CA<0:N>)를 동기화 및 디코딩할 수 있다. 여기서, 제1 동기화 클럭 신호(SCLKB_A)와 제2 동기화 클럭 신호(SCLKB_B)는 비교적 저주파수의 내부 클럭 신호이다. 따라서, 커맨드 디코딩 회로(230)는 저주파수의 내부 클럭 신호에 동기화된 내부 커맨드 신호(CMD_IN)를 생성할 수 있다.
본 발명의 일 실시예에 따른 집적 회로는 외부 클럭 신호인 정 외부 클럭 신호(CLK)와 부 외부 클럭 신호(CLKB)를 분주하여 제1 분주 클럭 신호(CLKD_A)와 제2 분주 클럭 신호(CLKD_B)를 생성할 수 있다. 그리고 집적 회로는 제1 분주 클럭 신호(CLKD_A)와 제2 분주 클럭 신호(CLKD_B) 중 칩 선택 신호(CS)에 동기화되는 분주 클럭 신호에 기초하여 외부 커맨드 신호(CA<0:N>)를 동기화 및 디코딩할 수 있다. 따라서, 집적 회로는 비교적 저주파수의 분주 클럭 신호를 이용하여 외부 커맨드 신호(CA<0:N>)를 동기화 및 디코딩함으로써 커맨드 인식 동작을 보다 정확하게 수행할 수 있다. 또한, 비교적 저주파수의 분주 클럭 신호를 이용하여 외부 커맨드 신호(CA<0:N>)를 동기화 및 디코딩함으로써 동기화 및 디코딩 동작시 소모되는 전력을 줄여줄 수 있다.
도 4 는 도 3 의 활성화 제어 회로(210)의 구성을 보여주는 도면이다.
도 4 를 참조하면, 활성화 제어 회로(210)는 위에서 설명한 바와 같이, 제1 및 제2 분주 클럭 신호(CLKD_A, CLKD_B) 중 칩 선택 신호(CS)가 입력되는 시점에 토글링하는 분주 클럭 신호에 기초하여 제1 클럭 활성화 신호(ENCLK_A) 또는 제2 클럭 활성화 신호(ENCLK_B)를 기 설정된 논리 레벨로 천이하기 위한 구성일 수 있다. 활성화 제어 회로(210)는 버퍼 회로(211), 지연 회로(212), 제1 쉬프팅 회로(213), 제1 논리 제어 회로(214), 제2 쉬프팅 회로(215), 제2 논리 제어 회로(216), 및 복수의 논리 회로를 포함할 수 있다.
버퍼 회로(211)는 칩 선택 신호(CS)를 버퍼링하여 버퍼링된 칩 선택 신호(CSF)를 생성하기 위한 구성일 수 있다. 지연 회로(212)는 버퍼링된 칩 선택 신호(CSF)를 기 설정된 지연량만큼 지연하여 지연된 칩 선택 신호(CSD)를 생성하기 위한 구성일 수 있다. 버퍼링된 칩 선택 신호(CSF)와 지연된 칩 선택 신호(CSD)에 대한 자세한 설명은 이후 설명될 도 14 의 타이밍도를 통해 알아볼 수 있다.
이어서, 제1 및 제2 인버터(INV1, INV2)는 직렬 연결될 수 있으며, 제1 분주 클럭 신호(CLKD_A)를 입력받아 출력할 수 있다. 제3 인버터(INV3)는 제2 인버터(INV2)의 출력 신호(ICLKB_A)를 반전하여 제1 내부 클럭 신호(ICLK_A)로 출력할 수 있다. 제1 쉬프팅 회로(213)는 제1 내부 클럭 신호(ICLK_A)에 기초하여 지연된 칩 선택 신호(CSD)를 쉬프T팅하기 위한 구성일 수 있다. 제1 쉬프팅 회로(213)는 지연된 칩 선택 신호(CSD)를 외부 커맨드 신호(CA<0:N>)에 대한 디코딩 동작 시간만큼 쉬프팅할 수 있다. 여기서, 제1 쉬프팅 회로(213)에 입력되는 지연된 칩 선택 신호(CSD)는 칩 선택 신호(CS)에 대응할 수 있고, 제1 내부 클럭 신호(ICLK_A)는 제1 분주 클럭 신호(CLKD_A)에 대응할 수 있다. 즉, 제1 쉬프팅 회로(213)는 제1 분주 클럭 신호(CLKD_A)에 기초하여 칩 선택 신호(CS)를 쉬프팅할 수 있다. 제1 쉬프팅 회로(213)는 제1 내지 제3 단위 쉬프팅 회로(2131, 2132, 2133)를 포함할 수 있다.
제1 단위 쉬프팅 회로(2131)는 지연 회로(212)의 지연된 칩 선택 신호(CSD)를 제1 내부 클럭 신호(ICLK_A)에 동기화하여 제1 쉬프팅 신호(ST1_A)로 출력할 수 있다. 제2 단위 쉬프팅 회로(2132)는 제1 단위 쉬프팅 회로(2131)의 출력 신호인 제1 쉬프팅 신호(ST1_A)를 제1 내부 클럭 신호(ICLK_A)에 동기화하여 제2 쉬프팅 신호(ST2_A)로 출력할 수 있다. 제3 단위 쉬프팅 회로(2133)는 제2 단위 쉬프팅 회로(2132)의 출력 신호인 제2 쉬프팅 신호(ST2_A)를 제1 내부 클럭 신호(ICLK_A)에 동기화하여 제3 쉬프팅 신호(ST3_A)로 출력할 수 있다. 여기서, 제1 내지 제3 단위 쉬프팅 회로(2131, 2132, 2133) 각각은 제1 내부 클럭 신호(ICLK_A)에 기초하여 입력 신호를 쉬프팅하는 플립플롭(Flip-flop)으로 구성될 수 있다.
위에서 설명한 제1 쉬프팅 회로(213)는 제1 내지 제3 단위 쉬프팅 회로(2131, 2132, 2133)를 포함하는 것을 일례로 하였다. 본 발명의 일 실시예에 따른 제1 쉬프팅 회로(213)는 외부 커맨드 신호(CA<0:N>)에 대한 동기화 및 디코딩 동작 시간만큼 칩 선택 신호(CS)를 쉬프팅하도록 단위 쉬프팅 회로의 개수를 변경하여 설계할 수 있다.
이어서, 제1 부정 논리합 게이트(NOR1)는 버퍼링된 칩 선택 신호(CSF)와 지연된 칩 선택 신호(CSD)를 입력받을 수 있다. 제4 인버터(INV4)는 제1 부정 논리합 게이트(NOR1)의 출력 신호를 입력받아 칩 선택 펄스 신호(CS_SD)를 생성할 수 있다. 칩 선택 펄스 신호(CS_SD)에 대한 자세한 설명은 도 14 의 타이밍도를 통해 알아볼 수 있다.
이어서, 제1 논리 제어 회로(214)는 지연된 칩 선택 신호(CSD)와 제1 쉬프팅 회로(213)의 출력 신호에 기초하여 활성화 구간이 설정되는 제1 클럭 활성화 신호(ENCLK_A)를 생성하기 위한 구성일 수 있다. 제1 논리 제어 회로(214)는 아래에서 설명될 복수의 논리 회로를 포함할 수 있다.
제2 부정 논리합 게이트(NOR2)는 제1 단위 쉬프팅 회로(2131)의 제1 쉬프팅 신호(ST1_A)와 칩 선택 펄스 신호(CS_SD)를 입력받을 수 있다. 제5 인버터(INV5)는 제2 부정 논리합 게이트(NOR2)의 출력 신호를 입력받아 반전하여 출력할 수 있다. 제3 부정 논리합 게이트(NOR3)는 제2 단위 쉬프팅 회로(2132)의 제2 쉬프팅 신호(ST2_A)와 제5 인버터(INV5)의 출력 신호를 입력받을 수 있다. 제6 인버터(INV6)는 제3 부정 논리합 게이트(NOR3)의 출력 신호를 입력받아 반전하여 출력할 수 있다. 제4 부정 논리합 게이트(NOR4)는 제3 단위 쉬프팅 회로(2133)의 제3 쉬프팅 신호(ST3_A)와 제6 인버터(INV6)의 출력 신호를 입력받을 수 있다. 제7 인버터(INV7)는 제4 부정 논리합 게이트(NOR4)의 출력을 입력받아 제1 클럭 활성화 신호(ENCLK_A)를 생성할 수 있다.
위와 같은 구성을 통해 활성화 제어 회로(210)는 칩 선택 신호(CS)가 입력되는 시점에 제1 분주 클럭 신호(CLKD_A)가 토글링하는 경우 제1 클럭 활성화 신호(ENCLK_A)를 활성화시킬 수 있다. 그리고 활성화 제어 회로(210)는 외부 커맨드 신호(CA<0:N>)에 대한 동기화 및 디코딩 동작 시간만큼 칩 선택 신호(CS)를 쉬프팅하여 제1 클럭 활성화 신호(ENCLK_A)를 비활성화시킬 수 있다.
참고로, 위와 같은 구성은 제1 분주 클럭 신호(CLKD_A)와 관련된 구성일 수 있다. 보다 자세한 설명은 아래 타이밍도를 통해 알아볼 수 있다. 이하, 제2 분주 클럭 신호(CLKD_B)와 관련된 구성을 살펴보기로 한다.
제8 및 제9 인버터(INV8, INV9)는 직렬 연결될 수 있으며, 제2 분주 클럭 신호(CLKD_B)를 입력받아 출력할 수 있다. 제10 인버터(INV10)는 제9 인버터(INV9)의 출력 신호(ICLKB_B)를 반전하여 제2 내부 클럭 신호(ICLK_B)로 출력할 수 있다. 제2 쉬프팅 회로(215)는 제2 내부 클럭 신호(INCL_B)에 기초하여 지연된 칩 선택 신호(CSD)를 쉬프팅하기 위한 구성일 수 있다. 제2 쉬프팅 회로(215)는 지연된 칩 선택 신호(CSD)를 외부 커맨드 신호(CA<0:N>)에 대한 디코딩 동작 시간만큼 쉬프팅할 수 있다. 여기서, 제2 내부 클럭 신호(ICLK_B)는 제2 분주 클럭 신호(CLKD_B)에 대응할 수 있다. 즉, 제2 쉬프팅 회로(215)는 제2 분주 클럭 신호(CLKD_B)에 기초하여 칩 선택 신호(CS)를 쉬프팅할 수 있다. 제2 쉬프팅 회로(215)는 제4 내지 제6 단위 쉬프팅 회로(2151, 2152, 2153)를 포함할 수 있다.
제4 단위 쉬프팅 회로(2151)는 지연 회로(212)의 지연된 칩 선택 신호(CSD)를 제2 내부 클럭 신호(ICLK_B)에 동기화하여 제1 쉬프팅 신호(ST1_B)로 출력할 수 있다. 제6 단위 쉬프팅 회로(2152)는 제5 단위 쉬프팅 회로(2151)의 출력 신호인 제1 쉬프팅 신호(ST1_B)를 제2 내부 클럭 신호(ICLK_B)에 동기화하여 제2 쉬프팅 신호(ST2_B)로 출력할 수 있다. 제6 단위 쉬프팅 회로(5153)는 제5 단위 쉬프팅 회로(2552)의 출력 신호인 제2 쉬프팅 신호(ST2_B)를 제2 내부 클럭 신호(CLKD_B)에 동기화하여 제3 쉬프팅 신호(ST3_B)로 출력할 수 있다. 여기서, 제4 내지 제6 단위 쉬프팅 회로(2151, 2152, 2153) 각각은 제2 분주 클럭 신호(CLKD_B)에 기초하여 입력 신호를 쉬프팅하는 플립플롭으로 구성될 수 있다.
위에서 설명한 제2 쉬프팅 회로(215)는 제1 쉬프팅 회로(213)와 마찬가지로 외부 커맨드 신호(CA<0:N>)에 대한 동기화 및 디코딩 동작 시간만큼 칩 선택 신호(CS)를 쉬프팅하도록 단위 쉬프팅 회로의 개수를 변경하여 설계할 수 있다.
이어서, 제2 논리 제어 회로(216)는 지연된 칩 선택 신호(CSD)와 제2 쉬프팅 회로(215)의 출력 신호에 기초하여 활성화 구간이 설정되는 제2 클럭 활성화 신호(ENCLK_B)를 생성하기 위한 구성일 수 있다. 제2 논리 제어 회로(216)는 아래 설명될 복수의 논리 회로를 포함할 수 있다.
제5 부정 논리합 게이트(NOR5)는 제4 단위 쉬프팅 회로(2151)의 제1 쉬프팅 신호(ST1_B)와 칩 선택 펄스 신호(CS_SD)를 입력받을 수 있다. 제11 인버터(INV11)는 제5 부정 논리합 게이트(NOR5)의 출력 신호를 입력받아 반전하여 출력할 수 있다. 제6 부정 논리합 게이트(NOR6)는 제5 단위 쉬프팅 회로(5152)의 제2 쉬프팅 신호(ST2_B)와 제11 인버터(INV11)의 출력 신호를 입력받을 수 있다. 제12 인버터(INV12)는 제6 부정 논리합 게이트(NOR6)의 출력 신호를 입력받아 반전하여 출력할 수 있다. 제7 부정 논리합 게이트(NOR7)는 제6 단위 쉬프팅 회로(2153)의 제3 쉬프팅 신호(ST3_B)와 제6 인버터(INV6)의 출력 신호를 입력받을 수 있다. 제13 인버터(INV13)는 제7 부정 논리합 게이트(NOR7)의 출력을 입력받아 제2 클럭 활성화 신호(ENCLK_B)를 생성할 수 있다.
위와 같은 구성을 통해 활성화 제어 회로(210)는 칩 선택 신호(CS)가 입력되는 시점에 제2 분주 클럭 신호(CLKD_B)가 토글링하는 경우 제2 클럭 활성화 신호(ENCLK_B)를 활성화시킬 수 있다. 그리고 활성화 제어 회로(210)는 외부 커맨드 신호(CA<0:N>)에 대한 동기화 및 디코딩 동작 시간만큼 칩 선택 신호(CS)를 쉬프팅하여 제2 클럭 활성화 신호(ENCLK_B)를 비활성화시킬 수 있다.
도 5 는 도 3 의 클럭 제어 회로(220)의 구성을 보여주기 위한 회로도이다.
도 5 를 참조하면, 클럭 제어 회로(220)는 위에서 설명하였듯이, 제1 및 제2 클럭 활성화 신호(ENCLK_A, ENCLK_B)에 기초하여 제1 및 제2 분주 클럭 신호(CLKD_A, CLKD_B) 각각에 대응하는 동기화 클럭 신호의 활성화 동작을 제어하기 위한 구성일 수 있다. 클럭 제어 회로(220)는 제1 동기화 클럭 생성 회로(221)와 제2 동기화 클럭 생성 회로(222)를 포함할 수 있다.
제1 동기화 클럭 생성 회로(221)는 제1 분주 클럭 신호(CLKD_A)에 대응하는 제1 클럭 활성화 신호(ENCLK_A)에 기초하여 제1 분주 클럭 신호(CLKD_A)를 제1 동기화 클럭 신호(SCLKB_A)로 출력하기 위한 구성일 수 있다. 제1 동기화 클럭 생성 회로(221)는 제1 분주 클럭 신호(CLKD_A)와 제1 클럭 활성화 신호(ENCLK_A)를 입력받는 제1 부정 논리곱 게이트(NAND1)와, 제1 부정 논리곱 게이트(NAND1)의 출력 신호를 입력받아 반전하여 출력하는 제14 인버터(INV14)를 포함할 수 있다. 제14 인버터(INV14)는 제1 동기화 클럭 신호(SCLKB_A)를 출력할 수 있다. 그래서 제1 동기화 클럭 생성 회로(221)는 제1 클럭 활성화 신호(ENCLK_A)에 기초하여 제1 분주 클럭 신호(CLKD_A)를 제1 동기화 클럭 신호(SCLKB_A)로 출력할 수 있다.
제2 동기화 클럭 생성 회로(222)는 제2 분주 클럭 신호(CLKD_B)에 대응하는 제2 클럭 활성화 신호(ENCLK_B)에 기초하여 제2 분주 클럭 신호(CLKD_B)를 제2 동기화 클럭 신호(SCLKB_B)로 출력하기 위한 구성일 수 있다. 제2 동기화 클럭 생성 회로(222)는 제2 분주 클럭 신호(CLKD_B)와 제2 클럭 활성화 신호(ENCLK_B)를 입력받는 제2 부정 논리곱 게이트(NAND2)와, 제2 부정 논리곱 게이트(NAND2)의 출력 신호를 입력받아 반전하여 출력하는 제15 인버터(INV15)를 포함할 수 있다. 제15 인버터(INV15)는 제2 동기화 클럭 신호(SCLKB_B)를 출력할 수 있다. 그래서 제2 동기화 클럭 생성 회로(222)는 제2 클럭 활성화 신호(ENCLK_B)에 기초하여 제2 분주 클럭 신호(CLKD_B)를 제2 동기화 클럭 신호(SCLKB_B)로 출력할 수 있다.
위와 같은 구성을 통해 클럭 제어 회로(220)는 제1 및 제2 클럭 활성화 신호(ENCLK_A, ENCLK_B)에 기초하여 제1 분주 클럭 신호(CLKD_A)를 제1 동기화 클럭 신호(SCLKB_A)로 출력하거나 제2 분주 클럭 신호(CLKD_B)를 제2 동기화 클럭 신호(SCLKB_B)로 출력할 수 있다. 클럭 제어 회로(220)에서 출력되는 제1 및 제2 동기화 클럭 신호(SCLKB_A, SCLKB_B)는 도 3 의 커맨드 디코딩 회로(230)에 제공될 수 있다. 커맨드 디코딩 회로(230)는 활성화되는 제1 또는 제2 동기화 클럭 신호(SCLKB_A, SCLKB_B)에 기초하여 외부 커맨드 신호(CA<0:N>)를 동기화 및 디코딩할 수 있다.
본 발명의 일 실시예에 따른 집적 회로는 외부 클럭 신호인 정 외부 클럭 신호(CLK)와 부 외부 클럭 신호(CLKB)를 분주하여 제1 분주 클럭 신호(CLKD_A)와 제2 분주 클럭 신호(CLKD_B)를 생성할 수 있다. 그리고 집적 회로는 제1 분주 클럭 신호(CLKD_A)와 제2 분주 클럭 신호(CLKD_B) 중 칩 선택 신호(CS)에 동기화되는 분주 클럭 신호에 기초하여 외부 커맨드 신호(CA<0:N>)를 동기화 및 디코딩할 수 있다.
도 6 은 본 발명의 일 실시예에 따른 집적 회로의 구성을 보여주기 위한 블록도이다.
도 6 을 참조하면, 집적 회로는 쓰기 클럭 제어 회로(240)와 읽기 클럭 제어 회로(250)를 더 포함할 수 있다.
쓰기 클럭 제어 회로(240)는 클럭 활성화 신호인 제1 또는 제2 클럭 활성화 신호(ENCLK_A, ENCLK_B)에 기초하여 쓰기 클럭 신호의 활성화 동작을 제어하기 위한 구성일 수 있다. 여기서, 쓰기 클럭 신호는 제1 분주 클럭 신호(CLKD_A)에 대응하는 제1 쓰기 클럭 신호(WCLKB_A)와 제2 분주 클럭 신호(CLKD_B)에 대응하는 제2 쓰기 클럭 신호(WCLKB_B)를 포함할 수 있다.
도 7 은 도 6 의 쓰기 클럭 제어 회로(240)의 구성을 보여주기 위한 블록도이다.
도 7 을 참조하면, 쓰기 클럭 제어 회로(240)는 제1 쓰기 클럭 제어 회로(241)와 제2 쓰기 클럭 제어 회로(242)를 포함할 수 있다.
제1 쓰기 클럭 제어 회로(241)는 제1 클럭 활성화 신호(ENCLK_A)에 기초하여 제1 쓰기 클럭 신호(WCLKB_A)를 생성하기 위한 구성일 수 있다. 제1 쓰기 클럭 제어 회로(241)는 제1 쓰기 활성화 신호 생성 회로(2411), 제1 쓰기 클럭 생성 회로(2412), 및 제1 쓰기 비활성화 제어 회로(2413)를 포함할 수 있다.
제1 쓰기 활성화 신호 생성 회로(2411)는 제1 클럭 활성화 신호(ENCLK_A)와 제1 쓰기 비활성화 신호(WTED_A)에 기초하여 활성화 구간이 설정되는 제1 쓰기 활성화 신호(ENWT_A)를 생성하기 위한 구성일 수 있다. 제1 쓰기 클럭 생성 회로(2412)는 제1 쓰기 활성화 신호(ENWT_A)에 기초하여 제1 분주 클럭 신호(CLKD_A)를 제1 쓰기 클럭 신호(WCLKB_A)로 출력하기 위한 구성일 수 있다. 제1 쓰기 비활성화 제어 회로(2413)는 제1 쓰기 클럭 신호(WCLKB_A)에 기초하여 제1 쓰기 디코딩 신호(EWT11_A)를 쉬프팅하고 제1 쓰기 비활성화 신호(WTED_A)를 생성하기 위한 구성일 수 있다. 여기서, 제1 제1 쓰기 디코딩 신호(EWT11_A)는 도 3 의 커맨드 디코딩 회로(230)에서 생성될 수 있으며, 제1 쓰기 디코딩 신호(EWT11_A)에 대한 설명은 이후 설명될 도 13 을 통해 알아볼 수 있다.
다음으로, 제2 쓰기 클럭 제어 회로(242)는 제2 클럭 활성화 신호(ENCLK_B)에 기초하여 제2 쓰기 클럭 신호(WCLKB_B)를 생성하기 위한 구성일 수 있다. 제2 쓰기 클럭 제어 회로(242)는 제2 쓰기 활성화 신호 생성 회로(2421), 제2 쓰기 클럭 생성 회로(2422), 및 제2 쓰기 비활성화 제어 회로(2423)를 포함할 수 있다.
제2 쓰기 활성화 신호 생성 회로(2421)는 제2 클럭 활성화 신호(ENCLK_B)와 제2 쓰기 비활성화 신호(WTED_B)에 기초하여 활성화 구간이 설정되는 제2 쓰기 활성화 신호(ENWT_B)를 생성하기 위한 구성일 수 있다. 제2 쓰기 클럭 생성 회로(2422)는 제2 쓰기 활성화 신호(ENWT_B)에 기초하여 제2 분주 클럭 신호(CLKD_B)를 제2 쓰기 클럭 신호(WCLKB_B)로 출력하기 위한 구성일 수 있다. 제2 쓰기 비활성화 제어 회로(2423)는 제2 쓰기 클럭 신호(WCLKB_B)에 기초하여 제2 쓰기 디코딩 신호(EWT11_B)를 쉬프팅하고 제2 쓰기 비활성화 신호(WTED_B)를 생성하기 위한 구성일 수 있다. 여기서, 제2 쓰기 디코딩 신호(EWT11_B)는 도 3 의 커맨드 디코딩 회로(230)에서 생성될 수 있으며, 제2 쓰기 디코딩 신호(EWT11_B)에 대한 설명은 이후 설명될 도 12 를 통해 알아볼 수 있다.
도 8 은 도 7 의 제1 쓰기 활성화 신호 생성 회로(2411)의 구성을 보여주기 위한 도면이다.
도 8 을 참조하면, 제1 쓰기 활성화 신호 생성 회로(2411)는 복수의 논리 회로와 셋 리셋 회로(SL)를 포함할 수 있다.
제16 인버터(INV16)는 제1 쓰기 비활성화 신호(WTED_A)를 입력받을 수 있다. 제17 인버터(INV17)는 제1 클럭 활성화 신호(ENCLK_A)를 입력받을 수 있다. 제3 부정 논리곱 게이트(NAND3)는 제16 인버터(INV16)의 출력 신호와 제17 인버터(INV17)의 출력 신호를 입력받을 수 있다. 셋/리셋 회로(SL)는 제1 클럭 활성화 신호(ENCLK_A)에 기초하여 셋(set) 되고 제3 부정 논리곱 게이트(NAND3)의 출력 신호에 기초하여 리셋(reset) 되는 제1 쓰기 활성화 신호(ENWT_A)를 생성할 수 있다. 셋/리셋 회로(SL)는 에스알 래치(SR Latch)로 구성될 수 있다. 그래서 제1 쓰기 활성화 신호 생성 회로(2411)는 제1 클럭 활성화 신호(ENCLK_A)와 제1 쓰기 비활성화 신호(WTED_A)에 기초하여 활성화 구간이 설정되는 제1 쓰기 활성화 신호(ENWT_A)를 생성할 수 있다.
도 9 는 도 7 의 제1 쓰기 클럭 생성 회로(2412)의 구성을 보여주기 위한 도면이다.
도 9 를 참조하면, 제1 쓰기 클럭 생성 회로(2412)는 제1 분주 클럭 신호(CLKD_A)와 제1 쓰기 활성화 신호(ENWT_A)를 입력받는 제4 부정 논리곱 게이트(NAND4)와, 제4 부정 논리곱 게이트(NAND4)의 출력 신호를 입력받아 반전하여 제1 쓰기 클럭 신호(WCLKB_A)로 출력하는 제18 인버터(INV18)를 포함할 수 있다. 그래서 제1 쓰기 클럭 생성 회로(2412)는 제1 쓰기 활성화 신호(ENWT_A)에 기초하여 제1 분주 클럭 신호(CLKD_A)를 제1 쓰기 클럭 신호(WCLKB_A)로 출력할 수 있다.
도 10 은 도 7 의 제1 쓰기 비활성화 제어 회로(2413)의 구성을 보여주기 위한 도면이다.
도 10 을 참조하면, 제1 쓰기 비활성화 제어 회로(2413)는 복수의 플립플롭(FF1, FF2, FF3, FF4)과 복수의 논리 회로를 포함할 수 있다.
제20 인버터(INV20)는 제1 쓰기 디코딩 신호(EWT11_A)를 입력받아 반전하여 출력할 수 있다. 제21 인버터(INV21)는 제1 쓰기 클럭 신호(WCLKB_A)를 입력받아 반전하여 출력할 수 있다. 제1 내지 제4 플립 플롭(FF1, FF2, FF3, FF4)은 직렬 연결되어 입력되는 신호를 제21 인버터(INV21)의 출력 신호에 기초하여 출력할 수 있다. 제5 부정 논리곱 게이트(NAND5)는 제1 플립 플롭(FF1)의 출력 신호와 제20 인버터(INV20)의 출력 신호를 입력받을 수 있고, 제22 인버터(INV22)는 제5 부정 논리곱 게이트(NAND5)의 출력 신호를 반전하여 출력할 수 있다. 제6 부정 논리곱 게이트(NAND6)는 제2 플립 플롭(FF2)의 출력 신호와 제22 인버터(INV22)의 출력 신호를 입력받을 수 있고, 제23 인버터(INV23)는 제6 부정 논리곱 게이트(NAND6)의 출력 신호를 반전하여 출력할 수 있다. 제7 부정 논리곱 게이트(NAND7)는 제3 플립 폴롭(FF3)의 출력 신호와 제23 인버터(INV23)의 출력 신호를 입력받을 수 있고, 제24 인버터(INV24)는 제7 부정 논리곱 게이트(NAND7)의 출력 신호를 입력받아 반전하여 출력할 수 있다. 제8 부정 논리곱 게이트(NAND8)는 제4 플립 플롭(FF4)의 출력 신호와 제24 인버터(INV24)의 출력 신호를 입력받을 수 있고, 제25 인버터(INV25)는 제8 부정 논리곱 게이트(NAND8)의 출력 신호를 입력받아 반전하여 제1 쓰기 비활성화 신호(WTED_A)로 출력할 수 있다.
그래서 제1 쓰기 비활성화 제어 회로(2413)는 제1 쓰기 디코딩 신호(EWT11_A)를 제1 쓰기 클럭 신호(WCLKB_A)에 기초하여 쉬프팅할 수 있다. 그리고 제1 쓰기 비활성화 제어 회로(2413)는 쉬프팅 동작을 통해 제1 쓰기 비활성화 신호(WTED_A)를 생성할 수 있다. 여기서, 제1 쓰기 비활성화 제어 회로(2413)에 포함되는 플립 플롭의 개수는 쓰기 동작 시간에 따라 다르게 설계할 수 있다.
다시 도 7 을 참조하면, 제2 쓰기 클럭 제어 회로(242)는 도 8 내지 도 10 을 통해 설명한 제1 쓰기 클럭 제어 회로(241)와 구성이 유사할 수 있다. 다시 말하면, 제2 쓰기 활성화 신호 생성 회로(2421)는 제1 쓰기 활성화 신호 생성 회로(2411)와 대비하여 제2 클럭 활성화 신호(ENCLK_B)를 입력받아 제2 쓰기 활성화 신호(ENWT_B)를 생성할 수 있다. 제2 쓰기 클럭 생성 회로(2422)는 제1 쓰기 클럭 생성 회로(2412)와 대비하여 제2 쓰기 활성화 신호(ENWT_B)를 입력받아 제2 쓰기 클럭 신호(WCLKB_B)를 생성할 수 있다. 제2 쓰기 비활성화 제어 회로(2423)는 제1 쓰기 비활성화 제어 회로(2423)와 대비하여 제2 쓰기 클럭 신호(WCLKB_B)와 제2 쓰기 디코딩 신호(EWT11_B)를 입력받아 제2 쓰기 비활성화 신호(WTED_B)를 생성할 수 있다. 따라서, 제2 쓰기 클럭 제어 회로(242)에 대한 구체적인 설명은 생략할 수 있다.
다시 도 6 을 참조하면, 쓰기 제어 회로(250)는 쓰기 클럭 제어 회로(240)에서 생성되는 제1 쓰기 클럭 신호(WCLKB_A) 또는 제2 쓰기 클럭 신호(WCLKB_B)에 기초하여 쓰기 동작과 관련된 제어 동작을 수행할 수 있다. 본 발명의 일 실시예에 따른 집적 회로는 제1 클럭 활성화 신호(ENCLK_A) 또는 제2 클럭 활성화 신호(ENCLK_B)에 기초하여 제1 쓰기 클럭 신호(WCLKB_A) 또는 제2 쓰기 클럭 신호(WCLKB_B)가 활성화될 수 있다. 따라서, 집적 회로는 쓰기 동작과 관련된 제어 동작을 수행하는데 있어서 제1 쓰기 클럭 신호(WCLKB_A) 또는 제2 쓰기 클럭 신호(WCLKB_B)를 사용함으로써 쓰기 동작과 관련된 제어 동작시 소모되는 전력을 줄여줄 수 있다.
도 11 은 도 6 의 읽기 클럭 제어 회로(260)의 구성을 보여주기 위한 블록도이다.
도 11 을 참조하면, 읽기 클럭 제어 회로(260)는 제1 읽기 클럭 제어 회로(261)와 제2 읽기 클럭 제어 회로(262)를 포함할 수 있다.
제1 읽기 클럭 제어 회로(261)는 제1 클럭 활성화 신호(ENCLK_A)에 기초하여 제1 읽기 클럭 신호(RCLKB_A)를 생성하기 위한 구성일 수 있다. 제1 읽기 클럭 제어 회로(261)는 제1 읽기 활성화 신호 생성 회로(2611), 제1 읽기 클럭 생성 회로(2612), 및 제1 읽기 비활성화 제어 회로(2613)를 포함할 수 있다.
제1 읽기 활성화 신호 생성 회로(2611)는 제1 클럭 활성화 신호(ENCLK_A)와 제1 읽기 비활성화 신호(RDED_A)에 기초하여 활성화 구간이 설정되는 제1 읽기 활성화 신호(ENRD_A)를 생성하기 위한 구성일 수 있다. 제1 읽기 클럭 생성 회로(2612)는 제1 읽기 활성화 신호(ENRD_A)에 기초하여 제1 분주 클럭 신호(CLKD_A)를 제1 읽기 클럭 신호(RCLKB_A)로 출력하기 위한 구성일 수 있다. 제1 읽기 비활성화 제어 회로(2613)는 제1 읽기 클럭 신호(RCLKB_A)에 기초하여 제1 읽기 디코딩 신호(ERD11_A)를 쉬프팅하고 제1 읽기 비활성화 신호(RDED_A)를 생성하기 위한 구성일 수 있다. 여기서, 제1 읽기 디코딩 신호(ERD11_A)는 도 3 의 커맨드 디코딩 회로(230)에서 생성될 수 있으며, 제1 읽기 디코딩 신호(ERD11_A)에 대한 설명은 이후 설명될 도 12 를 통해 알아볼 수 있다.
다음으로, 제2 읽기 클럭 제어 회로(262)는 제2 클럭 활성화 신호(ENCLK_B)에 기초하여 제2 읽기 클럭 신호(RCLKB_B)를 생성하기 위한 구성일 수 있다. 제2 읽기 클럭 제어 회로(262)는 제2 읽기 활성화 신호 생성 회로(2621), 제2 읽기 클럭 생성 회로(2622), 및 제2 읽기 비활성화 제어 회로(2623)를 포함할 수 있다.
제2 읽기 활성화 신호 생성 회로(2621)는 제2 클럭 활성화 신호(ENCLK_B)와 제2 읽기 비활성화 신호(RDED_B)에 기초하여 활성화 구간이 설정되는 제2 읽기 활성화 신호(ENRD_B)를 생성하기 위한 구성일 수 있다. 제2 읽기 클럭 생성 회로(2622)는 제2 읽기 활성화 신호(ENRD_B)에 기초하여 제2 분주 클럭 신호(CLKD_B)를 제2 읽기 클럭 신호(RCLKB_B)로 출력하기 위한 구성일 수 있다. 제2 읽기 비활성화 제어 회로(2623)는 제2 읽기 클럭 신호(RCLKB_B)에 기초하여 제2 읽기 디코딩 신호(ERD11_B)를 쉬프팅하고 제2 읽기 비활성화 신호(RDED_B)를 생성하기 위한 구성일 수 있다. 여기서, 제2 읽기 디코딩 신호(ERD11_B)는 도 3 의 커맨드 디코딩 회로(230)에서 생성될 수 있으며, 제2 읽기 디코딩 신호(ERD11_B)에 대한 설명은 이후 설명될 도 12 를 통해 알아볼 수 있다.
도 11 의 제1 및 제2 읽기 클럭 제어 회로(261, 262)의 구성은 도 7 의 제1 및 제2 쓰기 클럭 제어 회로(241, 242)의 구성과 유사할 수 있다. 다시 말하면, 제1 읽기 클럭 제어 회로(261)는 제1 쓰기 클럭 제어 회로(241)와 대비하여 제1 읽기 클럭 신호(RCLKB_A)를 생성할 수 있다. 제2 읽기 클럭 제어 회로(262)는 제2 쓰기 클럭 제어 회로(242)와 대비하여 제2 읽기 클럭 신호(RCLKB_B)를 생성할 수 있다.
다시 도 6 을 참조하면, 읽기 제어 회로(270)는 읽기 클럭 제어 회로(260)에서 생성되는 제1 읽기 클럭 신호(RCLKB_A) 또는 제2 읽기 클럭 신호(RCLKB_B)에 기초하여 읽기 동작과 관련된 제어 동작을 수행할 수 있다. 본 발명의 일 실시예에 따른 집적 회로는 제1 클럭 활성화 신호(ENCLK_A) 또는 제2 클럭 활성화 신호(ENCLK_B)에 기초하여 제1 읽기 클럭 신호(RCLKB_A) 또는 제2 읽기 클럭 신호(RCLKB_B)가 활성화될 수 있다. 따라서, 집적 회로는 읽기 동작과 관련된 제어 동작을 수행하는데 있어서 제1 읽기 클럭 신호(RCLKB_A) 또는 제2 읽기 클럭 신호(RCLKB_B)를 사용함으로써 읽기 동작과 관련된 제어 동작시 소모되는 전력을 줄여줄 수 있다.
도 12 는 도 3 의 커맨드 디코딩 회로(230)의 구성을 보여주기 위한 블록도이다.
도 12 를 참조하면, 커맨드 디코딩 회로(230)는 위에서 설명하였듯이, 제1 또는 제2 동기화 클럭 신호(SCLKB_A, SCLKB_B)에 기초하여 외부 커맨드 신호(CA<0:N>)를 동기화 및 디코딩하기 위한 구성일 수 있다. 커맨드 디코딩 회로(230)는 제1 쓰기 디코딩 회로(231), 제2 쓰기 디코딩 회로(232), 제1 읽기 디코딩 회로(233), 및 제2 읽기 디코딩 회로(234)를 포함할 수 있다.
제1 쓰기 디코딩 회로(231)는 제1 동기화 클럭 신호(SCLKB_A)에 기초하여 쓰기 커맨드에 대응하는 외부 커맨드 신호(CA<0:N>)를 동기화 및 디코딩하기 위한 구성일 수 있다. 제2 쓰기 디코딩 회로(232)는 제2 동기화 클럭 신호(SCLKB_B)에 기초하여 쓰기 커맨드에 대응하는 외부 커맨드 신호(CA<0:N>)를 동기화 및 디코딩하기 위한 구성일 수 있다. 제1 읽기 디코딩 회로(233)는 제1 동기화 클럭 신호(SCLKB_A)에 기초하여 읽기 커맨드에 대응하는 외부 커맨드 신호(CA<0:N>)를 동기화 및 디코딩하기 위한 구성일 수 있다. 제2 읽기 디코딩 회로(234)는 제2 동기화 클럭 신호(SCLKB_B)에 기초하여 읽기 커맨드에 대응하는 외부 커맨드 신호(CA<0:N>)를 동기화 및 디코딩하기 위한 구성일 수 있다.
여기서, 제1 쓰기 디코딩 회로(231)는 이후 다시 설명하겠지만, 제1 쓰기 디코딩 신호(EWT11_A)를 생성하고 제1 쓰기 디코딩 신호(EWT11_A)를 도 7 의 제1 쓰기 비활성화 제어 회로(2413)에 제공할 수 있다. 제2 쓰기 디코딩 회로(232)는 제2 쓰기 디코딩 신호(EWT11_B)를 생성하며, 제2 쓰기 디코딩 신호(EWT11_B)를 도 7 의 제2 쓰기 비활성화 제어 회로(2423)에 제공할 수 있다. 제1 읽기 디코딩 회로(233)는 제1 읽기 디코딩 신호(ERD11_A)를 생성하며, 제1 읽기 디코딩 신호(ERD11_A)를 도 10 의 제1 읽기 비활성화 제어 회로(2613)에 제공할 수 있다. 제2 읽기 디코딩 회로(234)는 제2 읽기 디코딩 신호(ERD11_B)를 생성하며, 제2 읽기 디코딩 신호(ERD11_B)를 도 10 의 제2 읽기 비활성화 제어 회로(2623)에 제공할 수 있다.
제1 쓰기 디코딩 회로(231), 제2 쓰기 디코딩 회로(232), 제1 읽기 디코딩 회로(233), 및 제2 읽기 디코딩 회로(234)는 내부 구성이 서로 유사할 수 있기 때문에, 설명의 편의를 위하여 이하, 제1 쓰기 디코딩 회로(231)를 대표로 설명하기로 한다.
도 13 은 도 12 의 제1 쓰기 디코딩 회로(231)의 구성을 보여주기 위한 도면이다.
도 13 을 참조하면, 제1 쓰기 디코딩 회로(231)는 동기화 회로(2311), 디코딩 회로(2312), 및 커맨드 정렬 회로(2313)를 포함할 수 있다.
동기화 회로(2311)는 외부 커맨드 신호(CA<0:N>)를 에지 클럭 신호(CLK_R, CLK_F)에 동기화하여 출력하기 위한 구성일 수 있다. 여기서, 에지 클럭 신호(CLK_R, CLK_F)는 제1 동기화 클럭 신호(SCLKB_A)의 라이징 에지에 대응하는 라이징 클럭 신호(CLK_R)와 제1 동기화 클럭 신호(SCLKB_A)의 폴링 에지에 대응하는 폴링 클럭 신호(CLK_F)를 포함할 수 있다. 그래서 동기화 회로(2311)는 외부 커맨드 신호(CA<0:N>)를 라이징 클럭 신호(CLK_R)에 동기화시킨 라이징 커맨드 신호(ICARR_A<0:N>)를 생성할 수 있다. 그리고 동기화 회로(2311)는 외부 커맨드 신호(CA<0:N>)를 폴링 클럭 신호(CLK_F)에 동기화시킨 폴링 커맨드 신호(ICAFF_A<0:N>)를 생성할 수 있다.
디코딩 회로(2312)는 동기화 회로(2311)의 출력 신호를 디코딩하기 위한 구성일 수 있다. 디코딩 회로(2312)는 라이징 커맨드 신호(ICARR_A<0:N>)와 폴링 커맨드 신호(ICAFF_A<0:N>)를 디코딩하여 출력할 수 있다. 디코딩 회로(2312)는 제1 디코딩 회로(2312_1)와 제2 디코딩 회로(2312_2)를 포함할 수 있다. 여기서, 제1 디코딩 회로(2312_1)는 도 4 의 제1 쉬프팅 신호(ST1_A)와 라이징 커맨드 신호(ICARR_A<0:N>)를 디코딩하여 출력할 수 있다. 제2 디코딩 회로(2312_2)는 폴링 커맨드 신호(ICAFF_A<0:N>)를 디코딩하여 출력할 수 있다.
커맨드 정렬 회로(2313)는 디코딩 회로(2312)의 출력 신호를 제1 동기화 클럭 신호(SCLKB_A)에 기초하여 정렬하기 위한 구성일 수 있다. 커맨드 정렬 회로(2313)는 제1 정렬 회로(2313_1), 제2 정렬 회로(2313_2), 제3 정렬 회로(2313_3), 및 논리 회로를 포함할 수 있다.
우선, 제1 정렬 회로(2313_1)는 제1 동기화 클럭 신호(SCLKB_A)에 기초하여 제1 디코딩 회로(2312_1)에서 생성되는 제1 쓰기 디코딩 신호(EWT11_A)를 쉬프팅할 수 있다. 논리 합 게이트(AND)는 제1 정렬 회로(2313_1)의 출력 신호(EWT12_A)와 제2 디코딩 회로(2312_2)의 출력 신호(CAS_A)를 입력 받을 수 있다. 제2 정렬 회로(2313_2)는 제1 동기화 클럭 신호(SCLKB_A)에 기초하여 논리 합 게이트(AND)의 출력 신호를 쉬프팅할 수 있다. 제3 정렬 회로(2313_3)는 제1 동기화 클럭 신호(SCLKB_A)에 기초하여 제2 정렬 회로(2313_2)의 출력 신호(EWT21_A)를 쉬프팅할 수 있다. 결국, 제1 쓰기 디코딩 신호(EWT11_A)를 비롯하여 제1 내지 제3 정렬 회로(2313_1, 2313_2, 2313_3)의 출력 신호(EWT12_A, EWT21_A, EWT22_A)는 제1 동기화 클럭 신호(SCLKB_A)에 동기화된 내부 커맨드 신호(CMD_IN, 도 12 참조)가 될 수 있다.
다시 도 12 를 참조하면, 제1 쓰기 디코딩 회로(231)은 제1 동기화 클럭 신호(SCLKB_A)에 기초하여 쓰기 커맨드에 대응하는 외부 커맨드 신호(CA<0:N>)를 동기화 및 디코딩할 수 있다. 그리고 제1 쓰기 디코딩 회로(231)는 동기화 및 디코딩 동작을 통해 제1 동기화 클럭 신호(SCLKB_A)에 동기화된 내부 커맨드 신호(CMD_IN)를 생성할 수 있다.
제2 쓰기 디코딩 회로(232), 제1 읽기 디코딩 회로(233), 및 제2 읽기 디코딩 회로(234)는 도 13 에서 설명한 제1 쓰기 디코딩 회로(231)와 유사한 구조를 가질 수 있다. 그래서 제2 쓰기 디코딩 회로(232)는 제2 동기화 클럭 신호(SCLKB_B)에 기초하여 쓰기 커맨드에 대응하는 외부 커맨드 신호(CA<0:N>)를 동기화 및 디코딩할 수 있다. 그리고 제2 쓰기 디코딩 회로(232)는 동기화 및 디코딩 동작을 통해 제2 동기화 클럭 신호(SCLKB_B)에 동기화된 내부 커맨드 신호(CMD_IN)를 생성할 수 있다.
이어서, 제1 읽기 디코딩 회로(233)는 제1 동기화 클럭 신호(SCLKB_A)에 기초하여 읽기 커맨드에 대응하는 외부 커맨드 신호(CA<0:N>)를 동기화 및 디코딩할 수 있다. 그리고 제1 읽기 디코딩 회로(233)는 동기화 및 디코딩 동작을 통해 제1 동기화 클럭 신호(SCLKB_A)에 동기화된 내부 커맨드 신호(CMD_IN)를 생성할 수 있다.
이어서, 제2 읽기 디코딩 회로(234)는 제2 동기화 클럭 신호(SCLKB_B)에 기초하여 읽기 커맨드에 대응하는 외부 커맨드 신호(CA<0:N>)를 동기화 및 디코딩할 수 있다. 그리고 제2 읽기 디코딩 회로(234)는 동기화 및 디코딩 동작을 통해 제2 동기화 클럭 신호(SCLKB_B)에 동기화된 내부 커맨드 신호(CMD_IN)를 생성할 수 있다.
도 14 는 도 1 내지 도 13 의 집적 회로의 동작 타이밍을 보여주기 위한 타이밍도이다. 설명의 편의를 위하여, 외부 커맨드 신호(CA<0:N>)가 쓰기 커맨드이고, 칩 선택 신호(CS)가 제1 분주 클럭 신호(CLKD_A)에 동기화되는 경우를 일례로 설명하기로 한다.
도 1 내지 도 14 를 참조하면, 도 1 의 클럭 생성 회로(100)는 고주파수로 토글링하는 정 외부 클럭 신호(CLK)와 부 외부 클럭 신호(CLKB)를 입력받을 수 있다. 도 2 의 분주 회로(120)는 정 외부 클럭 신호(CLK)와 부 외부 클럭 신호(CLKB)를 분주하여 제1 분주 클럭 신호(CLKD_A)와 제2 분주 클럭 신호(CLKD_B)를 생성할 수 있다. 도 4 의 활성화 제어 회로(210)는 제1 분주 클럭 신호(CLKD_A)에 대응하는 제1 내부 클럭 신호(ICLK_A)를 생성할 수 있고, 제2 분주 클럭 신호(CLKD_B)에 대응하는 제2 내부 클럭 신호(CLKD_B)를 생성할 수 있다.
한편, 도 1 의 커맨드 생성 회로(200)는 칩 선택 신호(CS)와 외부 커맨드 신호(CA<0:N>)를 입력받을 수 있다. 칩 선택 신호(CS)는 쓰기 커맨드에 대응하는 두번의 펄스를 포함할 수 있다. 외부 커맨드 신호(CA<0:N>)는 예컨대, 쓰기 커맨드에 대응하는 정보와 그와 관련된 어드레스 정보로 구성될 수 있다. 여기서는 외부 커맨드 신호(CA<0:N>)로 'CA1', 'CA2', 'CA3', 'CA4'가 입력되는 것을 일례로 하였다.
도 4 의 버퍼 회로(211)는 칩 선택 신호(CS)에 기초하여 버퍼링된 칩 선택 신호(CSF)를 생성할 수 있고, 지연 회로(212)는 버퍼링된 칩 선택 신호(CSF)에 기초하여 지연된 칩 선택 신호(CSD)를 생성할 수 있다. 그리고 칩 선택 펄스 신호(CS_SD)는 버퍼링된 칩 선택 신호(CSF)에 기초하여 활성화되고 지연된 칩 선택 신호(CSD)에 기초하여 비활성화되는 펄스를 가질 수 있다.
이어서, 도 4 의 제1 단위 쉬프팅 회로(2131)는 제1 내부 클럭 신호(ICLK_A)에 기초하여 칩 선택 펄스 신호(CS_SD)를 동기화할 수 있다. 따라서, 제1 내지 제3 단위 쉬프팅 회로(213, 2132, 2133)는 제1 내부 클럭 신호(ICLK_A)에 의해 쉬프팅된 제1 내지 제3 쉬프팅 신호(ST1_A, ST2_A, ST3_A)를 생성할 수 있다. 제1 클럭 활성화 신호(ENCLK_A)는 칩 선택 펄스 신호(CS_SD)에 기초하여 활성화되고 제3 쉬프팅 신호(ST3_A)의 비활성화 시점에 기초하여 비활성화될 수 있다. 따라서, 도 3 의 클럭 제어 회로(220)는 제1 클럭 활성화 신호(ENCLK_A)에 기초하여 제1 동기화 클럭 신호(SCLKB_A)에 대한 토글링 동작을 활성화할 수 있다. 이때, 제2 동기화 클럭 신호(SCLKB_B)에 대한 토글링 동작은 비활성화될 수 있기 때문에 토글링에 의한 전력 소모를 줄여줄 수 있다.
한편, 도 7 의 제1 쓰기 비활성화 제어 회로(2413)는 제1 쓰기 디코딩 신호(EWT11_A)를 쓰기 동작 시간만큼 쉬프팅하여 제1 쓰기 비활성화 신호(WTED_A)를 생성할 수 있다. 그리고 도 7 의 제1 쓰기 활성화 신호 생성 회로(2411)는 제1 클럭 활성화 신호(ENCLK_A)와 제1 쓰기 비활성화 신호(WTED_A)에 기초하여 제1 쓰기 활성화 신호(ENWT_A)를 생성할 수 있다. 그래서 제1 쓰기 활성화 신호(ENWT_A)는 제1 클럭 활성화 신호(ENCLK_A)에 기초하여 활성화되고 제1 쓰기 비활성화 신호(WTED_A)에 기초하여 비활성화될 수 있다. 이어서, 도 7 의 제1 쓰기 클럭 생성 회로(2412)는 제1 쓰기 비활성화 신호(WTED_A)에 기초하여 제1 쓰기 클럭 신호(WCLKB_A)에 대한 토글링 동작을 활성화할 수 있다. 이때, 제2 쓰기 클럭 신호(WCLKB_B)에 대한 토글링 동작은 비활성화될 수 있기 때문에 토글링에 의한 전력 소모를 줄여줄 수 있다.
본 발명의 일 실시예에 따른 집적 회로는 저주파수의 내부 클럭 신호인 제1 및 제2 분주 클럭 신호(CLKD_A, CLKD_B)를 생성함으로써 커맨드 인식 동작의 정확성을 높여줄 수 있다. 또한, 저주파수의 제1 및 제2 분주 클럭 신호(CLKD_A, CLKD_B)를 통해 커맨드 신호에 대한 동기화 및 디코딩 동작시 소모되는 전력을 줄여줄 수 있다.
본 명세서에서 설명되는 실시예와 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 예시적으로 설명하는 것에 불과하다. 따라서, 본 명세서에 개시된 실시예는 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아님은 자명하다. 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 클럭 생성 회로
200 : 커맨드 생성 회로
Claims (15)
- 외부 클럭 신호를 분주하여 제1 및 제2 분주 클럭 신호를 생성하는 클럭 생성 회로; 및
상기 제1 및 제2 분주 클럭 신호 중 칩 선택 신호에 동기화되는 분주 클럭 신호에 기초하여 외부 커맨드 신호를 동기화 및 디코딩하는 커맨드 생성 회로를 포함하는
집적 회로. - 제1항에 있어서,
상기 클럭 생성 회로는
상기 외부 클럭 신호를 버퍼링하는 버퍼 회로; 및
상기 버퍼 회로에서 출력되는 클럭 신호를 분주하여 상기 제1 및 제2 분주 클럭 신호를 생성하는 분주 회로를 포함하는
집적 회로. - 제1항에 있어서,
상기 커맨드 생성 회로는
상기 제1 및 제2 분주 클럭 신호 중 상기 칩 선택 신호가 입력되는 시점에 토글링하는 분주 클럭 신호에 기초하여 상기 제1 또는 제2 분주 클럭 신호에 대응하는 클럭 활성화 신호를 생성하는 활성화 제어 회로;
상기 클럭 활성화 신호에 기초하여 상기 제1 및 제2 분주 클럭 신호 각각에 대응하는 동기화 클럭 신호의 활성화 동작을 제어하는 클럭 제어 회로; 및
상기 동기화 클럭 신호에 기초하여 상기 외부 커맨드 신호를 동기화 및 디코딩하는 커맨드 디코딩 회로를 포함하는
집적 회로. - 제3항에 있어서,
상기 활성화 제어 회로는
상기 제1 분주 클럭 신호에 기초하며 상기 외부 커맨드 신호에 대한 동기화 및 디코딩 동작 시간만큼 상기 칩 선택 신호를 쉬프팅하는 제1 쉬프팅 회로;
상기 칩 선택 신호와 상기 제1 쉬프팅 회로의 출력 신호에 기초하여 활성화 구간이 설정되는 제1 클럭 활성화 신호를 생성하는 제1 논리 제어 회로;
상기 제2 분주 클럭 신호에 기초하며 상기 외부 커맨드 신호에 대한 동기화 및 디코딩 동작 시간만큼 상기 칩 선택 신호를 쉬프팅하는 제2 쉬프팅 회로; 및
상기 칩 선택 신호와 상기 제2 쉬프팅 회로의 출력 신호에 기초하여 활성화 구간이 설정되는 제2 클럭 활성화 신호를 생성하는 제2 논리 제어 회로를 포함하는
집적 회로. - 제3항에 있어서,
상기 클럭 제어 회로는
상기 제1 분주 클럭 신호에 대응하는 제1 클럭 활성화 신호에 기초하여 상기 제1 분주 클럭 신호를 제1 동기화 클럭 신호로 출력하는 제1 동기화 클럭 생성 회로; 및
상기 제2 분주 클럭 신호에 대응하는 제2 클럭 활성화 신호에 기초하여 상기 제2 분주 클럭 신호를 제2 동기화 클럭 신호로 출력하는 제2 동기화 클럭 생성 회로를 포함하는
집적 회로. - 제3항에 있어서,
상기 클럭 활성화 신호에 기초하여 쓰기 클럭 신호의 활성화 동작을 제어하는 쓰기 클럭 제어 회로; 및
상기 클럭 활성화 신호에 기초하여 읽기 클럭 신호의 활성화 동작을 제어하는 읽기 클럭 제어 회로를 더 포함하는 집적 회로. - 제6항에 있어서,
상기 쓰기 클럭 생성 회로는
상기 제1 분주 클럭 신호에 대응하는 제1 클럭 활성화 신호에 기초하여 제1 쓰기 클럭 신호를 생성하는 제1 쓰기 클럭 제어 회로; 및
상기 제2 분주 클럭 신호에 대응하는 제2 클럭 활성화 신호에 기초하여 제2 쓰기 클럭 신호를 생성하는 제2 쓰기 클럭 제어 회로를 포함하는
집적 회로. - 제7항에 있어서,
상기 제1 쓰기 클럭 제어 회로는
상기 제1 클럭 활성화 신호와 제1 쓰기 비활성화 신호에 기초하여 활성화 구간이 설정되는 제1 쓰기 활성화 신호를 생성하는 제1 쓰기 활성화 신호 생성 회로;
상기 제1 쓰기 활성화 신호에 기초하여 제1 분주 클럭 신호를 상기 제1 쓰기 클럭 신호로 출력하는 제1 쓰기 클럭 생성 회로; 및
상기 제1 쓰기 클럭 신호에 기초하여 쓰기 디코딩 신호를 쉬프팅하고 상기 제1 쓰기 비활성화 신호를 생성하는 제1 쓰기 비활성화 제어 회로를 포함화는
집적 회로. - 제7항에 있어서,
상기 제2 쓰기 클럭 제어 회로는
상기 제2 클럭 활성화 신호와 제2 쓰기 비활성화 신호에 기초하여 활성화 구간이 설정되는 제2 쓰기 활성화 신호를 생성하는 제2 쓰기 활성화 신호 생성 회로;
상기 제2 쓰기 활성화 신호에 기초하여 제2 분주 클럭 신호를 상기 제2 쓰기 클럭 신호로 출력하는 제2 쓰기 클럭 생성 회로; 및
상기 제2 쓰기 클럭 신호에 기초하여 쓰기 디코딩 신호를 쉬프팅하고 상기 제2 쓰기 비활성화 신호를 생성하는 제1 쓰기 비활성화 제어 회로를 포함화는
집적 회로. - 제6항에 있어서,
상기 읽기 클럭 생성 회로는
상기 제1 분주 클럭 신호에 대응하는 제1 클럭 활성화 신호에 기초하여 제1 읽기 클럭 신호를 생성하는 제1 읽기 클럭 제어 회로; 및
상기 제2 분주 클럭 신호에 대응하는 제2 클럭 활성화 신호에 기초하여 제2 읽기 클럭 신호를 생성하는 제2 읽기 클럭 제어 회로를 포함하는
집적 회로. - 제10항에 있어서,
상기 제1 읽기 클럭 제어 회로는
상기 제1 클럭 활성화 신호와 제1 읽기 비활성화 신호에 기초하여 활성화 구간이 설정되는 제1 읽기 활성화 신호를 생성하는 제1 읽기 활성화 신호 생성 회로;
상기 제1 읽기 활성화 신호에 기초하여 제1 분주 클럭 신호를 상기 제1 읽기 클럭 신호로 출력하는 제1 읽기 클럭 생성 회로; 및
상기 제1 읽기 클럭 신호에 기초하여 읽기 디코딩 신호를 쉬프팅하고 상기 제1 읽기 비활성화 신호를 생성하는 제1 읽기 비활성화 제어 회로를 포함화는
집적 회로. - 제10항에 있어서,
상기 제2 읽기 클럭 제어 회로는
상기 제2 클럭 활성화 신호와 제2 읽기 비활성화 신호에 기초하여 활성화 구간이 설정되는 제2 읽기 활성화 신호를 생성하는 제2 읽기 활성화 신호 생성 회로;
상기 제2 읽기 활성화 신호에 기초하여 제2 분주 클럭 신호를 상기 제2 읽기 클럭 신호로 출력하는 제2 읽기 클럭 생성 회로; 및
상기 제2 읽기 클럭 신호에 기초하여 읽기 디코딩 신호를 쉬프팅하고 상기 제2 읽기 비활성화 신호를 생성하는 제1 읽기 비활성화 제어 회로를 포함화는
집적 회로. - 제3항에 있어서,
상기 커맨드 디코딩 회로는
상기 제1 분주 클럭 신호에 대응하는 제1 동기화 클럭 신호에 기초하여 쓰기 커맨드에 대응하는 상기 외부 커맨드 신호를 동기화 및 디코딩하는 제1 쓰기 디코딩 회로;
상기 제2 분주 클럭 신호에 대응하는 제2 동기화 클럭 신호에 기초하여 상기 쓰기 커맨드에 대응하는 상기 외부 커맨드 신호를 동기화 및 디코딩하는 제2 쓰기 디코딩 회로;
상기 제1 동기화 클럭 신호에 기초하여 읽기 커맨드에 대응하는 상기 외부 커맨드 신호를 동기화 및 디코딩하는 제1 읽기 디코딩 회로; 및
상기 제2 동기화 클럭 신호에 기초하여 상기 읽기 커맨드에 대응하는 상기 외부 커맨드 신호를 동기화 및 디코딩하는 제2 읽기 디코딩 회로를 포함하는
집적 회로. - 제13항에 있어서,
상기 제1 쓰기 디코딩 회로와 제1 읽기 디코딩 회로 각각은
상기 외부 커맨드 신호를 에지 클럭 신호에 동기화하여 출력하는 동기화 회로;
상기 동기화 회로의 출력 신호를 디코딩하는 디코딩 회로; 및
상기 디코딩 회로의 출력 신호를 상기 제1 동기화 클럭 신호에 기초하여 정렬하는 커맨드 정렬 회로를 포함하는
집적 회로. - 제13항에 있어서,
상기 제2 쓰기 디코딩 회로와 제2 읽기 디코딩 회로 각각은
상기 외부 커맨드 신호를 에지 클럭 신호에 동기화하여 출력하는 동기화 회로;
상기 동기화 회로의 출력 신호를 디코딩하는 디코딩 회로; 및
상기 디코딩 회로의 출력 신호를 상기 제2 동기화 클럭 신호에 기초하여 정렬하는 커맨드 정렬 회로를 포함하는
집적 회로.
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