KR20150005366A - 반도체장치 및 반도체시스템 - Google Patents

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KR20150005366A KR1020130079242A KR20130079242A KR20150005366A KR 20150005366 A KR20150005366 A KR 20150005366A KR 1020130079242 A KR1020130079242 A KR 1020130079242A KR 20130079242 A KR20130079242 A KR 20130079242A KR 20150005366 A KR20150005366 A KR 20150005366A
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Abstract

반도체장치는 외부제어신호에 응답하여 제1 및 제2 내부클럭으로부터 제1 및 제2 커맨드래치신호를 생성하고, 상기 제1 및 제2 커맨드래치신호에 응답하여 외부에서 입력되는 커맨드를 래치하여 합성내부커맨드를 생성하는 내부커맨드생성부; 및 제1 및 제2 어드레스래치신호에 응답하여 외부에서 입력되는 어드레스를 래치하여 합성내부어드레스를 생성하는 내부어드레스생성부를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 반도체장치 및 반도체시스템을 포함하는 집적회로에 관한 것이다.
휴대용 컴퓨터, PDA, 휴대폰 등의 모바일 기기의 경우 휴대성이 높이기 위해 무게를 줄이는 것이 중요하다. 모바일 기기의 무게를 결정하는 중요 부품으로는 동작 전원을 공급하는 배터리가 있는데, 모바일 기기에서 사용되는 반도체장치의 소모전력을 감소시킬수록 배터리의 용량이 감소되므로, 반도체장치의 소모전력을 감소시킴으로써 모바일 기기의 무게를 줄일 수 있다. 모바일 기기의 경우 점차 다양한 서비스를 제공하는 멀티미디어 기기로 발전함에 따라 빠른 동작속도가 요구되고, 이에 따라 모바일 메모리 칩의 데이터 전송 속도는 모바일 기기의 동작속도를 결정하는 중요한 요소로 작용하고 있다.
최근, 반도체장치는 커맨드 및 어드레스를 별도의 핀(PIN)을 통해 입력받는 대신 10개의 핀을 통해 커맨드 및 어드레스를 동시에 입력받는다. 이때, 10개의 핀을 통해 입력받는 신호는 커맨드 및 어드레스에 관한 정보를 모두 포함하고, 커맨드디코더 및 어드레서디코더는 10개의 핀을 통해 입력되는 신호를 디코딩하여 커맨드 및 어드레스를 추출한다.
동기식 반도체장치의 경우 커맨드 및 어드레스가 클럭에 동기되어 입력된다. DDR(Double Data Rate)방식의 반도체장치는 커맨드 및 어드레스를 클럭의 라이징에지(rising edge)와 폴링에지(falling edge)에 동기시켜 입력받고, SDR(Single Data Rate)방식의 반도체장치는 커맨드 및 어드레스를 클럭의 라이징에지(rising edge)에 동기시켜 입력받는다.
본 발명은 클럭에 동기하여 커맨드 및 어드레스를 입력받을 수 있는 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 외부제어신호에 응답하여 제1 및 제2 내부클럭으로부터 제1 및 제2 커맨드래치신호를 생성하고, 상기 제1 및 제2 커맨드래치신호에 응답하여 외부에서 입력되는 커맨드를 래치하여 합성내부커맨드를 생성하는 내부커맨드생성부; 및 제1 및 제2 어드레스래치신호에 응답하여 외부에서 입력되는 어드레스를 래치하여 합성내부어드레스를 생성하는 내부어드레스생성부를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 클럭, 외부제어신호 및 커맨드 및 어드레스를 인가하는 컨트롤러; 및 상기 외부제어신호에 응답하여 상기 클럭으로부터 생성된 제1 및 제2 내부클럭으로부터 제1 및 제2 커맨드래치신호를 생성하고, 상기 제1 및 제2 커맨드래치신호에 응답하여 상기 커맨드를 래치하여 합성내부커맨드를 생성하는 내부어드레스생성부를 포함하는 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 클럭, 외부제어신호 및 커맨드 및 어드레스를 인가하는 컨트롤러; 및 상기 외부제어신호에 응답하여 상기 클럭으로부터 생성된 제1 및 제2 내부클럭으로부터 제1 및 제2 어드레스래치신호를 생성하고, 상기 제1 및 제2 어드레스래치신호에 응답하여 상기 어드레스를 래치하여 합성내부어드레스를 생성하는 내부어드레스생성부를 포함하는 반도체장치를 포함하는 반도체시스템을 제공한다.
본 발명에 의하면 외부제어신호에 동기하여 커맨드 및 어드레스가 순차적으로 입력되도록 함으로써, 고속동작에서도 안정적으로 커맨드 및 어드레스를 입력받을 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 내부커맨드생성부의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 반도체시스템에 포함된 내부어드레스생성부의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 4는 도 1에 도시된 반도체시스템의 동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1을 참고하면 본 실시예에 따른 반도체시스템은 컨트롤러(1) 및 반도체장치(2)로 구성된다. 반도체장치(2)는 내부클럭생성부(3), 내부커맨드생성부(4) 및 내부어드레스생성부(5)로 구성된다. 컨트롤러(1)는 클럭(CLK), 칩선택신호(CS) 및 커맨드어드레스신호(CA)를 반도체장치(2)에 인가한다. 칩선택신호(CS)는 반도체장치(2)를 포함한 칩(미도시)을 선택하기 위해 인에이블되는 커맨드로, 외부에서 입력되는 제어신호이다. 커맨드어드레스신호(CA)는 커맨드 및 어드레스가 포함되어 동일한 핀(미도시)으로 전달된다. 실시예에 따라서 커맨드 및 어드레스가 별도의 신호로서 별도의 핀(미도시)을 통해 입력되도록 구현할 수도 있다. 내부클럭생성부(3)는 클럭(CLK)을 분주하여 제1 내부클럭(ICLK_E) 및 제2 내부클럭(ICLK_O)를 생성한다. 제1 내부클럭(ICLK_E) 및 제2 내부클럭(ICLK_O)은 클럭(CLK)의 2분주 신호로 생성돤다. 제2 내부클럭(ICLK_O)은 제1 내부클럭(ICLK_E)의 반전신호로 생성된다. 따라서, 제1 내부클럭(ICLK_E) 및 제2 내부클럭(ICLK_O)의 위상은 180°만큼 차이가 있다. 내부커맨드생성부(4)는 칩선택신호(CS), 제1 내부클럭(ICLK_E) 및 제2 내부클럭(ICLK_O)에 응답하여 커맨드어드레스신호(CA)를 래치하여 합성내부커맨드(ICMD_SUM)를 생성한다. 내부어드레스생성부(5)는 칩선택신호(CS), 제1 내부클럭(ICLK_E) 및 제2 내부클럭(ICLK_O)에 응답하여 커맨드어드레스신호(CA)를 래치하여 합성내부어드레스(IADD_SUM)를 생성한다.
도 2를 참고하면 내부커맨드생성부(4)는 커맨드래치신호생성부(41), 커맨드래치부(42) 및 커맨드합성부(43)로 구성된다. 커맨드래치신호생성부(41)는 칩선택신호(CS)의 펄스가 입력되는 경우 제1 내부클럭(ICLK_E)으로부터 제1 커맨드래치신호(CMD_LAT1)의 펄스를 생성한다. 커맨드래치신호생성부(41)는 칩선택신호(CS)의 펄스가 입력되는 경우 제2 내부클럭(ICLK_O)으로부터 제2 커맨드래치신호(CMD_LAT2)의 펄스를 생성한다. 제1 커맨드래치신호(CMD_LAT1) 및 제2 커맨드래치신호(CMD_LAT2)의 펄스는 실시예에 따라 다양한 시점에서 다양한 펄스폭으로 생성될 수 있다. 본 실시예에서 제1 커맨드래치신호(CMD_LAT1)의 펄스는 칩선택신호(CS)의 펄스가 입력되는 구간에서 제1 내부클럭(ICLK_E)의 라이징에지에 동기하여 발생하고, 제1 내부클럭(ICLK_E)의 반주기 구간만큼의 펄스폭을 갖도록 생성된다. 또한, 제2 커맨드래치신호(CMD_LAT2)의 펄스는 칩선택신호(CS)의 펄스가 입력되는 구간에서 제2 내부클럭(ICLK_O)의 라이징에지에 동기하여 발생하고, 제2 내부클럭(ICLK_O)의 반주기 구간만큼의 펄스폭을 갖도록 생성된다. 커맨드래치부(42)는 제1 커맨드래치신호(CMD_LAT1)의 펄스에 동기하여 커맨드어드레스신호(CA)에 포함된 커맨드를 래치하여 제1 내부커맨드(ICMD1)를 생성한다. 커맨드래치부(42)는 제2 커맨드래치신호(CMD_LAT2)의 펄스에 동기하여 커맨드어드레스신호(CA)에 포함된 커맨드를 래치하여 제2 내부커맨드(ICMD2)를 생성한다. 커맨드합성부(43)는 제1 내부커맨드(ICMD1) 및 제2 내부커맨드(ICMD2)를 합성하여 합성내부커맨드(ICMD_SUM)를 생성한다. 합성내부커맨드(ICMD_SUM)에는 제1 커맨드래치신호(CMD_LAT1)의 펄스에 동기하여 래치된 제1 내부커맨드(ICMD1)와 제2 커맨드래치신호(CMD_LAT2)의 펄스에 동기하여 래치된 제2 내부커맨드(ICMD2)가 모두 포함되어 생성된다.
도 3을 참고하면 내부어드레스생성부(5)는 어드레스래치신호생성부(51), 어드레스래치부(52) 및 어드레스합성부(53)로 구성된다. 어드레스래치신호생성부(51)는 칩선택신호(CS)의 펄스가 입력되는 경우 제1 어드레스래치신호(ADD_LAT1)의 펄스 및 제2 어드레스래치신호(ADD_LAT2)의 펄스를 생성한다. 제1 어드레스래치신호(ADD_LAT1) 및 제2 어드레스래치신호(ADD_LAT2)의 펄스는 실시예에 따라 다양한 시점에서 다양한 펄스폭으로 생성될 수 있다. 본 실시예에서 제1 어드레스래치신호(ADD_LAT1)의 펄스는 제1 커맨드래치신호(CMD_LAT1)의 펄스가 발생된 후 제1 내부클럭(ICLK_E)의 첫번째 폴링에지(falling edge) 또는 제2 내부클럭(ICLK_O)의 첫번째 라이징에지(rising edge)에 동기하여 발생하고, 제1 내부클럭(ICLK_E)의 반주기 구간만큼의 펄스폭을 갖도록 생성된다. 또한, 제2 어드레스래치신호(ADD_LAT2)의 펄스는 제2 커맨드래치신호(CMD_LAT2)의 펄스가 발생된 후 제1 내부클럭(ICLK_E)의 첫번째 라이징에지(rising edge) 또는 제2 내부클럭(ICLK_O)의 첫번째 폴링에지(falling edge)에 동기하여 발생하고, 제2 내부클럭(ICLK_O)의 반주기 구간만큼의 펄스폭을 갖도록 생성된다. 어드레스래치부(52)는 제1 어드레스래치신호(ADD_LAT1)의 펄스에 동기하여 커맨드어드레스신호(CA)에 포함된 어드레스를 래치하여 제1 내부어드레스(IADD1)를 생성한다. 어드레스래치부(52)는 제2 어드레스래치신호(ADD_LAT2)의 펄스에 동기하여 커맨드어드레스신호(CA)에 포함된 어드레스를 래치하여 제2 내부어드레스(IADD2)를 생성한다. 어드레스합성부(53)는 제1 내부어드레스(IADD1) 및 제2 내부어드레스(IADD2)를 합성하여 합성내부어드레스(IADD_SUM)를 생성한다. 합성내부어드레스(IADD_SUM)에는 제1 어드레스래치신호(ADD_LAT1)의 펄스에 동기하여 래치된 제1 내부어드레스(IADD1)와 제2 어드레스래치신호(ADD_LAT2)의 펄스에 동기하여 래치된 제2 내부어드레스(IADD2)가 모두 포함된다.
이상 살펴본 바와 같이 구성된 반도체시스템의 동작을 도 4를 참고하여 살펴보면 다음과 같다.
내부클럭생성부(3)는 컨트롤러(1)에서 인가되는 클럭(CLK)을 2분주하여 제1 내부클럭(ICLK_E) 및 제2 내부클럭(ICLK_O)를 생성한다. 제1 내부클럭(ICLK_E)은 클럭(CLK)의 홀수번째 라이징에지가 발생하는 시점들(T0, T2, T4, T6)에서 라이징에지를 갖고, 클럭(CLK)의 짝수번째 라이징에지가 발생하는 시점들(T1, T3, T5, T7)에서 폴링에지를 갖는다. 제2 내부클럭(ICLK_O)은 클럭(CLK)의 짝수번째 라이징에지가 발생하는 시점들(T1, T3, T5, T7)에서 라이징에지를 갖고, 클럭(CLK)의 홀수번째 라이징에지가 발생하는 시점들(T0, T2, T4, T6)에서 폴링에지를 갖는다.
커맨드래치신호생성부(41)는 칩선택신호(CS)의 펄스가 입력되는 경우 제1 내부클럭(ICLK_E)으로부터 제1 커맨드래치신호(CMD_LAT1)의 펄스를 생성하고, 제2 내부클럭(ICLK_O)으로부터 제2 커맨드래치신호(CMD_LAT2)의 펄스를 생성한다. 클럭(CLK)의 첫번째 라이징에지가 발생하는 시점(T0)에서 칩선택신호(CS)의 펄스가 입력되면 제1 커맨드래치신호(CMD_LAT1)의 펄스는 T0~T1 구간에서 제1 내부클럭(ICLK_E)으로부터 생성된다. 또한, 클럭(CLK)의 여섯번째 라이징에지가 발생하는 시점(T5)에서 칩선택신호(CS)의 펄스가 입력되면 제2 커맨드래치신호(CMD_LAT2)의 펄스는 T5~T6 구간에서 제2 내부클럭(ICLK_O)으로부터 생성된다. 즉, 제1 커맨드래치신호(CMD_LAT1)의 펄스는 칩선택신호(CS)의 펄스가 클럭(CLK)의 홀수번째 라이징에지에서 입력되는 경우 발생되고, 제2 커맨드래치신호(CMD_LAT2)의 펄스는 칩선택신호(CS)의 펄스가 클럭(CLK)의 짝수번째 라이징에지에서 입력되는 경우 발생된다.
커맨드래치부(42)는 T0~T1 구간에서 제1 커맨드래치신호(CMD_LAT1)의 펄스에 동기하여 커맨드어드레스신호(CA)에 포함된 커맨드를 래치하여 제1 내부커맨드(ICMD1)를 생성한다. 또한, 커맨드래치부(42)는 T5~T6 구간에서 제2 커맨드래치신호(CMD_LAT2)의 펄스에 동기하여 커맨드어드레스신호(CA)에 포함된 커맨드를 래치하여 제2 내부커맨드(ICMD2)를 생성한다. 커맨드합성부(43)는 제1 내부커맨드(ICMD1) 및 제2 내부커맨드(ICMD2)를 합성하여 합성내부커맨드(ICMD_SUM)를 생성한다. 합성내부커맨드(ICMD_SUM)에는 T0~T1 구간에서 제1 커맨드래치신호(CMD_LAT1)의 펄스에 동기하여 래치된 제1 내부커맨드(ICMD1)와 T5~T6 구간에서 제2 커맨드래치신호(CMD_LAT2)의 펄스에 동기하여 래치된 제2 내부커맨드(ICMD2)가 모두 포함된다.
어드레스래치신호생성부(51)는 제1 커맨드래치신호(CMD_LAT1)의 펄스가 발생된 후 제1 내부클럭(ICLK_E) 또는 제2 내부클럭(ICLK_O)에 동기하여 제1 어드레스래치신호(ADD_LAT1)의 펄스를 생성한다. 어드레스래치신호생성부(51)는 제2 커맨드래치신호(CMD_LAT2)의 펄스가 발생된 후 제1 내부클럭(ICLK_E) 또는 제2 내부클럭(ICLK_O)에 동기하여 제2 어드레스래치신호(ADD_LAT2)의 펄스를 생성한다. 본 실시예에서 제1 어드레스래치신호(ADD_LAT1)의 펄스는 제1 커맨드래치신호(CMD_LAT1)가 생성된 후 T1~T2 구간에서 생성되고, 제2 어드레스래치신호(ADD_LAT2)의 펄스는 제2 어드레스래치신호(ADD_LAT2)가 생성된 후 T6~T7 구간에서 생성된다. 어드레스래치부(52)는 T1~T2 구간에서 제1 어드레스래치신호(ADD_LAT1)의 펄스에 동기하여 커맨드어드레스신호(CA)에 포함된 어드레스를 래치하여 제1 내부어드레스(IADD1)를 생성한다. 어드레스래치부(52)는 T6~T7 구간에서 제2 어드레스래치신호(ADD_LAT2)의 펄스에 동기하여 커맨드어드레스신호(CA)에 포함된 어드레스를 래치하여 제2 내부어드레스(IADD2)를 생성한다. 어드레스합성부(53)는 제1 내부어드레스(IADD1) 및 제2 내부어드레스(IADD2)를 합성하여 합성내부어드레스(IADD_SUM)를 생성한다. 합성내부어드레스(IADD_SUM)에는 T1~T2 구간에서 제1 어드레스래치신호(ADD_LAT1)의 펄스에 동기하여 래치된 제1 내부어드레스(IADD1)와 T6~T7 구간에서 제2 어드레스래치신호(ADD_LAT2)의 펄스에 동기하여 래치된 제2 내부어드레스(IADD2)가 모두 포함된다.
본 실시예에 따른 반도체시스템은 외부제어신호인 칩선택신호(CS)에 따라 커맨드 및 어드레스가 순차적으로 반도체장치(2)에 입력된다. 커맨드 및 어드레스는 칩선택신호(CS)에 따라 순차적으로 생성되는 제1 커맨드래치신호(CMD_LAT1) 및 제1 어드레스래치신호(ADD_LAT1)의 펄스들 또는 제2 커맨드래치신호(CMD_LAT2) 및 제2 어드레스래치신호(ADD_LAT2)의 펄스들에 동기하여 순차적으로 래치되어 입력된다. 여기서, 제1 커맨드래치신호(CMD_LAT1) 및 제1 어드레스래치신호(ADD_LAT1)의 펄스들은 커맨드가 클럭(CLK)의 홀수번째 라이징에지에 동기되고, 어드레스가 클럭(CLK)의 짝수번째 라이징에지에 동기되어 순차적으로 입력되는 경우 순차적으로 생성된다. 또한, 제2 커맨드래치신호(CMD_LAT2) 및 제2 어드레스래치신호(ADD_LAT2)의 펄스들은 커맨드가 클럭(CLK)의 짝수번째 라이징에지에 동기되고, 어드레스가 클럭(CLK)의 홀수번째 라이징에지에 동기되어 순차적으로 입력되는 경우 순차적으로 생성된다.
이상을 정리하면 본 실시예에 따른 반도체시스템에 포함된 반도체장치(2)는 컨트롤러(1)에서 인가된 커맨드어드레스신호(CS)에 포함된 커맨드 및 어드레스를 제1 커맨드래치신호(CMD_LAT1) 및 제1 어드레스래치신호(ADD_LAT1)의 펄스들에 동기하여 입력받거나 제2 커맨드래치신호(CMD_LAT2) 및 제2 어드레스래치신호(ADD_LAT2)의 펄스들에 동기하여 입력받는다. 즉, 커맨드어드레스신호(CS)에 포함된 커맨드 및 어드레스가 클럭(CLK)의 홀수번째 라이징에지 또는 짝수번째 라이징에지에 입력되는지 관계없이 반도체장치(2)는 내부적으로 커맨드어드레스신호(CS)로부터 생성된 제1 커맨드래치신호(CMD_LAT1), 제1 어드레스래치신호(ADD_LAT1), 제2 커맨드래치신호(CMD_LAT2) 및 제2 어드레스래치신호(ADD_LAT2)의 펄스들에 의해 커맨드어드레스신호(CS)에 포함된 커맨드 및 어드레스를 순차적으로 입력받는다. 반도체시스템의 동작 속도가 빨라져 클럭(CLK)의 주파수가 빨라지더라도 컨트롤러(1)에서 인가된 커맨드 및 어드레스가 클럭(CLK)의 라이징에지에만 인가되어 순차적으로 반도체장치(2)에 안정적으로 입력된다.
1: 컨트롤러 2: 반도체장치
3: 내부클럭생성부 4: 내부커맨드생성부
5: 내부어드레스생성부 41: 커맨드래치신호생성부
42: 커맨드래치부 43: 커맨드합성부
51: 어드레스래치신호생성부 52: 어드레스래치부
53: 어드레스합성부

Claims (20)

  1. 외부제어신호에 응답하여 제1 및 제2 내부클럭으로부터 제1 및 제2 커맨드래치신호를 생성하고, 상기 제1 및 제2 커맨드래치신호에 응답하여 외부에서 입력되는 커맨드를 래치하여 합성내부커맨드를 생성하는 내부커맨드생성부; 및
    제1 및 제2 어드레스래치신호에 응답하여 외부에서 입력되는 어드레스를 래치하여 합성내부어드레스를 생성하는 내부어드레스생성부를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 외부제어신호는 상기 반도체장치를 포함하는 칩이 선택하기 위한 칩선택신호인 반도체장치.
  3. 제 1 항에 있어서, 상기 제1 커맨드래치신호는 상기 외부제어신호의 펄스에 동기하여 상기 제1 내부클럭으로부터 생성되는 펄스를 포함하는 반도체장치.
  4. 제 3 항에 있어서, 상기 제1 어드레스래치신호는 상기 제1 커맨드래치신호의 펄스가 생성된 후 생성되는 펄스를 포함하는 반도체장치.
  5. 제 4 항에 있어서, 상기 제2 커맨드래치신호는 상기 외부제어신호의 펄스에 동기하여 상기 제2 내부클럭으로부터 생성되는 펄스를 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 제2 어드레스래치신호는 상기 제2 커맨드래치신호의 펄스가 생성된 후 생성되는 펄스를 포함하는 반도체장치.
  7. 제 1 항에 있어서, 상기 제1 및 제2 내부클럭은 외부클럭을 분주하여 생성되고, 상기 제2 내부클럭은 상기 제1 내부클럭의 반전신호인 반도체장치.
  8. 제 1 항에 있어서, 상기 내부커맨드생성부는
    상기 외부제어신호에 응답하여 상기 제1 내부클럭으로부터 상기 제1 커맨드래치신호를 생성하고, 상기 제2 내부클럭으로부터 상기 제2 커맨드래치신호를 생성하는 커맨드래치신호생성부;
    상기 제1 및 제2 커맨드래치신호에 응답하여 외부에서 입력되는 커맨드를 래치하여 제1 및 제2 내부커맨드를 생성하는 커맨드래치부; 및
    상기 제1 및 제2 내부커맨드를 합성하여 합성내부커맨드를 생성하는 커맨드합성부를 포함하는 반도체장치.
  9. 제 1 항에 있어서, 상기 내부어드레스생성부는
    상기 외부제어신호에 응답하여 상기 제1 내부클럭으로부터 상기 제1 어드레스래치신호를 생성하고, 상기 제2 내부클럭으로부터 상기 제2 어드레스래치신호를 생성하는 어드레스래치신호생성부;
    상기 제1 및 제2 어드레스래치신호에 응답하여 외부에서 입력되는 어드레스를 래치하여 제1 및 제2 내부어드레스를 생성하는 어드레스래치부; 및
    상기 제1 및 제2 내부어드레스를 합성하여 합성내부어드레스를 생성하는 어드레스합성부를 포함하는 반도체장치.
  10. 클럭, 외부제어신호 및 커맨드 및 어드레스를 인가하는 컨트롤러; 및
    상기 외부제어신호에 응답하여 상기 클럭으로부터 생성된 제1 및 제2 내부클럭으로부터 제1 및 제2 커맨드래치신호를 생성하고, 상기 제1 및 제2 커맨드래치신호에 응답하여 상기 커맨드를 래치하여 합성내부커맨드를 생성하는 내부어드레스생성부를 포함하는 반도체장치를 포함하는 반도체시스템.
  11. 제 10 항에 있어서, 상기 외부제어신호는 상기 반도체장치를 포함하는 칩이 선택하기 위한 칩선택신호인 반도체시스템.
  12. 제 10 항에 있어서, 상기 제1 및 제2 내부클럭은 외부클럭을 분주하여 생성되고, 상기 제2 내부클럭은 상기 제1 내부클럭의 반전신호인 반도체시스템.
  13. 제 10 항에 있어서, 상기 제1 커맨드래치신호는 상기 외부제어신호의 펄스에 동기하여 상기 제1 내부클럭으로부터 생성되는 펄스를 포함하는 반도체시스템.
  14. 제 13 항에 있어서, 상기 제2 커맨드래치신호는 상기 외부제어신호의 펄스에 동기하여 상기 제2 내부클럭으로부터 생성되는 펄스를 포함하는 반도체시스템.
  15. 제 10 항에 있어서, 상기 내부커맨드생성부는
    상기 외부제어신호에 응답하여 상기 제1 내부클럭으로부터 상기 제1 커맨드래치신호를 생성하고, 상기 제2 내부클럭으로부터 상기 제2 커맨드래치신호를 생성하는 커맨드래치신호생성부;
    상기 제1 및 제2 커맨드래치신호에 응답하여 외부에서 입력되는 커맨드를 래치하여 제1 및 제2 내부커맨드를 생성하는 커맨드래치부; 및
    상기 제1 및 제2 내부커맨드를 합성하여 합성내부커맨드를 생성하는 커맨드합성부를 포함하는 반도체시스템.
  16. 제 10 항에 있어서, 상기 반도체장치는 제1 및 제2 어드레스래치신호에 응답하여 외부에서 입력되는 어드레스를 래치하여 합성내부어드레스를 생성하는 내부어드레스생성부를 더 포함하는 반도체시스템.
  17. 제 16 항에 있어서, 상기 제1 어드레스래치신호는 상기 제1 커맨드래치신호의 펄스가 생성된 후 생성되는 펄스를 포함하는 반도체시스템.
  18. 제 17 항에 있어서, 상기 제2 어드레스래치신호는 상기 제2 커맨드래치신호의 펄스가 생성된 후 생성되는 펄스를 포함하는 반도체시스템.
  19. 제 16 항에 있어서, 상기 내부어드레스생성부는
    상기 외부제어신호에 응답하여 상기 제1 내부클럭으로부터 상기 제1 어드레스래치신호를 생성하고, 상기 제2 내부클럭으로부터 상기 제2 어드레스래치신호를 생성하는 어드레스래치신호생성부;
    상기 제1 및 제2 어드레스래치신호에 응답하여 외부에서 입력되는 어드레스를 래치하여 제1 및 제2 내부어드레스를 생성하는 어드레스래치부; 및
    상기 제1 및 제2 내부어드레스를 합성하여 합성내부어드레스를 생성하는 어드레스합성부를 포함하는 반도체시스템.
  20. 클럭, 외부제어신호 및 커맨드 및 어드레스를 인가하는 컨트롤러; 및
    상기 외부제어신호에 응답하여 상기 클럭으로부터 생성된 제1 및 제2 내부클럭으로부터 제1 및 제2 어드레스래치신호를 생성하고, 상기 제1 및 제2 어드레스래치신호에 응답하여 상기 어드레스를 래치하여 합성내부어드레스를 생성하는 내부어드레스생성부를 포함하는 반도체장치를 포함하는 반도체시스템.
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