KR20180038344A - 반도체장치 - Google Patents

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KR20180038344A KR1020160129369A KR20160129369A KR20180038344A KR 20180038344 A KR20180038344 A KR 20180038344A KR 1020160129369 A KR1020160129369 A KR 1020160129369A KR 20160129369 A KR20160129369 A KR 20160129369A KR 20180038344 A KR20180038344 A KR 20180038344A
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Abstract

반도체장치는 분주클럭에 동기하여 내부칩선택신호 및 내부제어신호를 래치하여 래치칩선택신호 및 래치제어신호를 생성하고, 상기 래치제어신호로부터 기설정된 기능을 수행하기 위한 유효커맨드를 생성하는 유효커맨드생성회로; 및 플래그에 응답하여 상기 래치칩선택신호 또는 상기 래치제어신호로부터 트레이닝결과신호를 생성하는 트레이닝제어회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 트레이닝을 수행하는 반도체장치에 관한 것이다.
휴대용 컴퓨터, PDA, 휴대폰 등의 모바일 기기의 경우 휴대성을 높이기 위해 무게를 줄이는 것이 중요하다. 모바일 기기의 무게를 결정하는 중요 부품으로는 동작 전원을 공급하는 배터리가 있는데, 모바일 기기에서 사용되는 반도체장치의 소모전력을 감소시킬수록 배터리의 용량이 감소되므로, 반도체장치의 소모전력을 감소시킴으로써 모바일 기기의 무게를 줄일 수 있다. 모바일 기기의 경우 점차 다양한 서비스를 제공하는 멀티미디어 기기로 발전함에 따라 빠른 동작속도가 요구되고, 이에 따라 모바일 메모리 칩의 데이터 전송 속또는 모바일 기기의 동작속도를 결정하는 중요한 요소로 작용하고 있다.
최근, 반도체장치는 커맨드 및 어드레스를 별도의 핀(PIN)을 통해 입력받는 대신 다수 개의 핀을 통해 커맨드 및 어드레스를 동시에 입력 받는다. 이때, 다수 개의 핀을 통해 입력받는 신호는 커맨드 및 어드레스에 관한 정보를 모두 포함하고, 커맨드디코더 및 어드레스디코더는 다수 개의 핀을 통해 입력되는 신호를 디코딩하여 커맨드 및 어드레스를 추출한다.
동기식 반도체장치의 경우 커맨드 및 어드레스가 클럭에 동기되어 입력된다. DDR(Double Data Rate)방식의 반도체장치는 커맨드 및 어드레스를 클럭의 라이징에지(rising edge)와 폴링에지(falling edge)에 동기시켜 입력받고, SDR(Single Data Rate)방식의 반도체장치는 커맨드 및 어드레스를 클럭의 라이징에지(rising edge)에 동기시켜 입력 받는다.
본 발명은 제어신호에 대한 트레이닝을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 분주클럭에 동기하여 내부칩선택신호 및 내부제어신호를 래치하여 래치칩선택신호 및 래치제어신호를 생성하고, 상기 래치제어신호로부터 기설정된 기능을 수행하기 위한 유효커맨드를 생성하는 유효커맨드생성회로; 및 플래그에 응답하여 상기 래치칩선택신호 또는 상기 래치제어신호로부터 트레이닝결과신호를 생성하는 트레이닝제어회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 분주클럭에 동기하여 내부제어신호를 래치하여 래치제어신호를 생성하고, 상기 래치제어신호로부터 기설정된 기능을 수행하기 위한 유효커맨드를 생성하는 유효커맨드생성회로; 및 플래그에 응답하여 상기 래치제어신호로부터 트레이닝결과신호를 생성하는 트레이닝제어회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 유효커맨드를 적어도 2 클럭이상 구간 동안 유효하게 입력되는 제어신호로부터 유효커맨드를 생성함으로써, 빠른 속도의 동작에서도 유효커맨드에 의한 기능을 안정적으로 수행할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 유효커맨드생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 유효커맨드생성회로에 포함된 비교출력회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 4는 도 1에 도시된 반도체장치에 포함된 플래그생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 5는 도 1에 도시된 반도체장치에 포함된 트레이닝제어회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 6은 JEDEC 스펙에 제어신호에 포함된 비트들의 논리레벨조합에 따라 수행되는 유효커맨드의 기능을 정의한 표이다.
도 7은 도 1에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 8 및 도 9는 도 1에 도시된 반도체장치에서 수행되는 트레이닝동작을 설명하기 위한 타이밍도이다.
도 10은 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체장치는 입력버퍼회로(1), 분주클럭생성기(2), 유효커맨드생성회로(3), 플래그생성회로(4), 트레이닝제어회로(5), 출력패드(6) 및 동작제어회로(7)를 포함할 수 있다.
입력버퍼회로(1)는 클럭(CLK), 제어신호(CA<1:L>) 및 칩선택신호(CS)에 응답하여 내부클럭(ICLK), 내부제어신호(ICA<1:L>) 및 내부칩선택신호(ICS)를 생성할 수 있다. 클럭(CLK)은 반도체장치 외부의 컨트롤러(미도시) 또는 호스트(미도시)에서 인가될 수 있다. 제어신호(CA<1:L>)는 커맨드 또는 어드레스가 인가되는 라인(미도시)을 통해 입력될 수 있다. 제어신호(CA<1:L>)는 반도체장치 외부의 컨트롤러(미도시) 또는 호스트(미도시)에서 인가될 수 있다. 칩선택신호(CS)는 반도체장치가 선택되어 특정 기능(function)을 수행하기 위해 인에이블될 수 있다. 칩선택신호(CS)는 반도체장치 외부의 컨트롤러(미도시) 또는 호스트(미도시)에서 인가될 수 있다. 입력버퍼회로(1)는 클럭(CLK)을 버퍼링하여 내부클럭(ICLK)을 생성할 수 있는 버퍼(미도시)를 포함할 수 있다. 입력버퍼회로(1)는 제어신호(CA<1:L>)를 버퍼링하여 내부제어신호(ICA<1:L>)를 생성할 수 있는 버퍼(미도시)를 포함할 수 있다. 입력버퍼회로(1)는 칩선택신호(CS)를 버퍼링하여 내부칩선택신호(ICS)를 생성할 수 있는 버퍼(미도시)를 포함할 수 있다.
분주클럭생성기(2)는 내부클럭(ICLK)으로부터 제1 분주클럭(CLKR1), 제2 분주클럭(CLKF1), 제3 분주클럭(CLKR2) 및 제4 분주클럭(CLKF2)을 생성할 수 있다. 제1 분주클럭(CLKR1), 제2 분주클럭(CLKF1), 제3 분주클럭(CLKR2) 및 제4 분주클럭(CLKF2)은 내부클럭(ICLK)의 2분주 신호로 생성될 수 있다. 제1 분주클럭(CLKR1), 제2 분주클럭(CLKF1), 제3 분주클럭(CLKR2) 및 제4 분주클럭(CLKF2) 각각의 주기가 내부클럭(ICLK)의 주기보다 2배 크게 형성될 수 있다. 실시예에 따라서 제1 분주클럭(CLKR1), 제2 분주클럭(CLKF1), 제3 분주클럭(CLKR2) 및 제4 분주클럭(CLKF2)은 내부클럭(ICLK)의 N분주 신호로 생성될 수 있다. 여기서, N은 3보다 큰 자연수로 설정될 수 있다. 제1 분주클럭(CLKR1) 및 제3 분주클럭(CLKR2)은 내부클럭(ICLK)의 라이징에지(rising edge)에 동기하여 생성될 수 있고, 제2 분주클럭(CLKF1) 및 제4 분주클럭(CLKF2)은 내부클럭(ICLK)의 폴링에지(falling edge)에 동기하여 생성될 수 있다. 제2 분주클럭(CLKF1)의 위상은 제1 분주클럭(CLKR1)의 위상보다 90˚만큼 늦게 설정될 수 있다. 제3 분주클럭(CLKR2)의 위상은 제2 분주클럭(CLKF1)의 위상보다 90˚만큼 늦게 설정될 수 있다. 제4 분주클럭(CLKF2)의 위상은 제3 분주클럭(CLKR2)의 위상보다 90˚만큼 늦게 설정될 수 있다. 본 실시예에서는 제1 분주클럭(CLKR1), 제2 분주클럭(CLKF1), 제3 분주클럭(CLKR2) 및 제4 분주클럭(CLKF2) 각각의 위상차가 90˚로 설정되었지만 실시예에 따라서 다양하게 설정될 수 있다.
유효커맨드생성회로(3)는 제1 분주클럭(CLKR1), 제2 분주클럭(CLKF1), 제3 분주클럭(CLKR2) 및 제4 분주클럭(CLKF2)에 동기하여 내부제어신호(ICA<1:L>) 및 내부칩선택신호(ICS)로부터 제1 래치제어신호(LCA1<1:L>), 제2 래치제어신호(LCA2<1:L>), 제1 래치칩선택신호(LCS1), 제2 래치칩선택신호(LCS2), 제1 유효커맨드(VCMD1) 및 제2 유효커맨드(VCMD2)를 생성할 수 있다. 유효커맨드생성회로(3)는 제1 분주클럭(CLKR1)에 동기하여 내부칩선택신호(ICS)를 래치하여 제1 래치칩선택신호(LCS1)를 생성할 수 있다. 유효커맨드생성회로(3)는 제3 분주클럭(CLKR2)에 동기하여 내부칩선택신호(ICS)를 래치하여 제2 래치칩선택신호(LCS2)를 생성할 수 있다. 유효커맨드생성회로(3)는 제1 분주클럭(CLKR1) 및 제1 래치칩선택신호(LCS1)에 동기하여 내부제어신호(ICA<1:L>)를 래치하여 제1 래치제어신호(LCA1<1:L>)를 생성할 수 있다. 유효커맨드생성회로(3)는 제3 분주클럭(CLKR2) 및 제2 래치칩선택신호(LCS2)에 동기하여 내부제어신호(ICA<1:L>)를 래치하여 제2 래치제어신호(LCA2<1:L>)를 생성할 수 있다. 유효커맨드생성회로(3)는 제2 분주클럭(CLKF1)에 동기하여 제1 래치제어신호(LCA1<1:L>) 및 제2 래치제어신호(LCA2<1:L>)가 동일한 논리레벨조합을 갖는 경우 제1 유효커맨드(VCMD1)를 생성할 수 있다. 유효커맨드생성회로(3)는 제4 분주클럭(CLKF2)에 동기하여 제1 래치제어신호(LCA1<1:L>) 및 제2 래치제어신호(LCA2<1:L>)가 동일한 논리레벨조합을 갖는 경우 제2 유효커맨드(VCMD2)를 생성할 수 있다. 유효커맨드생성회로(3)는 내부클럭(ICLK)의 2주기 구간동안 동일한 논리레벨조합을 갖는 내부제어신호(ICA<1:L>)가 내부칩선택신호(ICS)에 동기하여 입력되는 경우 기설정된 기능(function)을 수행하기 위한 제1 유효커맨드(VCMD1) 또는 제2 유효커맨드(VCMD2)를 생성할 수 있다. 본 실시예에서 내부클럭(ICLK)의 2주기 구간동안 동일한 논리레벨조합을 갖는 내부제어신호(ICA<1:L>)가 내부칩선택신호(ICS)에 동기하여 입력될 때 인에이블되는 제1 유효커맨드(VCMD1) 및 제2 유효커맨드(VCMD2)가 생성된다. 실시예에 따라서 제1 유효커맨드(VCMD1) 및 제2 유효커맨드(VCMD2)는 내부칩선택신호(ICS)에 관계없이 2주기 구간동안 동일한 논리레벨조합을 갖는 내부제어신호(ICA<1:L>)가 입력되는 경우에도 인에이블될 수 있다. 제1 유효커맨드(VCMD1) 및 제2 유효커맨드(VCMD2)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
플래그생성회로(4)는 제1 유효커맨드(VCMD1) 및 제2 유효커맨드(VCMD2)에 응답하여 제1 플래그(TFLAG1), 제2 플래그(TFLAG2) 및 합성플래그(TFLAG_SUM)를 생성할 수 있다. 플래그생성회로(4)는 제1 유효커맨드(VCMD1) 또는 제2 유효커맨드(VCMD2)가 기설정된 기능(function)을 수행하기 위해 인에이블되는 경우 인에이블되는 제1 플래그(TFLAG1) 또는 제2 플래그(TFLAG2)를 생성할 수 있다. 예를 들어, 플래그생성회로(4)는 제1 유효커맨드(VCMD1) 또는 제2 유효커맨드(VCMD2)가 칩선택신호 트레이닝 진입(CS training entry) 기능을 수행하기 위해 인에이블되는 경우 인에이블되는 제1 플래그(TFLAG1)를 생성할 수 있다. 또한, 플래그생성회로(4)는 제1 유효커맨드(VCMD1) 또는 제2 유효커맨드(VCMD2)가 제어신호 트레이닝 진입(CA training entry) 기능을 수행하기 위해 인에이블되는 경우 인에이블되는 제2 플래그(TFLAG2)를 생성할 수 있다. 플래그생성회로(4)는 제1 플래그(TFLAG1) 또는 제2 플래그(TFLAG2)가 인에이블되는 경우 인에이블되는 합성플래그(TFLAG_SUM)를 생성할 수 있다. 제1 플래그(TFLAG1), 제2 플래그(TFLAG2) 및 합성플래그(TFLAG_SUM)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
트레이닝제어회로(5)는 제1 플래그(TFLAG1), 제2 플래그(TFLAG2) 및 합성플래그(TFLAG_SUM)에 응답하여 제1 래치제어신호(LCA1<1:L>), 제2 래치제어신호(LCA2<1:L>), 제1 래치칩선택신호(LCS1), 제2 래치칩선택신호(LCS2)로부터 트레이닝결과신호(TRS)를 생성할 수 있다. 트레이닝제어회로(5)는 칩선택신호 트레이닝 진입(CS training entry) 기능이 수행되어 제1 플래그(TFLAG1) 및 합성플래그(TFLAG_SUM)가 인에이블되는 경우 제1 래치칩선택신호(LCS1) 또는 제2 래치칩선택신호(LCS2)로부터 트레이닝결과신호(TRS)를 생성할 수 있다. 칩선택신호 트레이닝 진입(CS training entry) 기능은 제1 래치제어신호(LCA1<1:L>) 및 제2 래치제어신호(LCA2<1:L>)의 논리레벨조합이 고정된 상태에서 트레이닝결과신호(TRS)로 출력되는 제1 래치칩선택신호(LCS1) 또는 제2 래치칩선택신호(LCS2)의 논리레벨에 따라 칩선택신호(CS)의 인에이블 타이밍을 조절하는 방식으로 수행될 수 있다. 트레이닝제어회로(5)는 제어신호 트레이닝 진입(CA training entry) 기능이 수행되어 제2 플래그(TFLAG2) 및 합성플래그(TFLAG_SUM)가 인에이블되는 경우 제1 래치제어신호(LCA1<1:L>) 또는 제2 래치제어신호(LCA2<1:L>)로부터 트레이닝결과신호(TRS)를 생성할 수 있다. 제어신호 트레이닝 진입(CA training entry) 기능은 트레이닝이 완료된 칩선택신호(CS)가 인에이블되는 시점에 동기하여 트레이닝결과신호(TRS)로 출력되는 제1 래치제어신호(LCA1<1:L>) 또는 제2 래치제어신호(LCA2<1:L>)의 논리레벨조합을 감지하여 제어신호(CA<1:L>)의 입력 타이밍을 조절하는 방식으로 수행될 수 있다. 트레이닝제어회로(5)는 생성된 트레이닝결과신호(TRS)를 출력패드(6)를 통해 출력할 수 있다. 출력패드(6)는 실시예에 따라서, 데이터가 출력되는 패드로 구현될 수 있다.
동작제어회로(7)는 제1 유효커맨드(VCMD1) 및 제2 유효커맨드(VCMD2)를 입력받아 기설정된 기능(function)들을 수행할 수 있다. 제1 유효커맨드(VCMD1) 및 제2 유효커맨드(VCMD2)에 의해 수행되는 기능(function)들에는 제어신호기준전압 설정, 제어신호터미네이션저항 설정, 칩선택신호 트레이닝 진입(CS training entry), 칩선택신호 트레이닝 탈출(CS training exit), 제어신호 트레이닝 진입(CA training entry) 및 제어신호 트레이닝 탈출(CA training exit) 등이 포함될 수 있다. 제어신호기준전압 설정 기능은 트레이닝이 수행되는 동안 제어신호(CA<1:L>)가 입력되는 입력버퍼(미도시)에서 제어신호(CA<1:L>)를 버퍼링하는데 사용되는 기준전압의 레벨을 설정하는 동작을 통해 수행될 수 있다. 제어신호터미네이션저항 설정 기능은 트레이닝이 수행되는 동안 제어신호가 입력되는 패드(미도시)에 연결된 터미네이션저항의 저항값을 설정하는 동작을 통해 수행될 수 있다. 칩선택신호 트레이닝 진입(CS training entry) 기능은 칩선택신호 트레이닝에 진입하기 위해 수행될 수 있고, 칩선택신호 트레이닝 탈출(CS training exit) 기능은 칩선택신호 트레이닝을 종료하기 위해 수행될 수 있다. 제어신호 트레이닝 진입(CA training entry) 기능은 제어신호 트레이닝에 진입하기 위해 수행될 수 있고, 제어신호 트레이닝 탈출(CA training exit) 기능은 제어신호 트레이닝을 종료하기 위해 수행될 수 있다. 본 실시예에서 제1 유효커맨드(VCMD1) 및 제2 유효커맨드(VCMD2)는 단수로 표시하였지만 실시예에 따라서 각각의 기능 별로 구비되는 복수의 신호들로 구현될 수 있다.
도 2를 참고하면 유효커맨드생성회로(3)는 제1 입력래치회로(31), 제2 입력래치회로(32), 커맨드디코더(33) 및 비교출력회로(34)를 포함할 수 있다.
제1 입력래치회로(31)는 제1 분주클럭(CLKR1) 및 제3 분주클럭(CLKR2)에 응답하여 내부칩선택신호(ICS)로부터 제1 래치칩선택신호(LCS1) 및 제2 래치칩선택신호(LCS2)를 생성할 수 있다. 제1 입력래치회로(31)는 제1 분주클럭(CLKR1)에 동기하여 내부칩선택신호(ICS)를 래치하여 제1 래치칩선택신호(LCS1)를 생성할 수 있다. 제1 입력래치회로(31)는 제3 분주클럭(CLKR2)에 동기하여 내부칩선택신호(ICS)를 래치하여 제2 래치칩선택신호(LCS2)를 생성할 수 있다.
제2 입력래치회로(32)는 제1 분주클럭(CLKR1), 제3 분주클럭(CLKR2), 제1 래치칩선택신호(LCS1) 및 제2 래치칩선택신호(LCS2)에 응답하여 내부제어신호(ICA<1:L>)로부터 제1 래치제어신호(LCA1<1:L>) 및 제2 래치제어신호(LCA2<1:L>)를 생성할 수 있다. 제2 입력래치회로(32)는 제1 래치칩선택신호(LCS1)가 인에이블된 상태에서 제1 분주클럭(CLKR1)에 동기하여 내부제어신호(ICA<1:L>)를 래치하여 제1 래치제어신호(LCA1<1:L>)를 생성할 수 있다. 제2 입력래치회로(32)는 제2 래치칩선택신호(LCS2)가 인에이블된 상태에서 제3 분주클럭(CLKR2)에 동기하여 내부제어신호(ICA<1:L>)를 래치하여 제2 래치제어신호(LCA2<1:L>)를 생성할 수 있다.
커맨드디코더(33)는 제1 래치제어신호(LCA1<1:L>) 및 제2 래치제어신호(LCA2<1:L>)에 응답하여 제1 내부커맨드(ICMD1) 및 제2 내부커맨드(ICMD2)를 생성할 수 있다. 커맨드디코더(33)는 제1 래치제어신호(LCA1<1:L>)를 디코딩하여 제1 내부커맨드(ICMD1)를 생성할 수 있다. 제1 내부커맨드(ICMD1)는 기설정된 기능(function)들을 수행하기 위해 인에이블될 수 있다. 기설정된 기능(function)에는 제어신호기준전압 설정, 제어신호터미네이션저항 설정, 칩선택신호 트레이닝 진입(CS training entry), 칩선택신호 트레이닝 탈출(CS training exit), 제어신호 트레이닝 진입(CA training entry) 및 제어신호 트레이닝 탈출(CA training exit) 등이 포함될 수 있다. 커맨드디코더(33)는 제2 래치제어신호(LCA2<1:L>)를 디코딩하여 제2 내부커맨드(ICMD2)를 생성할 수 있다. 제2 내부커맨드(ICMD2)는 기설정된 기능(function)들을 수행하기 위해 인에이블될 수 있다.
비교출력회로(34)는 제2 분주클럭(CLKF1) 및 제4 분주클럭(CLKF2)에 동기하여 제1 래치제어신호(LCA1<1:L>) 및 제2 래치제어신호(LCA2<1:L>)를 비교하고, 비교 결과에 따라 제1 내부커맨드(ICMD1) 및 제2 내부커맨드(ICMD2)로부터 제1 유효커맨드(VCMD1) 및 제2 유효커맨드(VCMD2)를 생성할 수 있다. 비교출력회로(34)는 제2 분주클럭(CLKF1)에 동기하여 제1 래치제어신호(LCA1<1:L>) 및 제2 래치제어신호(LCA2<1:L>)를 비교한 결과 제1 래치제어신호(LCA1<1:L>) 및 제2 래치제어신호(LCA2<1:L>)가 동일한 논리레벨조합을 갖는 경우 제1 내부커맨드(ICMD1)를 제1 유효커맨드(VCMD1)로 출력할 수 있다. 비교출력회로(34)는 제4 분주클럭(CLKF2)에 동기하여 제1 래치제어신호(LCA1<1:L>) 및 제2 래치제어신호(LCA2<1:L>)를 비교한 결과 제1 래치제어신호(LCA1<1:L>) 및 제2 래치제어신호(LCA2<1:L>)가 동일한 논리레벨조합을 갖는 경우 제2 내부커맨드(ICMD2)를 제2 유효커맨드(VCMD2)로 출력할 수 있다. 비교출력회로(34)의 보다 구체적인 구성 및 동작을 도 3을 참고하여 살펴보면 다음과 같다.
도 3에 도시된 바와 같이, 비교출력회로(34)는 제1 비교기(341), 제2 비교기(342), 제1 래치출력회로(343) 및 제2 래치출력회로(344)를 포함할 수 있다.
제1 비교기(341)는 제2 분주클럭(CLKF1)에 동기하여 제1 래치제어신호(LCA1<1:L>) 및 제2 래치제어신호(LCA2<1:L>)를 비교하여 제1 비교펄스(CP1)를 생성할 수 있다. 제1 비교기(341)는 제2 분주클럭(CLKF1)에 동기하여 입력된 제1 래치제어신호(LCA1<1:L>) 및 제2 래치제어신호(LCA2<1:L>)의 논리레벨조합이 동일한 경우 인에이블되는 제1 비교펄스(CP1)를 생성할 수 있다. 본 실시예에서 제1 비교펄스(CP1)가 인에이블된다는 것은 펄스로 발생됨을 의미하고, 실시예에 따라서 특정 논리레벨을 갖는 경우로 설정될 수도 있다.
제2 비교기(342)는 제4 분주클럭(CLKF2)에 동기하여 제1 래치제어신호(LCA1<1:L>) 및 제2 래치제어신호(LCA2<1:L>)를 비교하여 제2 비교펄스(CP2)를 생성할 수 있다. 제2 비교기(342)는 제4 분주클럭(CLKF2)에 동기하여 입력된 제1 래치제어신호(LCA1<1:L>) 및 제2 래치제어신호(LCA2<1:L>)의 논리레벨조합이 동일한 경우 인에이블되는 제2 비교펄스(CP2)를 생성할 수 있다. 본 실시예에서 제2 비교펄스(CP2)가 인에이블된다는 것은 펄스로 발생됨을 의미하고, 실시예에 따라서 특정 논리레벨을 갖는 경우로 설정될 수도 있다.
제1 래치출력회로(343)는 제1 비교펄스(CP1)에 응답하여 제1 내부커맨드(ICMD1)로부터 제1 유효커맨드(VCMD1)를 생성할 수 있다. 제1 래치출력회로(343)는 제1 비교펄스(CP1)가 인에이블되는 경우 제1 내부커맨드(ICMD1)를 래치한 후 제1 유효커맨드(VCMD1)로 출력할 수 있다.
제2 래치출력회로(344)는 제2 비교펄스(CP2)에 응답하여 제2 내부커맨드(ICMD2)로부터 제2 유효커맨드(VCMD2)를 생성할 수 있다. 제2 래치출력회로(344)는 제2 비교펄스(CP2)가 인에이블되는 경우 제2 내부커맨드(ICMD2)를 래치한 후 제2 유효커맨드(VCMD2)로 출력할 수 있다.
도 4를 참고하면 플래그생성회로(4)는 플래그추출회로(41) 및 플래그합성회로(42)를 포함할 수 있다.
플래그추출회로(41)는 제1 유효커맨드(VCMD1) 및 제2 유효커맨드(VCMD2)에 응답하여 제1 플래그(TFLAG1) 및 제2 플래그(TFLAG2)를 생성할 수 있다. 플래그추출회로(41)는 제1 유효커맨드(VCMD1) 또는 제2 유효커맨드(VCMD2)가 칩선택신호 트레이닝 진입(CS training entry) 기능을 수행하기 위해 인에이블되는 경우 인에이블되는 제1 플래그(TFLAG1)를 생성할 수 있다. 플래그추출회로(41)는 제1 유효커맨드(VCMD1) 또는 제2 유효커맨드(VCMD2)가 제어신호 트레이닝 진입(CA training entry) 기능을 수행하기 위해 인에이블되는 경우 인에이블되는 제2 플래그(TFLAG2)를 생성할 수 있다.
플래그합성회로(42)는 제1 플래그(TFLAG1) 및 제2 플래그(TFLAG2)에 응답하여 합성플래그(TFLAG_SUM)를 생성할 수 있다. 플래그합성회로(42)는 제1 플래그(TFLAG1) 또는 제2 플래그(TFLAG2)가 인에이블되는 경우 인에이블되는 합성플래그(TFLAG_SUM)를 생성할 수 있다.
도 5를 참고하면 트레이닝제어회로(5)는 제어신호합성부(51), 제1 선택기(52), 제2 선택기(53) 및 출력래치(54)를 포함할 수 있다.
제어신호합성부(51)는 제1 래치제어신호(LCA1<1:L>) 및 제2 래치제어신호(LCA2<1:L>)를 합성하여 제1 합성제어신호(CA_SUM1) 및 제2 합성제어신호(CA_SUM2)를 생성할 수 있다. 제어신호합성부(51)는 제1 래치제어신호(LCA1<1:L>)를 합성하여 제1 합성제어신호(CA_SUM1)를 생성할 수 있다. 제1 합성제어신호(CA_SUM1)는 제1 래치제어신호(LCA1<1:L>)에 포함된 비트들의 논리레벨조합에 따라 설정되는 논리레벨로 생성될 수 있다. 예를 들어, 제1 합성제어신호(CA_SUM1)는 제1 래치제어신호(LCA1<1:L>)에 포함된 비트들의 논리레벨이 모두 동일한 경우 로직하이레벨을 갖고, 모두 동일하지 않은 경우 로직로우레벨을 갖도록 설정될 수 있다. 제어신호합성부(51)는 제2 래치제어신호(LCA2<1:L>)를 합성하여 제2 합성제어신호(CA_SUM2)를 생성할 수 있다. 제2 합성제어신호(CA_SUM2)는 제2 래치제어신호(LCA2<1:L>)에 포함된 비트들의 논리레벨조합에 따라 설정되는 논리레벨로 생성될 수 있다. 예를 들어, 제2 합성제어신호(CA_SUM2)는 제2 래치제어신호(LCA2<1:L>)에 포함된 비트들의 논리레벨이 모두 동일한 경우 로직하이레벨을 갖고, 모두 동일하지 않은 경우 로직로우레벨을 갖도록 설정될 수 있다.
제1 선택기(52)는 제1 플래그(TFLAG1), 제2 플래그(TFLAG2) 및 제2 분주클럭(CLKF1)에 응답하여 제1 래치칩선택신호(LCS1) 또는 제1 합성제어신호(CA_SUM1)를 제1 선택신호(SEL1)로 출력할 수 있다. 제1 선택기(52)는 제1 플래그(TFLAG1) 또는 제2 플래그(TFLAG2)가 인에이블된 상태에서 제2 분주클럭(CLKF1)에 동기하여 제1 래치칩선택신호(LCS1) 또는 제1 합성제어신호(CA_SUM1)를 래치한 후 제1 선택신호(SEL1)로 출력할 수 있다. 제1 선택기(52)는 칩선택신호 트레이닝 진입(CS training entry) 기능을 수행하기 위해 제1 플래그(TFLAG1)가 인에이블된 상태에서 제2 분주클럭(CLKF1)에 동기하여 제1 래치칩선택신호(LCS1)를 래치한 후 제1 선택신호(SEL1)로 출력할 수 있다. 제1 선택기(52)는 제어신호 트레이닝 진입(CA training entry) 기능을 수행하기 위해 제2 플래그(TFLAG2)가 인에이블된 상태에서 제2 분주클럭(CLKF1)에 동기하여 제1 합성제어신호(CA_SUM1)를 래치한 후 제1 선택신호(SEL1)로 출력할 수 있다.
제2 선택기(53)는 제1 플래그(TFLAG1), 제2 플래그(TFLAG2) 및 제4 분주클럭(CLKF2)에 응답하여 제2 래치칩선택신호(LCS2) 또는 제2 합성제어신호(CA_SUM2)를 제2 선택신호(SEL2)로 출력할 수 있다. 제2 선택기(53)는 제1 플래그(TFLAG1) 또는 제2 플래그(TFLAG2)가 인에이블된 상태에서 제4 분주클럭(CLKF2)에 동기하여 제2 래치칩선택신호(LCS2) 또는 제2 합성제어신호(CA_SUM2)를 래치한 후 제2 선택신호(SEL2)로 출력할 수 있다. 제2 선택기(53)는 칩선택신호 트레이닝 진입(CS training entry) 기능을 수행하기 위해 제1 플래그(TFLAG1)가 인에이블된 상태에서 제4 분주클럭(CLKF2)에 동기하여 제2 래치칩선택신호(LCS2)를 래치한 후 제2 선택신호(SEL2)로 출력할 수 있다. 제2 선택기(53)는 제어신호 트레이닝 진입(CA training entry) 기능을 수행하기 위해 제2 플래그(TFLAG2)가 인에이블된 상태에서 제4 분주클럭(CLKF2)에 동기하여 제2 합성제어신호(CA_SUM2)를 래치한 후 제2 선택신호(SEL2)로 출력할 수 있다.
출력래치(54)는 합성플래그(TFLAG_SUM), 제1 래치칩선택신호(LCS1) 및 제2 래치칩선택신호(LCS2)에 응답하여 제1 선택신호(SEL1) 또는 제2 선택신호(SEL2)를 트레이닝결과신호(TRS)로 출력할 수 있다. 출력래치(54)는 칩선택신호 트레이닝 진입(CS training entry) 기능 또는 제어신호 트레이닝 진입(CA training entry) 기능을 수행하기 위해 합성플래그(TFLAG_SUM)가 인에이블된 상태에서 제1 래치칩선택신호(LCS1)가 인에이블된 상태인 경우 제1 선택신호(SEL1)를 트레이닝결과신호(TRS)로 출력할 수 있다. 출력래치(54)는 합성플래그(TFLAG_SUM)가 인에이블된 상태에서 제2 래치칩선택신호(LCS2)가 인에이블된 상태인 경우 제2 선택신호(SEL2)를 트레이닝결과신호(TRS)로 출력할 수 있다.
도 6을 참고하면 제어신호(CA0~CA13)에 포함된 비트들의 논리레벨조합에 따라 수행되는 유효커맨드의 기능(function)을 정의한 JEDEC(Joint Electron Engineering Council) 스펙과 관련된 표를 확인할 수 있다. 유효커맨드의 기능(function)에는 제어신호기준전압 설정, 제어신호터미네이션저항 설정, 칩선택신호 트레이닝 진입(CS training entry), 칩선택신호 트레이닝 탈출(CS training exit), 제어신호 트레이닝 진입(CA training entry) 및 제어신호 트레이닝 탈출(CA training exit)이 포함될 수 있다. 본 실시예에 따른 표에서 제어신호(CA0~CA13)에 포함된 비트수 및 비트 표시는 실시예에 따라 다양하게 설정될 수 있다.
제어신호기준전압 설정 기능은 트레이닝이 수행되는 동안 제어신호(CA0~CA13)가 입력되는 입력버퍼(미도시)에서 제어신호(CA0~CA13)를 버퍼링하는데 사용되는 기준전압의 레벨을 설정하는 동작을 통해 수행될 수 있다. 제어신호기준전압 설정 기능을 수행하기 위해 제어신호(CA0~CA5)를 통해 'H, H, L, H, L, L'의 논리레벨조합이 입력되고, 제어신호(CA6~CA13)를 통해서는 기준전압을 설정하는데 필요한 신호가 입력될 수 있다. 제어신호기준전압 설정 기능을 수행하기 위해 입력되는 제어신호(CA0~CA5)의 논리레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
제어신호터미네이션저항 설정 기능은 트레이닝이 수행되는 동안 제어신호가 입력되는 패드(미도시)에 연결된 터미네이션저항의 저항값을 설정하는 동작을 통해 수행될 수 있다. 제어신호터미네이션저항 설정 기능을 수행하기 위해 제어신호(CA0~CA5)를 통해 'H, H, L, H, L, H'의 논리레벨조합이 입력되고, 제어신호(CA6~CA13)를 통해서는 터미네이션저항의 저항값을 설정하는데 필요한 신호가 입력될 수 있다. 제어신호터미네이션저항 설정 기능을 수행하기 위해 입력되는 제어신호(CA0~CA5)의 논리레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
칩선택신호 트레이닝 진입(CS training entry) 기능은 칩선택신호 트레이닝에 진입하기 위해 수행될 수 있다. 칩선택신호 트레이닝 진입 기능을 수행하기 위해 제어신호(CA0~CA6)를 통해 'H, H, L, H, H, L, L'의 논리레벨조합이 입력된다. 칩선택신호 트레이닝 진입 기능이 수행될 때 제어신호(CA7~CA13)를 통해 입력되는 신호는 어떤 신호가 들어와도 무방하며, 이를 표에서 빈칸으로 표시하였다. 칩선택신호 트레이닝 진입 기능을 수행하기 위해 입력되는 제어신호(CA0~CA13)의 논리레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
칩선택신호 트레이닝 탈출(CS training exit) 기능은 칩선택신호 트레이닝을 종료하기 위해 수행될 수 있다. 칩선택신호 트레이닝 탈출 기능을 수행하기 위해 제어신호(CA0~CA6)를 통해 'H, H, L, H, H, L, H'의 논리레벨조합이 입력된다. 칩선택신호 트레이닝 탈출 기능이 수행될 때 제어신호(CA7~CA13)를 통해 입력되는 신호는 어떤 신호가 들어와도 무방하며, 이를 표에서 빈칸으로 표시하였다. 칩선택신호 트레이닝 탈출 기능을 수행하기 위해 입력되는 제어신호(CA0~CA13)의 논리레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
제어신호 트레이닝 진입(CA training entry) 기능은 제어신호 트레이닝에 진입하기 위해 수행될 수 있다. 제어신호 트레이닝 진입 기능을 수행하기 위해 제어신호(CA0~CA6)를 통해 'H, H, L, H, H, H, L'의 논리레벨조합이 입력된다. 제어신호 트레이닝 진입 기능이 수행될 때 제어신호(CA7~CA13)를 통해 입력되는 신호는 어떤 신호가 들어와도 무방하며, 이를 표에서 빈칸으로 표시하였다. 제어신호 트레이닝 진입 기능을 수행하기 위해 입력되는 제어신호(CA0~CA13)의 논리레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
제어신호 트레이닝 탈출(CA training exit) 기능은 제어신호 트레이닝에 진입하기 위해 수행될 수 있다. 제어신호 트레이닝 탈출 기능을 수행하기 위해 제어신호(CA0~CA6)를 통해 'H, H, L, H, H, H, H'의 논리레벨조합이 입력된다. 제어신호 트레이닝 탈출 기능이 수행될 때 제어신호(CA7~CA13)를 통해 입력되는 신호는 어떤 신호가 들어와도 무방하며, 이를 표에서 빈칸으로 표시하였다. 제어신호 트레이닝 탈출 기능을 수행하기 위해 입력되는 제어신호(CA0~CA13)의 논리레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
본 발명의 일 실시예에 따른 반도체장치에 있어 유효커맨드에 의한 기능(function)이 수행되는 동작을 도 7을 참고하여 구체적으로 살펴보면 다음과 같다.
T12 시점에서 제1 분주클럭(CLKR1)의 라이징에지에 동기하여 로직로우레벨로 인에이블된 칩선택신호(CS)가 반전버퍼링되어 제1 래치칩선택신호(LCS1)로 출력된다. T11 시점에서 제3 분주클럭(CLKR2)의 라이징에지에 동기하여 로직로우레벨로 인에이블된 칩선택신호(CS)가 반전버퍼링되어 제2 래치칩선택신호(LCS2)로 출력된다.
T12 시점에서 제1 분주클럭(CLKR1)의 라이징에지에 동기하여 제어신호(CA<1:L>)의 제1 기능(F1)을 수행하기 위한 논리레벨조합이 래치되어 제1 내부커맨드(ICMD1)로 생성된다. T11 시점에서 제3 분주클럭(CLKR2)의 라이징에지에 동기하여 제어신호(CA<1:L>)의 제1 기능(F1)을 수행하기 위한 논리레벨조합이 래치되어 제2 내부커맨드(ICMD2)로 생성된다.
T13 시점에서 제1 내부커맨드(ICMD1) 및 제2 내부커맨드(ICMD2)가 동일한 논리레벨조합을 갖는다. 이는 제1 내부커맨드(ICMD1)를 생성하는데 사용되는 제1 래치제어신호(LCA1<1:L>)와 제2 내부커맨드(ICMD2)를 생성하는데 사용되는 제2 래치제어신호(LCA2<1:L>)의 논리레벨조합이 동일함을 의미하므로, 제2 분주클럭(CLKF1)의 라이징에지에 동기하여 인에이블되는 제1 비교펄스(CP1)가 생성된다. 제1 내부커맨드(ICMD1)는 인에이블된 제1 비교펄스(CP1)에 의해 제1 유효커맨드(VCMD1)로 출력된다. 제1 유효커맨드(VCMD1)는 인에이블된 상태로 생성되므로, 제1 기능(F1)이 수행된다. 제1 기능(F1)은 제어신호기준전압 설정, 제어신호터미네이션저항 설정, 칩선택신호 트레이닝 진입(CS training entry), 칩선택신호 트레이닝 탈출(CS training exit), 제어신호 트레이닝 진입(CA training entry) 및 제어신호 트레이닝 탈출(CA training exit) 중 하나로 설정될 수 있다. 제4 분주클럭(CLKF2)의 라이징에지에 동기하여 생성되는 제2 비교펄스(CP2)는 디스에이블된 상태를 유지한다.
T15 시점에서 제1 분주클럭(CLKR1)의 라이징에지에 동기하여 로직로우레벨로 인에이블된 칩선택신호(CS)가 반전버퍼링되어 제1 래치칩선택신호(LCS1)로 출력된다. T14 시점에서 제3 분주클럭(CLKR2)의 라이징에지에 동기하여 로직로우레벨로 인에이블된 칩선택신호(CS)가 반전버퍼링되어 제2 래치칩선택신호(LCS2)로 출력된다.
T15 시점에서 제1 분주클럭(CLKR1)의 라이징에지에 동기하여 제어신호(CA<1:L>)의 제3 기능(F3)을 수행하기 위한 논리레벨조합이 래치되어 제1 내부커맨드(ICMD1)로 생성된다. T14 시점에서 제3 분주클럭(CLKR2)의 라이징에지에 동기하여 제어신호(CA<1:L>)의 제2 기능(F2)을 수행하기 위한 논리레벨조합이 래치되어 제2 내부커맨드(ICMD2)로 생성된다.
T15 시점에서 제1 내부커맨드(ICMD1) 및 제2 내부커맨드(ICMD2)가 상이한 논리레벨조합을 갖는다. T16 시점에서 제2 분주클럭(CLKF1)의 라이징에지에 동기하여 생성되는 제1 비교펄스(CP1)는 디스에이블된 상태를 유지하므로, 기설정된 기능(function)을 수행하기 위해 인에이블되는 제1 유효커맨드(VCMD1) 및 제2 유효커맨드(VCMD2)가 생성되지 않는다.
이상 살펴본 바와 같이 구성된 반도체장치의 트레이닝 동작을 도 8 및 도 9를 참고하여 살펴보면 다음과 같다.
도 8에 도시된 바와 같이, 칩선택신호 트레이닝 동작은 제어신호(CA<1:L>)의 논리레벨조합이 고정된 상태에서 로직로우레벨로 인에이블된 칩선택신호(CS)를 T21 시점에 래치하고, T22 시점부터 래치된 칩선택신호(CS)로부터 생성되어 출력되는 트레이닝결과신호(TRS)의 논리레벨에 따라 칩선택신호(CS)의 인에이블 타이밍을 조절하는 방식으로 수행될 수 있다.
도 9에 도시된 바와 같이, 제어신호 트레이닝 동작은 T31 시점에서 트레이닝에 의해 설정된 타이밍에 입력되는 칩선택신호(CS)에 동기하여 제어신호(CA<1:L>)의 제1 기능(F1)을 위한 논리레벨조합을 래치하고, T33 시점에서 래치된 제어신호(CA<1:L>)로부터 생성되어 출력되는 트레이닝결과신호(TRS)의 논리레벨에 따라 제어신호(CA<1:L>)의 입력 타이밍을 조절하는 방식으로 수행될 수 있다. 또한, 제어신호 트레이닝 동작은 T32 시점에서 트레이닝에 의해 설정된 타이밍에 입력되는 칩선택신호(CS)에 동기하여 제어신호(CA<1:L>)의 제3 기능(F3)을 위한 논리레벨조합을 래치하고, T34 시점에서 래치된 제어신호(CA<1:L>)로부터 생성되어 출력되는 트레이닝결과신호(TRS)의 논리레벨에 따라 제어신호(CA<1:L>)의 입력 타이밍을 조절하는 방식으로 수행될 수 있다.
앞서, 도 1에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 10을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 10에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 입력버퍼회로 2: 분주클럭생성기
3: 유효커맨드생성회로 4: 플래그생성회로
5: 트레이닝제어회로 6: 출력패드
7: 동작제어회로 31: 제1 입력래치회로
32: 제2 입력래치회로 33: 커맨드디코더
34: 비교출력회로 341: 제1 비교기
342: 제2 비교기 343: 제1 래치출력회로
344: 제2 래치출력회로 41: 플래그추출회로
42: 플래그합성회로 51: 제어신호합성부
52: 제1 선택기 53: 제2 선택기
54: 출력래치

Claims (25)

  1. 분주클럭에 동기하여 내부칩선택신호 및 내부제어신호를 래치하여 래치칩선택신호 및 래치제어신호를 생성하고, 상기 래치제어신호로부터 기설정된 기능을 수행하기 위한 유효커맨드를 생성하는 유효커맨드생성회로; 및
    플래그에 응답하여 상기 래치칩선택신호 또는 상기 래치제어신호로부터 트레이닝결과신호를 생성하는 트레이닝제어회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 유효커맨드는 클럭의 N 주기 구간동안 상기 래치제어신호의 논리레벨조합이 일정한 경우 인에이블되되, 상기 N은 자연수로 설정되는 반도체장치.
  3. 제 1 항에 있어서, 상기 분주클럭은 클럭을 분주하여 생성되고, 상기 분주클럭의 주기는 상기 클럭의 주기의 N배만큼 크며, 상기 N은 자연수로 설정되는 반도체장치.
  4. 제 1 항에 있어서, 상기 분주클럭은 제1 내지 제4 분주클럭을 포함하고, 상기 상기 제1 및 제3 분주클럭은 클럭의 라이징에지에 동기하여 생성되고, 상기 제2 및 제4 분주클럭은 상기 클럭의 폴링에지에 동기하여 생성되며, 상기 제2 분주클럭은 상기 제1 분주클럭보다 90°만큼 위상이 느리고, 상기 제3 분주클럭은 상기 제2 분주클럭보다 90°만큼 위상이 느리며, 상기 제4 분주클럭은 상기 제3 분주클럭보다 90°만큼 위상이 느리게 설정되는 반도체장치.
  5. 제 1 항에 있어서, 상기 분주클럭은 클럭의 라이징에지에 동기하여 생성되는 제1 및 제3 분주클럭을 포함하고, 상기 유효커맨드생성회로는
    상기 제1 분주클럭에 동기하여 상기 내부칩선택신호를 래치하여 제1 래치칩선택신호를 생성하고, 상기 제3 분주클럭에 동기하여 상기 내부칩선택신호를 래치하여 제2 래치칩선택신호를 생성하는 입력래치회로를 포함하는 반도체장치.
  6. 제 1 항에 있어서, 상기 분주클럭은 클럭의 라이징에지에 동기하여 생성되는 제1 및 제3 분주클럭을 포함하고, 상기 래치칩선택신호는 상기 제1 분주클럭에 동기하여 래치된 제1 래치칩선택신호 및 상기 제3 분주클럭에 동기하여 래치된 제2 래치칩선택신호를 포함하며, 상기 유효커맨드생성회로는
    상기 제1 분주클럭 및 상기 제1 래치칩선택신호에 응답하여 상기 내부제어신호를 래치하여 제1 래치제어신호를 생성하고, 상기 제3 분주클럭 및 상기 제2 래치칩선택신호에 응답하여 상기 내부제어신호를 래치하여 제2 래치제어신호를 생성하는 입력래치회로를 포함하는 반도체장치.
  7. 제 1 항에 있어서, 상기 분주클럭은 클럭의 폴링에지에 동기하여 생성되는 제2 및 제4 분주클럭을 포함하고, 상기 래치제어신호는 제1 래치제어신호 및 제2 래치제어신호를 포함하며, 상기 유효커맨드생성회로는
    상기 제2 분주클럭 또는 상기 제4 분주클럭에 동기하여 상기 제1 래치제어신호 및 상기 제2 래치제어신호의 논리레벨조합을 비교하여 제1 유효커맨드 및 제2 유효커맨드를 생성하는 비교출력회로를 포함하는 반도체장치.
  8. 제 7 항에 있어서, 상기 비교출력회로는
    상기 제2 분주클럭에 동기하여 상기 제1 래치제어신호 및 상기 제2 래치제어신호의 논리레벨조합이 동일한 경우 인에이블되는 제1 비교펄스를 생성하는 제1 비교기; 및
    상기 제1 비교펄스에 응답하여 제1 내부커맨드를 상기 제1 유효커맨드로 출력하는 제1 래치출력회로를 포함하는 반도체장치.
  9. 제 8 항에 있어서, 상기 제1 내부커맨드는 상기 제1 래치제어신호를 디코딩하여 생성되는 반도체장치.
  10. 제 8 항에 있어서, 상기 비교출력회로는
    상기 제4 분주클럭에 동기하여 상기 제1 래치제어신호 및 상기 제2 래치제어신호의 논리레벨조합이 동일한 경우 인에이블되는 제2 비교펄스를 생성하는 제2 비교기; 및
    상기 제2 비교펄스에 응답하여 제2 내부커맨드를 상기 제2 유효커맨드로 출력하는 제2 래치출력회로를 포함하는 반도체장치.
  11. 제 1 항에 있어서, 상기 플래그는 제1 플래그 및 제2 플래그를 포함하되, 상기 제1 플래그는 칩선택신호 트레이닝 진입 기능을 위해 인에이블되고, 상기 제2 플래그는 제어신호 트레이닝 진입 기능을 위해 인에이블되는 반도체장치.
  12. 제 11 항에 있어서, 상기 트레이닝제어회로는
    상기 제1 플래그 및 상기 제2 플래그에 응답하여 제1 래치칩선택신호 또는 제1 합성제어신호를 제1 선택신호로 출력하는 제1 선택기를 포함하는 반도체장치.
  13. 제 12 항에 있어서, 상기 분주클럭은 클럭의 라이징에지에 동기하여 생성되는 제1 분주클럭과 상기 클럭의 폴링에지에 동기하여 생성되는 제2 분주클럭을 포함하고, 상기 래치칩선택신호는 상기 제1 분주클럭에 동기하여 래치된 상기 제1 래치칩선택신호를 포함하며, 상기 제1 합성제어신호는 상기 제1 분주클럭 및 상기 제1 래치칩선택신호에 응답하여 상기 내부제어신호를 래치하여 생성된 제1 래치제어신호를 합성하여 생성하는 반도체장치.
  14. 제 12 항에 있어서, 상기 트레이닝제어회로는
    상기 제1 플래그 및 상기 제2 플래그에 응답하여 제2 래치칩선택신호 또는 제2 합성제어신호를 제2 선택신호로 출력하는 제2 선택기를 더 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 트레이닝제어회로는
    합성플래그, 상기 제1 래치칩선택신호 및 상기 제2 래치칩선택신호에 응답하여 상기 제1 선택신호 또는 상기 제2 선택신호를 상기 트레이닝결과신호로 출력하는 출력래치를 더 포함하는 반도체장치.
  16. 제 15 항에 있어서, 상기 합성플래그는 상기 제1 플래그 또는 상기 제2 플래그가 인에이블되는 경우 인에이블되는 반도체장치.
  17. 제 1 항에 있어서, 상기 기설정된 기능에는 제어신호기준전압 설정, 제어신호터미네이션저항 설정, 칩선택신호 트레이닝 진입, 칩선택신호 트레이닝 탈출, 제어신호 트레이닝 진입 및 제어신호 트레이닝 탈출이 포함되는 반도체장치.
  18. 분주클럭에 동기하여 내부제어신호를 래치하여 래치제어신호를 생성하고, 상기 래치제어신호로부터 기설정된 기능을 수행하기 위한 유효커맨드를 생성하는 유효커맨드생성회로; 및
    플래그에 응답하여 상기 래치제어신호로부터 트레이닝결과신호를 생성하는 트레이닝제어회로를 포함하는 반도체장치.
  19. 제 18 항에 있어서, 상기 유효커맨드는 클럭의 N 주기 구간동안 상기 래치제어신호의 논리레벨조합이 일정한 경우 인에이블되되, 상기 N은 자연수로 설정되는 반도체장치.
  20. 제 18 항에 있어서, 상기 분주클럭은 클럭을 분주하여 생성되고, 상기 분주클럭의 주기는 상기 클럭의 주기의 N배만큼 크며, 상기 N은 자연수로 설정되고, 상기 분주클럭은 제1 내지 제4 분주클럭을 포함하며, 상기 제1 및 제3 분주클럭은 상기 클럭의 라이징에지에 동기하여 생성되고, 제2 및 제4 분주클럭은 상기 클럭의 폴링에지에 동기하여 생성되며, 상기 제2 분주클럭은 상기 제1 분주클럭보다 90°만큼 위상이 느리고, 상기 제3 분주클럭은 상기 제2 분주클럭보다 90°만큼 위상이 느리며, 상기 제4 분주클럭은 상기 제3 분주클럭보다 90°만큼 위상이 느리게 설정되는 반도체장치.
  21. 제 18 항에 있어서, 상기 분주클럭은 클럭의 라이징에지에 동기하여 생성되는 제1 및 제3 분주클럭을 포함하고, 상기 분주클럭은 상기 클럭의 폴링에지에 동기하여 생성되는 제2 및 제4 분주클럭을 포함하며, 상기 유효커맨드생성회로는
    상기 제1 분주클럭에 응답하여 상기 내부제어신호를 래치하여 제1 래치제어신호를 생성하고, 상기 제3 분주클럭에 응답하여 상기 내부제어신호를 래치하여 제2 래치제어신호를 생성하는 입력래치회로; 및
    상기 제2 분주클럭 또는 상기 제4 분주클럭에 동기하여 상기 제1 래치제어신호 및 상기 제2 래치제어신호의 논리레벨조합을 비교하여 제1 유효커맨드 및 제2 유효커맨드를 생성하는 비교출력회로를 포함하는 반도체장치.
  22. 제 21 항에 있어서, 상기 비교출력회로는
    상기 제2 분주클럭에 동기하여 상기 제1 래치제어신호 및 상기 제2 래치제어신호의 논리레벨조합이 동일한 경우 인에이블되는 제1 비교펄스를 생성하는 제1 비교기;
    상기 제1 비교펄스에 응답하여 제1 내부커맨드를 상기 제1 유효커맨드로 출력하는 제1 래치출력회로;
    상기 제4 분주클럭에 동기하여 상기 제1 래치제어신호 및 상기 제2 래치제어신호의 논리레벨조합이 동일한 경우 인에이블되는 제2 비교펄스를 생성하는 제2 비교기; 및
    상기 제2 비교펄스에 응답하여 제2 내부커맨드를 상기 제2 유효커맨드로 출력하는 제2 래치출력회로를 포함하는 반도체장치.
  23. 제 18 항에 있어서, 상기 플래그는 제어신호 트레이닝 진입 기능을 위해 인에이블되는 반도체장치.
  24. 제 18 항에 있어서, 상기 트레이닝제어회로는 상기 분주클럭에 응답하여 상기 내부제어신호를 래치하여 생성된 래치제어신호를 합성하여 합성제어신호를 생성하고, 상기 플래그가 인에이블되는 경우 상기 합성제어신호를 상기 트레이닝결과신호로 출력하는 반도체장치.
  25. 제 18 항에 있어서, 상기 기설정된 기능에는 제어신호기준전압 설정, 제어신호터미네이션저항 설정, 칩선택신호 트레이닝 진입, 칩선택신호 트레이닝 탈출, 제어신호 트레이닝 진입 및 제어신호 트레이닝 탈출이 포함되는 반도체장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10255958B1 (en) 2018-01-18 2019-04-09 SK Hynix Inc. Semiconductor devices and semiconductor systems including the same
US10950283B1 (en) 2019-09-23 2021-03-16 SK Hynix Inc. Semiconductor devices
US11105552B2 (en) 2018-03-26 2021-08-31 Lg Electronics Inc. Refrigerator

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090074969A (ko) * 2008-01-03 2009-07-08 삼성전자주식회사 레이턴시를 제어하는 반도체 메모리 장치
US20090327792A1 (en) * 2008-06-27 2009-12-31 Intel Corporation Bus frequency adjustment circuitry for use in a dynamic random access memory device
US20110058445A1 (en) * 2009-09-08 2011-03-10 Elpida Memory, Inc. Latency counter, semiconductor memory device including the same, and data processing system
KR20130123932A (ko) * 2012-05-04 2013-11-13 에스케이하이닉스 주식회사 반도체 장치
KR20150007522A (ko) * 2013-07-11 2015-01-21 에스케이하이닉스 주식회사 클럭 지연 검출회로 및 이를 이용하는 반도체 장치
KR20150106524A (ko) * 2014-03-12 2015-09-22 에스케이하이닉스 주식회사 트레이닝 방법을 수행하는 반도체장치 및 반도체시스템

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090074969A (ko) * 2008-01-03 2009-07-08 삼성전자주식회사 레이턴시를 제어하는 반도체 메모리 장치
US20090327792A1 (en) * 2008-06-27 2009-12-31 Intel Corporation Bus frequency adjustment circuitry for use in a dynamic random access memory device
US20110058445A1 (en) * 2009-09-08 2011-03-10 Elpida Memory, Inc. Latency counter, semiconductor memory device including the same, and data processing system
KR20130123932A (ko) * 2012-05-04 2013-11-13 에스케이하이닉스 주식회사 반도체 장치
KR20150007522A (ko) * 2013-07-11 2015-01-21 에스케이하이닉스 주식회사 클럭 지연 검출회로 및 이를 이용하는 반도체 장치
KR20150106524A (ko) * 2014-03-12 2015-09-22 에스케이하이닉스 주식회사 트레이닝 방법을 수행하는 반도체장치 및 반도체시스템

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10255958B1 (en) 2018-01-18 2019-04-09 SK Hynix Inc. Semiconductor devices and semiconductor systems including the same
US11105552B2 (en) 2018-03-26 2021-08-31 Lg Electronics Inc. Refrigerator
US10950283B1 (en) 2019-09-23 2021-03-16 SK Hynix Inc. Semiconductor devices

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