CN107578790B - 命令窗口生成器和具有命令窗口生成器的存储器装置 - Google Patents

命令窗口生成器和具有命令窗口生成器的存储器装置 Download PDF

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Abstract

提供一种命令窗口生成器和一种具有命令窗口生成器的存储器装置。所述命令窗口生成器被配置为：通过使用写入路径电路和写入路径复制电路，通过将输入到写入路径电路的时钟信号与输出到写入路径复制电路的时钟信号之间的延迟时间转换为内部时钟信号的周期数来生成延迟信号，并且使用延迟信号来生成命令窗口以对应于数据窗口。延迟窗口可以对应于写入数据的突发长度。

Description

命令窗口生成器和具有命令窗口生成器的存储器装置
本申请要求于2016年7月5日在韩国知识产权局提交的第10-2016-0085067号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体装置，更具体地，涉及一种命令窗口生成器和包括命令窗口生成器的存储器装置。
背景技术
在动态随机存取存储器(DRAM)中，延时(latency)定义为在施加命令和执行与该命令对应的操作之间的等待时间。当将写入命令输入到DRAM时，DRAM锁存在写入命令经过写入延时(WL)之后输入到数据输入电路的写入数据。为了锁存写入数据而没有数据丢失，用于锁存写入数据的写入命令窗口比可用于锁存数据的写入数据窗口宽。当写入延时具有大的值时，数据输入电路因较宽的写入命令窗口而被不必要地驱动，从而导致电流损耗的增大。
发明内容
发明构思的至少一个实施例提供生成设置在数据窗口上的命令窗口的命令窗口生成器。
发明构思的至少一个实施例提供包括命令窗口生成器的存储器装置。
根据发明构思的示例，提供一种命令窗口生成器，被配置为在接收到命令的一定的延时之后生成用于处理与所述命令相关联的数据的命令窗口。命令窗口生成器包括时钟冻结器电路、第一电路、第二电路和延迟测量电路。冻结电路被配置为接收从输入时钟信号分频出的第一时钟信号并且从第一时钟信号生成第二时钟信号。第二时钟信号具有与时钟冻结信号的逻辑低段对应的冻结段。第一电路被配置为接收第二时钟信号作为输入，并且在第一延迟时间之后输出第二时钟信号。第二电路具有与第一电路相同的结构，并且被配置为接收第一电路的输出作为输入并且在第一延迟时间之后输出第三时钟信号。延迟测量电路被配置为接收第二时钟信号和第三时钟信号作为输入，通过将第二时钟信号与第三时钟信号之间的延迟时间转换为输入时钟信号的周期数而生成延迟信号，并且使用延迟信号生成命令窗口以对应于数据的数据窗口。
根据发明构思的示例性实施例，提供一种存储器装置，所述存储器装置包括：存储器单元阵列，包括多个存储器单元；时钟缓冲器，被配置为响应于输入到时钟缓冲器的时钟信号CLK而生成内部时钟信号；命令解码器，被配置为通过对接收的与内部时钟信号同步的命令进行解码来生成命令信号；命令窗口生成器，被配置为在接收到命令的一定延时之后生成用于处理与所述命令相关联的数据的命令窗口；以及输入和输出缓冲器，被配置为响应于命令窗口而接收写入数据并且将写入数据提供给存储器单元阵列，将从存储器单元阵列读取的读取数据提供给数据总线，其中，所述命令窗口生成器被配置为通过使用第一电路和具有第一电路相同的结构并且与第一电路串联连接的第二电路，通过将输入到第一电路的第二时钟信号与从第二电路输出的第三时钟信号之间的延迟时间转换为内部时钟信号的周期数来生成延迟信号，并且使用延迟信号来将命令窗口调整为对应于与所述命令相联系的数据的数据窗口。
根据发明构思的示例性实施例，提供一种存储器装置，所述存储器装置包括：存储器单元阵列，包括多个存储器单元；数据锁存器，根据时序控制信号而锁存要被写入到存储器单元阵列的数据，或者锁存从存储器单元读取的数据；时钟分频电路，被配置为对输入时钟信号执行分频操作，以生成第一时钟信号；速止电路(shortstop circuit)，被配置为将第一时钟信号的一段设置为恒定电平以生成第二时钟信号；第一电路，被配置为接收第二时钟信号作为输入，并且在第一延迟时间之后输出第二时钟信号；第二电路，被配置为接收第一电路的输出作为输入，并且在第一延迟时间之后输出第三时钟信号；第三电路，被配置为通过将第二时钟信号与第三时钟信号之间的延迟时间转换为输入时钟信号的周期数而生成时序控制信号。
附图说明
发明构思的实施例将通过下面结合附图进行的详细描述而变得更清楚，在附图中：
图1是根据发明构思的示例性实施例的包括命令窗口生成器的存储器装置的图；
图2是根据发明构思的示例性实施例的图1的命令窗口生成器的图；
图3A和图3B是根据发明构思的示例性实施例的图2的时钟冻结器(clockfreezer)的图；
图4是用于描述图2的延迟(delay)测量电路的操作的图；
图5是根据发明构思的示例性实施例的图2的延时控制电路的图；
图6和图7是用于描述图1的存储器装置的操作的图；
图8A和图8B是根据发明构思的示例性实施例的图1的命令窗口生成器的图；
图9至图11是根据发明构思的示例性实施例的图1的命令窗口生成器的图；
图12是根据发明构思的示例性实施例的图1的命令窗口生成器的图；
图13是应用根据发明构思的实施例的包括命令窗口生成器的存储器装置的移动系统的示例的框图。
具体实施方式
现在，将在下文中参照附图更充分地描述本发明构思，在所述附图中，发明的元件被示出。然而，可按照许多不同形式来实施本发明构思，并且不应该将本发明构思理解为限于在此阐述的示例性实施例。
图1是根据发明构思的示例性实施例的包括命令窗口生成器140的存储器装置100的图。
参照图1，存储器装置100包括时钟缓冲器110、命令缓冲器120、命令解码器130、命令窗口生成器140、存储器单元阵列150、数据输入电路160和数据输出电路170。在一个实施例中，存储器装置100用作同步动态随机存取存储器(SDRAM)。
时钟缓冲器110基于输入时钟信号CLK生成内部时钟信号ICLK。内部时钟信号ICLK可以被提供给存储器装置100中的各种电路块。
诸如时钟使能信号CKE、芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS、写入使能信号/WE等的命令信号CMD被输入到命令缓冲器120，并且命令缓冲器120将命令信号CMD提供给命令解码器130。
命令解码器130对命令信号CMD进行解码，并且根据解码的命令信号CMD生成控制信号。命令解码器130可以根据读取命令信号CMD生成读取信号RD，根据写入命令信号CMD生成写入信号WR。读取信号RD是用于控制存储器装置100的读取操作的信号，并且可以被提供给存储器装置100中的各种电路块。写入信号WR是用于控制存储器装置100的写入操作的信号，并且可以被提供给存储器装置100中的各种电路块。
由命令解码器130生成的写入信号WR可以被提供给命令窗口生成器140并且可以用作标志信号，该标志信号用于在由存储器装置100的标准定义的写入延时WL之后生成对应于突发长度(burst length，BL)的设置在写入数据窗口上的写入命令窗口WR_WIN。例如，写入命令窗口WR_WIN是指示与写入信号WR对应的写入数据何时可用于数据总线DQ的信号。在一个实施例中，从第一逻辑电平到第二逻辑电平的信号转变指示突发长度的写入数据可用的开始时间。在信号维持第二逻辑电平时，数据可用。一旦信号从第二逻辑电平转变回第一逻辑电平，则数据不再可用。
由命令解码器130生成的读取信号RD可以被提供给命令窗口生成器140并且可以用作标志信号，该标志信号用于在由存储器装置100的标准定义的读取延时RL之后生成对应于突发长度BL的设置在读取数据窗口上的读取命令窗口RD_WIN。例如，读取命令窗口RD_WIN是可以指示从存储器单元阵列150读取的与读取信号RD对应的数据何时可用于数据总线DQ的信号。
命令窗口生成器140可以基于写入信号WR和内部时钟信号ICLK，通过预先补偿在数据写入路径上的延迟时间(delay time)，来生成设置在写入数据窗口上的写入命令窗口WR_WIN。此外，命令窗口生成器140可以基于写入信号WR和内部时间信号ICLK，通过预先补偿在写入命令路径上的延迟时间，来生成设置在写入数据窗口上的写入命令窗口WR_WIN。
在一个实施例中，命令窗口生成器140通过使用写入路径电路以及与写入路径电路串联连接的写入路径复制电路测量输入到写入路径电路的时钟信号和输出到写入路径复制电路的时钟信号之间的延迟时间，来输出延迟信号。在一个实施例中，命令窗口生成器140响应于延迟信号而生成设置在写入数据窗口上的写入命令窗口WR_WIN。例如，可以使用延迟信号来调整写入命令窗口WR_WIN，使得在数据可用时其激活的部分启动。
命令窗口生成器140可以通过基于读取信号RD和内部时钟信号ICLK预先补偿在数据读取路径和/或读取命令路径上的延迟时间，来生成在读取数据窗口上设置的读取命令窗口RD_WIN。
命令窗口生成器140可以通过使用读取路径电路以及与读取路径电路串联连接的读取路径复制电路测量输入到读取路径电路的时钟信号与输出到读取路径复制电路的时钟信号之间的延迟时间，来输出延迟信号。命令窗口生成器140可以响应于延迟信号而生成设置在读取数据窗口上的读取命令窗口RD_WIN。例如，可以使用延迟信号来调整读取命令窗口RD_WIN，使得在数据可用于数据总线DQ时其激活的部分启动。
存储器单元阵列150可以包括布置在行和列中的多个存储器单元。存储器单元可以包括一个存取晶体管和一个存储电容器。在一个实施例中，存储器单元被布置为使得存储器单元与包括字线和位线的矩阵的交叉点分别相交。
存储器单元阵列150的存储器单元可以将从位于存储器装置100的外部的存储器控制器提供的写入数据存储为内部写入数据DIN。此外，存储在存储器单元阵列150的存储器单元中的数据可以输出为读取数据DOUT。
数据输入电路160响应于写入命令窗口WR_WIN来锁存经由数据总线DQ与数据选通信号DQS同步输入的写入数据。数据输入电路160可以将锁存的写入数据作为内部写入数据DIN提供给存储器单元阵列150。在一个实施例中，数据输入电路160包括数据输入缓冲器和数据选通缓冲器。
数据输入电路160响应于设置在与写入数据对应的写入数据窗口上的写入命令窗口WR_WIN而提供内部写入数据DIN。通过预先补偿在数据写入路径和/或写入命令路径上的延迟时间，写入命令窗口WR_WIN可以通过被设置在输入到数据总线DQ的写入数据窗口上而施加到数据输入电路160。相应地，输入到数据总线DQ的写入数据可以被数据输入电路160直接锁存，并且可以作为内部写入数据DIN而被提供给存储器单元阵列150。
输入到数据总线DQ的写入数据经由设置在写入数据窗口上的写入命令窗口被直接锁存，这表示不需要为了锁存输入到数据总线DQ的写入数据而使数据输入电路160预先驱动和等待。在一个示例性实施例中，电源电压不提供给数据输入电路160，直到写入命令窗口WR_WIN从第一逻辑电平转变为第二逻辑电平为止。因此，可以减少通过存储器装置100的数据输入电路160的电流损耗，相应地，可以减少存储器装置100的功耗。
数据输出电路170响应于设置在与存储器单元阵列150的读取数据DOUT对应的读取数据窗口上的读取命令窗口RD_WIN，而将与数据选通信号DQS同步的读取数据DOUT输出到数据总线DQ。在一个实施例中，数据输出电路170包括数据输出缓冲器和数据选通缓冲器。
数据输出电路170响应于设置在读取数据窗口上的读取命令窗口RD_WIN而将读取数据DOUT输出到数据总线DQ。通过预先补偿在数据读取路径和/或读取命令路径上的延迟时间，读取命令窗口RD_WIN通过被设置在读取数据窗口上而施加到数据输出电路170。
数据输出电路170在与读取命令窗口RD_WIN对应的段期间被驱动，并且将读取数据DOUT输出到数据总线DQ。数据输出电路170不需要为了将读取数据DOUT输出到数据总线DQ而在比读取命令窗口RD_WIN宽的段期间被预先驱动和等待。在一个示例性实施例中，电源电压不提供给数据输出电路170，直到读取命令窗口RD_WIN从第一逻辑电平转变为第二逻辑电平为止。因此，可以减少通过存储器装置100的数据输出电路170的电流损耗，相应地，可以减少存储器装置100的功耗。
图2是根据发明构思的示例性实施例的图1的命令窗口生成器140的图。
参照图2，命令窗口生成器140a基于内部时钟信号ICLK、时钟冻结信号CLK_FRZ、写入延时WL和突发长度BL而生成写入命令窗口WR_WIN。写入延时WL可以被定义为附加延时AL与列地址选通CAS写入延时CWL之和(AL+CWL)，其中，列地址选通CAS写入延时CWL定义为内部写入命令和可用输入数据的第一位之间的时钟周期延迟时间段。在一个实施例中，写入延时WL是一定数量的时钟周期，突发长度BL表示一些字节或字。
在存储器装置100(图1)上电之后的初始化操作中，命令窗口生成器140a可以，例如，响应于指示存储器装置100的初始化操作的初始化信号INIT，通过预先补偿在数据写入路径和/或写入命令路径上的延迟时间，来生成写入命令窗口WR_WIN。
例如，命令窗口生成器140a可以响应于存储在存储器装置100的模式寄存器中的延迟测量信号DLY_M，通过预先补偿在数据写入路径和/或写入命令路径上的延迟时间来生成写入命令窗口WR_WIN。可选择地，命令窗口生成器140a可以响应于存储器装置100的测试信号TEST，通过预先补偿在数据写入路径和/或写入命令路径上的延迟时间来生成写入命令窗口WR_WIN。
命令窗口生成器140a包括分频器202(例如，分频电路)、时钟冻结器204、第一多路复用器206和第二多路复用器210、写入路径电路208、写入路径复制电路212、延迟测量电路214和延时控制电路216。
分频器202接收从时钟缓冲器110(图1)提供的内部时钟信号ICLK，并且将内部时钟信号ICLK的频率除以2以生成第一时钟信号ACLK。第一时钟信号ACLK被提供给时钟冻结器204。
时钟冻结器204接收第一时钟信号ACLK，并且响应于时钟冻结信号CK_FRZ在一定段期间使第一时钟信号ACLK禁用，以输出第二时钟信号BCLK。在一个实施例中，时钟冻结器204通过速止电路(shortstop circuit)来实现。在图3A中示出的实施例中，时钟冻结器204包括与非(NAND)门301和反相器303，其中，第一时钟信号ACLK和时钟冻结信号CK_FRZ被输入到NAND门301，NAND门301的输出被输入到反相器303，反相器303输出第二时钟信号BCLK。
图3B中示出分频器202和时钟冻结器204的操作。在图3B中，内部时钟信号ICLK的频率除以2以生成第一时钟信号ACLK，第一时钟信号ACLK的与时钟冻结信号CLK_FRZ的逻辑低(logic low)对应的段被禁用以生成第二时钟信号BCLK。第二时钟信号BCLK具有与时钟冻结信号CK_FRZ的逻辑低段对应的冻结段FRZ。第二时钟信号BCLK的冻结段FRZ用于将由延迟测量电路214测量的延迟信号DLY转换为内部时钟信号ICLK的周期数，以下将更详细地对此进行描述。
返回到图2，由时钟冻结器204输出的第二时钟信号BCLK被提供给第一多路复用器206和延迟测量电路214。第一多路复用器206经由第一输入端子接收第二时钟信号BCLK，经由第二输入端子接收写入延时控制信号WL_CTL，并且响应于初始化信号INIT选择第二时钟信号BCLK和写入延时控制信号WL_CTL之一，并且经由输出端子来输出所选择的信号。例如，第一多路复用器206可以响应于初始化信号INIT的逻辑低来输出第二时钟信号BCLK，响应于初始化信号INIT的逻辑高来输出写入延时控制信号WL_CTL。从延时控制电路216提供写入延时控制信号WL_CTL。
例如，第一多路复用器206可以响应于存储在模式寄存器中的延迟测量信号DLY_M来选择第二时钟信号BCLK和写入延时控制信号WL_CTL之一并且输出所选择的信号。可选择地，第一多路复用器206可以响应于存储器装置100的测试信号TEST来选择第二时钟信号BCLK和写入延时控制信号WL_CTL之一并且输出所选择的信号。
第一多路复用器206可以响应于初始化信号INIT的逻辑低而选择第二时钟信号BCLK，并且将选择的第二时钟信号BCLK提供给写入路径电路208。写入路径电路208可以包括作为数据写入路径部分的电路部分和作为写入命令路径部分的电路部分。数据写入路径可以包括：包括在数据输入电路160中的数据输入缓冲器和数据选通缓冲器。在一个实施例中，写入命令路径包括命令缓冲器120(图1)和命令解码器130(图1)。
写入路径电路208可以接收第二时钟信号BCLK，并且在第一延迟时间tD之后输出第二时钟信号BCLK，其中，第一延迟时间tD是数据写入路径和/或写入命令路径上的延迟时间的和。写入路径电路208的输出被提供给第二多路复用器210。
第二多路复用器210响应于初始化信号INIT而将写入路径电路208的输出输出到第一输出端子或第二输出端子。第二多路复用器210可以响应于初始化信号INIT的逻辑高而将写入路径电路208的输出输出到第一输出端子，响应于初始化信号INIT的逻辑低而将写入路径电路208的输出输出到第二输出端子。第二多路复用器210的第一输出端子的输出被提供为写入命令窗口WR_WIN，第二输出端子的输出被提供至写入路径复制电路212。
例如，第二多路复用器210可以响应于存储在模式寄存器中的延迟测量信号DLY_M，而将写入路径电路208的输出输出到第一输出端子或第二输出端子。可选择地，第二多路复用器210可以响应于存储器装置100的测试信号TEST，而将写入路径电路208的输出输出到第一输出端子或第二输出端子。
写入路径复制电路212可以具有与写入路径电路208相同的结构。写入路径复制电路212向延迟测量电路214输入写入路径电路208的输出，其中，写入路径电路208的输出通过第二多路复用器210的第二输出端子来输出。写入路径复制电路212可以在与写入路径电路208的第一延迟时间tD相同的第一延迟时间tD之后输出写入路径电路208的输出。
至写入路径复制电路212的输入是在初始化信号INIT处于逻辑低时经由第一多路复用器206、写入路径电路208和第二多路复用器210提供的时钟冻结器204的第二时钟信号BCLK。因为由第一多路复用器206和第二多路复用器210执行的选择操作是相对简单的，所以第一多路复用器206和第二多路复用器210的延迟时间可以忽略。相应地，输入到写入路径复制电路212的第二时钟信号BCLK可以被延迟延迟时间2×tD(其为写入路径电路208的第一延迟时间tD和写入路径复制电路212的第一延迟时间tD之和)而输出为第三时钟信号BCLK_DLY。通过写入路径复制电路(tD)212将第三时钟信号BCLK_DLY提供给延迟测量电路214。
输入到写入路径电路208的第二时钟信号BCLK和第三时钟信号BCLK_DLY被输入到延迟测量电路214，并且延迟测量电路214通过测量第二时钟信号BCLK与第三时钟信号BCLK_DLY之间的延迟时间而输出延迟信号DLY。延迟信号DLY表示写入路径电路208和写入路径复制电路212的延迟时间之和2×tD。
如图4所示，由延迟测量电路214输出的延迟时间DLY可以被定义为在第三时钟信号BCLK_DLY的冻结段FRZ内计数出的第二时钟信号BCLK的周期数。在图4中，例如，在第三时钟信号BCLK_DLY的冻结段FRZ内计数了3个周期的第二时钟信号BCLK。相应地，延迟信号DLY作为“3”个计数出的周期数被提供给延时控制电路216。
将延迟测量电路214的延迟信号DLY定义为在第三时钟信号BCLK_DLY的冻结段FRZ中计数出的第二时钟信号BCLK的周期数的原因是，因为可以将计数出的周期数应用于内部时钟信号ICLK，并且内部时钟信号ICLK的与相应计数出的周期数对应的延迟时间可以用作延迟信号DLY。
第三时钟信号BCLK_DLY通过写入路径电路208和写入路径复制电路212来生成，其中，在写入路径电路208和写入路径复制电路212中第二时钟信号BCLK被延迟两个相同的第一延迟时间tD，并且第二时钟信号BCLK是基于内部时钟信号ICLK的频率除以2而生成的。因此，可以通过将在第三时钟信号BCLK_DLY的冻结段FRZ中计数出的第二时钟信号BCLK的周期数转换为内部时钟信号ICLK的周期数，来获得延迟信号DLY。
经由被转换为内部时钟信号ICLK的周期数的延迟信号DLY，可以估计写入路径电路208的第一延迟时间tD，其中，写入路径电路208的第一延迟时间tD对应于与写入路径电路208的第一延迟时间tD和写入路径复制电路212的第一延迟时间tD之和一样大的延迟时间2×tD一半。相应地，写入路径电路208的第一延迟时间tD可以理解为与转换的内部时钟信号ICLK的周期数对应的延迟时间。
延时控制电路216基于写入延时WL和突发长度BL根据内部时钟信号ICLK和延迟信号DLY来生成写入延时控制信号WL_CTL。延时控制电路216可以在从写入延时WL提前延迟信号DLY的点，生成与内部时钟信号ICLK同步的写入延时控制信号WL_CTL。
可以在从写入延时WL减去与延迟信号DLY对应的转换的内部时钟信号ICLK的周期数的点(WL-DLY)，生成写入延时控制信号WL_CTL。即，写入延时控制信号WL_CTL可以在写入延时WL内的在写入路径电路208的第一延迟时间tD之前生成。此外，写入延时控制信号WL_CTL可以在对应于突发长度BL的段期间被激活。写入延时控制信号WL_CTL被提供给第一多路复用器206的第二输入端子。
在命令窗口生成器140a中，针对用于设置各种操作模式的存储器装置100(图1)的初始化操作，初始化信号INIT可以例如被设置为逻辑低。当初始化操作完成时，初始化信号INIT可以例如被设置为逻辑高。第一多路复用器206响应于初始化信号INIT的逻辑高，来选择输入到第二输入端子的写入延时控制信号WL_CTL，并且将写入延时控制信号WL_CTL提供给写入路径电路208。
提供给写入路径电路208的写入延时控制信号WL_CTL经过通过写入路径电路208而被延迟写入路径电路208的第一延迟时间tD。相应地，因为在写入延时WL内的在写入路径电路208的第一延迟时间tD之前生成的写入延时控制信号WL_CTL被延迟写入路径电路208的第一延迟时间tD，所以写入路径电路208的输出可以是对应于写入延时WL的输出。写入路径电路208的输出被提供给第二多路复用器210。
第二多路复用器210响应于初始化信号INIT的逻辑高而提供写入路径电路208的输出作为写入命令窗口WR_WIN。因为写入路径电路208的输出对应于写入延时WL，并且对应于突发长度BL，所以写入命令窗口WR_WIN可以以写入延时WL通过被设置在与突发长度BL对应的写入数据窗口上来生成。
写入命令窗口WR_WIN被提供给数据输入电路160(图1)，数据输入电路160可以响应于写入命令窗口WR_WIN而直接锁存输入到数据总线DQ的写入数据。数据输入电路160不需要被预先驱动和等待以锁存写入数据，因此，可以减少数据输入电路160的电流损耗。相应地，可以减少存储器装置100(图1)的功耗。
图5是根据发明构思的示例性实施例的图2的延时控制电路216的图。
参照图5，延时控制电路216包括寄存器502和延时控制信号生成电路504。寄存器502存储从延迟测量电路214提供的延迟信号DLY，并且将延迟信号DLY提供给延时控制信号生成电路504。
延时控制信号生成电路504接收写入延时WL、突发长度BL和延迟信号DLY，并且比写入延时WL提前延迟信号DLY来生成与内部时钟信号ICLK同步的写入延时控制信号WL_CTL。基于内部时钟信号ICLK提供写入延时WL和突发长度BL。
在延时控制信号生成电路504中，通过从写入延时WL减去与延迟信号DLY对应的内部时钟信号ICLK的周期数的操作，写入延时控制信号WL_CTL可以比写入延时WL提前延迟信号DLY而与内部时钟信号ICLK同步。在一个实施例中，写入延时控制信号WL_CTL在与写入数据的突发长度BL对应的段期间被激活。
图6是用于描述图1的存储器装置100的写入操作的图。在存储器装置100的写入操作中，写入延时WL是14个周期，突发长度BL是8个单位(例如，字、双字、字节等)的数据。
参照图6和图2，对应于8的突发长度BL的写入数据以写入延时被输入到数据总线DQ。例如，在相对于内部时钟信号ICLK的点0处接收到写入命令WR。在相对于内部时钟信号ICLK的点14(对应于14个周期的写入延时)，与8个数据单位的突发长度BL对应的写入数据开始输入到数据总线DQ。
例如，当在延迟测量电路214中测量的延迟信号DLY的周期数为3时，写入延时控制信号WL_CTL在相对于内部时钟信号ICLK的点11处被激活，这是通过从写入延时WL(即，14个周期)减去延迟信号DLY的周期数(即，3个周期)而获得的。此外，根据8个数据单位的突发长度BL的操作，写入延时控制信号WL_CTL在内部时钟信号ICLK的4个时钟周期期间被激活。
写入延时控制信号WL_CTL通过被延迟写入路径电路208的第一延迟时间tD而输出为写入命令窗口WR_WIN。延迟信号DLY表示由内部时钟信号ICLK的周期数指示的写入路径电路208的第一延迟时间tD，因此，通过从写入延时控制信号WL_CTL延迟作为延迟信号DLY的内部时钟信号ICLK的周期数(即，3个周期)而输出写入命令窗口WR_WIN。
写入命令窗口WR_WIN通过被设置在写入数据窗口上而生成，该写入数据窗口在写入延时WL的结束点处与突发长度BL对应。相应地，数据输入电路160可以经由设置在写入数据窗口上的写入命令窗口WR_WIN直接锁存输入到数据总线DQ的写入数据。
返回到图2，输出到第二多路复用器210的第一输出端子的写入延时控制信号WL_CTL可以被提供给一边沿同步电路(one edge synchronizing circuit)220。
如图7中所示，一边沿同步电路220生成写入命令窗口WR_WIN，所述写入命令窗口WR_WIN具有在与突发长度BL对应的写入数据窗口之前的内部时钟信号ICLK的一个边沿被激活并且在写入数据窗口之后的内部时钟信号ICLK的一个边沿被禁用的窗口。写入命令窗口WR_WIN可以设置为比写入数据窗口宽内部时钟信号ICLK的一个时钟周期。
写入命令窗口WR_WIN被提供给数据输入电路160(图1)，数据输入电路160可以响应于在写入数据窗口之前和/或之后比写入数据窗口宽内部时钟信号ICLK的一个边沿的写入命令窗口WR_WIN，而锁存写入数据。数据输入电路160可以确保用于锁存写入数据的余量(margin)并且使驱动等待时间最小化，从而减少其电流损耗。相应地，可以减少存储器装置100(图1)的功耗。
图8A和图8B是根据发明构思的示例性实施例的图1的命令窗口生成器140的图。
参照图8A，命令窗口生成器140b与图2的命令窗口生成器140a不同在于：在命令窗口生成器140b中，输出到延迟测量电路814的输出信号P_DLY通过输入了第二时钟信号BCLK和第三时钟信号BCLK_DLY的触发器813的输出来确定。
在命令窗口生成器140b中的分频器802、时钟冻结器804、第一多路复用器806和第二多路复用器810、写入路径电路808、写入路径复制电路812、延时控制电路816和一边沿同步电路820可以分别具有与图2的分频器202、时钟冻结器204、第一多路复用器206和第二多路复用器210、写入路径电路208、写入路径复制电路212、延时控制电路216和一边沿同步电路220相同的结构和功能。
作为第一多路复用器806的输出的第二时钟信号BCLK和作为写入路径复制电路812的输出的第三时钟信号BCLK_DLY作为输入被提供给触发器813。触发器813可以包括S-R触发器。第二时钟信号BCLK被输入到触发器813的S输入端子，第三时钟信号BCLK_DLY被输入到触发器813的R输入端子，触发器813的输出端子被提供给延迟测量电路814。
如图8B中所示，触发器813可以输出输出信号P_DLY，其中，输出信号P_DLY响应于输入到S输入端子的第二时钟信号BCLK的冻结段FRZ之后被激活，并且响应于输入到R输入端子的第三时钟信号BCLK_DLY的冻结段FRZ之后被禁用。触发器813的输出信号P_DLY被提供给延迟测量电路814。延迟测量电路814可以通过对由触发器813输出的输出信号P_DLY的脉冲宽度按照第二时钟信号BCLK的周期数进行计数，来输出延迟信号DLY。
在图8A中，作为延迟测量电路814的延迟信号DLY的计数出的第二时钟信号BCLK的周期数可以被转换为内部时钟信号ICLK的周期数，并且可以被提供给延时控制电路816。延迟信号DLY表示由内部时钟信号ICLK的周期数指示的写入路径电路808的第一延迟时间tD。延时控制电路816可以基于写入延时WL和突发长度BL来生成写入延时控制信号WL_CTL，可以从写入延时WL提前延迟信号DLY的转换的内部时钟信号ICLK的周期数来生成写入延时控制信号WL_CTL。
写入路径电路808输入写入延时控制信号WL_CTL，并且通过将写入延时控制信号WL_CT延迟写入路径电路808的第一延迟时间tD来输出写入命令窗口WR_WIN。写入命令窗口WR_WIN通过从写入延时控制信号WL_CTL延迟作为延迟信号DLY的内部时钟信号ICLK的周期数而被输出。相应地，写入命令窗口WR_WIN通过被设置在写入数据窗口上而生成，该写入数据窗口在写入延时WL的结束点处与突发长度BL对应。
根据实施例，为了确保用于锁存写入数据的余量，命令窗口生成器140b通过使用一边沿同步电路820，将写入命令窗口WR_WIN调整为具有在与突发长度BL对应的写入数据窗口之前的内部时钟信号ICLK的一个边沿被激活并且在写入数据窗口之后的内部时钟信号ICLK的一个边沿被禁用的窗口。
图9至图11是根据发明构思的示例性实施例的图1的命令窗口生成器140c的图。
参照图9，命令窗口生成器140c与图2的命令窗口生成器140a的不同在于：命令窗口生成器140c包括读取路径电路908和读取路径复制电路912，而不是写入路径电路208和写入路径复制电路212。
在命令窗口生成器140c中的分频器902、时钟冻结器904、第一多路复用器906和第二多路复用器910、延迟测量电路914、延时控制电路916和一边沿同步电路920可以分别具有与图2的分频器202、时钟冻结器204、第一多路复用器206和第二多路复用器210、延迟测量电路214、延时控制电路216和一边沿同步电路220相同的结构和功能。
读取路径电路908可以包括作为数据读取路径部分的电路部分和作为读取命令路径部分的电路部分。在一个实施例中，数据读取路径包括：包括在数据输出电路170(图1)中的数据输出缓冲器和数据选通缓冲器。读取命令路径可以包括命令缓冲器120(图1)和命令解码器130(图1)。
读取路径电路908可以接收经由第一多路复用器906发送的第二时钟信号BCLK，并且在第一延迟时间tD(其为在数据读取路径和/或数据命令路径上的延迟时间的和)之后输出第二时钟信号BCLK。读取路径电路908的输出被提供给第二多路复用器910。
第二多路复用器910响应于初始化信号INIT、延迟测量信号DLY_M或测试信号TEST而将读取路径电路908的输出输出到第一输出端子或第二输出端子。第二多路复用器910的第一输出端子提供读取命令窗口RD_WIN，第二输出端子连接到读取路径复制电路912。
读取路径复制电路912可以具有与读取路径电路908相同的结构。读取路径复制电路912输入由第二多路复用器910的第二输出端子输出的读取路径电路908的输出。读取路径复制电路912可以在与读取路径电路908的第一延迟时间tD相同的第一延迟时间tD之后输出读取路径电路908的输出。
至读取路径复制电路912的输入是，例如，在初始化信号INIT处于逻辑低时经由第一多路复用器906、读取路径电路908和第二多路复用器910提供的由时钟冻结器904输出的第二时钟信号BCLK。相应地，输入到读取路径复制电路912的第二时钟信号BCLK可以通过被延迟延迟时间2×tD(其为读取路径电路908的第一延迟时间tD和读取路径复制电路912的第一延迟时间tD之和)而输出为第三时钟信号BCLK_DLY。第三时钟信号BCLK_DLY被提供给延迟测量电路914。
延迟测量电路914可以通过对第三时钟信号BCLK_DLY的冻结段FRZ按照第二时钟信号BCLK的周期数进行计数而输出延迟信号DLY。作为延迟测量电路914的延迟信号DLY的计数出的第二时钟信号BCLK的周期数被转换为内部时钟信号ICLK的周期数，并且被提供给延时控制电路916。延迟信号DLY表示由内部时钟信号ICLK的周期数指示的读取路径电路908的第一延迟时间tD。
延时控制电路916基于读取延时RL和突发长度BL来生成读取延时控制信号RL_CTL，读取延时控制信号RL_CTL可以从读取延时RL提前延迟信号DLY的转换的内部时钟信号ICLK的周期数而生成。
读取路径电路908接收读取延时控制信号RL_CTL的输入，并且通过将读取延时控制信号RL_CTL延迟读取路径电路908的第一延迟时间tD来输出读取命令窗口RD_WIN。通过将读取延时控制信号RL_CTL延迟作为延迟信号DLY的内部时钟信号ICLK的周期数来输出读取命令窗口RD_WIN。相应地，读取命令窗口RD_WIN通过被设置在读取数据窗口上而生成，读取数据窗口在读取延时RL结束的点处与突发长度BL对应。
在图10中，在存储器装置100(图1)的读取操作中，读取延时RL是14个周期，突发长度BL是8个数据单位。
与8个数据单位的突发长度BL对应的读取数据是在读取延时RL之后从存储器单元阵列150(图1)输出的。例如，在相对于内部时钟信号ICLK的点0处接收读取命令RD。在相对于内部时钟信号ICLK的点14(对应于14个周期的读取延时RL)处，对应于8个数据单位的突发长度BL的读取数据开始从存储器单元阵列150输出。
例如，当在延迟测量电路914(图9)中测量的延迟信号DLY的周期数为3时，读取延时控制信号RL_CTL可以在相对于内部时钟信号ICLK的点11处被激活，这是通过从读取延时RL(即，14个周期)减去延迟信号DLY的周期数(即，3个周期)而获得的。此外，根据8个数据单位的突发长度BL的操作，读取延时控制信号RL_CTL在内部时钟信号ICLK的4个时钟周期期间被激活。
读取延时控制信号RL_CTL通过被延迟读取路径电路908(图9)的第一延迟时间tD而输出为读取命令窗口RD_WIN。延迟信号DLY表示由内部时钟信号ICLK的周期数指示的读取路径电路908的第一延迟时间tD，因此，通过将读取延时控制信号RL_CTL延迟作为延迟信号DLY的内部时钟信号ICLK的周期数3来输出读取命令窗口RD_WIN。
读取命令窗口RD_WIN通过被设置在读取数据窗口上而生成，该读取数据窗口在读取延时RL结束的点处与突发长度BL对应。相应地，数据输出电路170(图1)可以经由设置在读取数据窗口上的读取命令窗口RD_WIN锁存读取数据，并且将读取数据输出到数据总线DQ。
在图9中，命令窗口生成器140c通过使用一边沿同步电路920，可以将读取命令窗口RD_WIN调整为具有在与突发长度BL对应的读取数据窗口之前的内部时钟信号ICLK的一个边沿被激活并且在读取数据窗口之后的内部时钟信号ICLK的一个边沿被禁用的窗口，如图11中所示。
读取命令窗口RD_WIN可以设置为比读取数据窗口宽内部时钟信号ICLK的一个时钟周期。例如，图11中示出的读取数据窗口对应于突发长度BL的突发数据的持续时间。数据输出电路170(图1)可以响应于在读取数据窗口之前和/或之后比读取数据窗口宽内部时钟信号ICLK的一个边沿的读取命令窗口RD_WIN，而锁存读取数据，并且将读取数据输出到数据总线DQ。数据输出电路170可以确保用于锁存读取数据的余量并且使驱动等待时间最小化，从而减少其电流损耗。相应地，可以减少存储器装置100(图1)的功耗。在一个示例性实施例中，抑制供应到数据输出电路的电力，直到读取命令窗口RD_WIN在数据读取窗口期间数据可用之前的一个时钟边沿处从第一逻辑电平转换为第二逻辑电平为止。
图12是根据发明构思的示例性实施例的图1的命令窗口生成器140d的图。
参照图12，命令窗口生成器140d与图8A的命令窗口生成器140b的不同在于：命令窗口生成器140d包括读取路径电路1208和读取路径复制电路1212，而不是写入路径电路808和写入路径复制电路812。
在命令窗口生成器140d中的分频器1202、时钟冻结器1204、第一多路复用器1206和第二多路复用器1210、触发器1213、延迟测量电路1214、延时控制电路1216和一边沿同步电路1220可以分别具有与图8A的分频器802、时钟冻结器804、第一多路复用器806和第二多路复用器810、触发器813、延迟测量电路814、延时控制电路816和一边沿同步电路820相同的结构和功能。
读取路径电路1208可以接收经由第一多路复用器1206发送的第二时钟信号BCLK，并且在第一延迟时间tD(其为在数据读取路径和/或数据命令路径上的延迟时间的和)之后输出第二时钟信号BCLK。读取路径电路1208的输出被提供给第二多路复用器1210。
读取路径复制电路1212可以具有与读取路径电路1208相同的结构。读取路径复制电路1212接收从第二多路复用器1210的第二输出端子输出的读取路径电路1208的输出作为输入。读取路径复制电路1212可以在与读取路径电路1208的第一延迟时间tD相同的第一延迟时间tD之后输出读取路径电路1208的输出。
作为第一多路复用器1206的输出的第二时钟信号BCLK和作为读取路径复制电路1212的输出的第三时钟信号BCLK_DLY作为输入被提供给触发器1213。第二时钟信号BCLK可以被输入到触发器1213的S输入端子，第三时钟信号BCLK_DLY可以被输入到触发器1213的R输入端子，输出信号P_DLY可以从触发器1213的输出端子来输出。
触发器1213的输出信号P_DLY被提供给延迟测量电路1214。延迟测量电路1214可以通过对由触发器1213的输出信号P_DLY的脉冲宽度按照第二时钟信号BCLK的周期数进行计数，来输出延迟信号DLY。作为延迟测量电路1214的延迟信号DLY的计数出的第二时钟信号BCLK的周期数可以被转换为内部时钟信号ICLK的周期数并且被提供给延时控制电路1216。
延时控制电路1216可以基于读取延时RL和突发长度BL来生成读取延时控制信号RL_CTL，可以在读取延时RL内提前与延迟信号DLY对应的转换的内部时钟信号ICLK的周期数来生成读取延时控制信号RL_CTL。
读取路径电路1208接收读取延时控制信号RL_CTL作为输入，并且通过将读取延时控制信号RL_CTL延迟读取路径电路1208的第一延迟时间tD来输出读取命令窗口RD_WIN。通过将读取延时控制信号RL_CTL延迟作为延迟信号DLY的内部时钟信号ICLK的周期数而输出读取命令窗口RD_WIN。相应地，读取命令窗口RD_WIN可以对应于读取数据窗口而生成，该读取数据窗口在读取延时RL结束的点处与突发长度BL对应。
根据发明构思的示例性实施例，为了确保用于锁存读取数据的余量，命令窗口生成器140d通过使用一边沿同步电路1220，将读取命令窗口RD_WIN调整为具有在与突发长度BL对应的读取数据窗口之前的内部时钟信号ICLK的一个边沿被激活并且在读取数据窗口之后的内部时钟信号ICLK的一个边沿被禁用的窗口。例如，读取命令窗口RD_WIN在读取数据窗口结束之后的一个时钟边沿被禁用(例如，从第二逻辑电平设置为第一逻辑电平)。读取命令窗口RD_WIN可以设置为比读取数据窗口宽内部时钟信号ICLK的一个时钟周期。例如，读取命令窗口RD_WIN可以在读取数据窗口开始之前的半个周期被激活，并且在读取数据窗口结束之后的半个周期被禁用。
响应于在读取数据窗口之前和/或之后比读取数据窗口宽内部时钟信号ICLK的一个边沿的读取命令窗口RD_WIN，数据输出电路170(图1)可以锁存读取数据，并且将读取数据输出到数据总线DQ。数据输出电路170可以确保用于锁存读取数据的余量并且使驱动等待时间最小化，从而减少其电流损耗。相应地，可以减少存储器装置100(图1)的功耗。
图13是应用根据发明的实施例的包括命令窗口生成器的存储器装置的移动系统1300的示例的框图。
参照图13，移动系统1300包括经由总线1302彼此连接的应用处理器1310、连接单元1320、第一存储器装置1330、第二存储器装置1340、用户接口1350和电源1360。第一存储器装置1330可以是易失性存储器装置，第二存储器装置1340可以是非易失性存储器装置。
根据实施例，移动系统1300可以包括移动系统，诸如，移动手机、智能手机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字照相机、音乐播放器、便携式游戏机、导航系统等。
应用处理器1310可以执行提供因特网浏览器、游戏、视频等的应用。根据实施例，应用处理器1310包括单核处理器或多核处理器。例如，应用处理器1310可以包括双核处理器、四核处理器或六核处理器。此外，根据实施例，应用处理器1310还包括位于应用处理器1310的内部或外部的高速缓冲存储器。
连接单元1320可以与外部装置执行无线或有线通信。例如，连接单元1320可以包括能够有线或无线通信的收发器。例如，连接单元1320可以执行以太网通信、近场通信(NFC)、射频识别(RFID)通信、移动电信、存储器卡通信、通用串行总线(USB)通信等。例如，连接单元1320可以包括基带芯片组，并且可以支持诸如全球移动通信系统/标准(GSM)、通用分组无线服务(GPRS)、宽带码分多址(WCDMA)、HSxPA等的通信。
作为易失性存储器装置的第一存储器装置1330可以将由应用处理器1310处理的数据存储为写入数据，或者用作工作存储器。第一存储器装置1330可以包括命令窗口生成器1332，命令窗口生成器1332在接收到命令的一定的延时之后生成用于处理与所述命令相联系的数据的命令窗口，其中，所述命令可以与时钟信号同步。
通过使用写入路径电路和具有与写入路径电路相同的结构并且与写入路径电路串联连接的写入路径复制电路，命令窗口生成器1332可以生成延迟信号，该延迟信号通过将输入到写入路径电路的具有冻结段的第二时钟信号与从写入路径复制电路输出的第三时钟信号之间的延迟时间转换为内部时钟信号的周期数而获得。此外，命令窗口生成器1332可以响应于写入延时和延迟信号，而生成设置在数据窗口上的命令窗口，该数据窗口与写入数据的突发长度对应。
通过使用读取路径电路和具有与读取路径电路相同的结构并且与读取路径电路串联连接的读取路径复制电路，命令窗口生成器1332可以生成延迟信号，该延迟信号通过将输入到读取路径电路的具有冻结段的第二时钟信号与从读取路径复制电路输出的第三时钟信号之间的延迟时间转换为内部时钟信号的周期数而获得。此外，命令窗口生成器1332可以响应于读取延时和延迟信号，而生成设置在数据窗口上的命令窗口，该数据窗口与读取数据的突发长度对应。
作为非易失性存储器装置的第二存储器装置1340可以存储用于引导移动系统1300的引导映像。例如，非易失性存储器装置1340可以实现为以下存储器，诸如电可擦可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)、电阻式随机存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁性随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或与其类似的存储器。
用户接口1350可以包括诸如键盘、触摸屏等的至少一个输入装置和/或诸如扬声器、显示装置等的至少一个输出装置。电源1360可以施加操作电压。此外，根据实施例，移动系统1300还可以包括照相机图像处理器(CIP)以及诸如存储器卡、固态驱动器(SSD)、硬盘驱动器(HDD)、CD-ROM等的存储装置。
虽然已经参照本发明构思的实施例来具体地示出和描述了本发明构思，但是将理解的是，在不脱离本发明构思的精神和范围的情况下，可以做出形式和细节上的各种改变。

Claims (20)

1.一种命令窗口生成器，被配置为在接收到命令的一定的延时之后生成用于处理与所述命令相关联的数据的命令窗口，所述命令窗口生成器包括：
时钟冻结器电路，被配置为：接收从输入时钟信号分频出的第一时钟信号，并且从第一时钟信号生成第二时钟信号，其中，第二时钟信号具有与时钟冻结信号的逻辑低段对应的冻结段；
第一电路，被配置为：接收第二时钟信号作为输入，并且在第一延迟时间之后输出第二时钟信号；
第二电路，具有与第一电路相同的结构，并且被配置为接收第一电路的输出作为输入并且在第一延迟时间之后输出第三时钟信号；以及
延迟测量电路，被配置为：接收第二时钟信号和第三时钟信号作为输入，通过将第二时钟信号与第三时钟信号之间的延迟时间转换为输入时钟信号的周期数而生成延迟信号，并且使用延迟信号将命令窗口生成为与所述数据的数据窗口对应。
2.根据权利要求1所述的命令窗口生成器，其中，延迟测量电路在从所述延时减去第二时钟信号与第三时钟信号之间的延迟时间的点处生成延时控制信号，并且
第一电路接收延时控制信号作为输入，并且在第一延迟时间之后输出命令窗口。
3.根据权利要求1所述的命令窗口生成器，其中，延迟测量电路将在第三时钟信号的冻结段中计数出的第二时钟信号的周期数输出为延迟信号，并且将延迟信号的第二时钟信号的周期数转换为输入时钟信号的周期数。
4.根据权利要求1所述的命令窗口生成器，其中，所述命令窗口生成器还包括：延时控制电路，被配置为基于所述延时和突发长度来生成延时控制信号，并且
延时控制电路被配置为在所述延时内的在延迟信号的转换的输入时钟信号的所述周期数之前生成延时控制信号。
5.根据权利要求4所述的命令窗口生成器，其中，延时控制信号生成为在对应于突发长度的时段期间被激活。
6.根据权利要求5所述的命令窗口生成器，所述命令窗口生成器还包括：
一边沿同步电路，被配置为将由第一电路输出的命令窗口设置为使得命令窗口具有在数据窗口之前的输入时钟信号的一个边沿被激活并且在数据窗口之后的输入时钟信号的一个边沿被禁用的窗口。
7.根据权利要求1所述的命令窗口生成器，其中，第一电路包括数据写入路径的电路部分和写入命令路径的电路部分。
8.根据权利要求1所述的命令窗口生成器，其中，第一电路包括数据读取路径的电路部分和读取命令路径的电路部分。
9.一种存储器装置，所述存储器装置包括：
存储器单元阵列，包括多个存储器单元；
时钟缓冲器，被配置为：响应于输入到时钟缓冲器的时钟信号而生成内部时钟信号；
命令解码器，被配置为：通过对接收的与内部时钟信号同步的命令进行解码来生成命令信号；
命令窗口生成器，被配置为：在接收到命令的一定延时之后生成用于处理与所述命令相关联的数据的命令窗口；以及
输入和输出缓冲器，被配置为：响应于命令窗口而接收写入数据并且将写入数据提供给存储器单元阵列，将从存储器单元阵列读取的读取数据提供给数据总线，
其中，命令窗口生成器被配置为：通过使用第一电路和具有与第一电路相同的结构并且与第一电路串联连接的第二电路，通过将输入到第一电路的第二时钟信号与从第二电路输出的第三时钟信号之间的延迟时间转换为内部时钟信号的周期数，来生成延迟信号，并且使用延迟信号来将命令窗口调整为对应于与所述命令相关联的数据的数据窗口。
10.根据权利要求9所述的存储器装置，其中，命令窗口生成器包括：
时钟冻结器电路，被配置为：接收从内部时钟信号分频出的第一时钟信号，并且从第一时钟信号生成第二时钟信号，其中，第二时钟信号具有与时钟冻结信号的逻辑低段对应的冻结段；
第一电路，被配置为：接收第二时钟信号作为输入，并且在第一延迟时间之后输出第二时钟信号；
第二电路，具有与第一电路相同的结构，并且被配置为接收第一电路的输出作为输入并且在第一延迟时间之后输出第三时钟信号；以及
延迟测量电路，被配置为：接收第二时钟信号和第三时钟信号作为输入并且生成延迟信号；以及
延时控制信号生成器，被配置为：基于写入数据或读取数据的所述延时和突发长度来生成延时控制信号，其中，在所述延时内的在延迟信号的转换的内部时钟信号的周期数之前生成延时控制信号，
其中，第一电路被配置为接收延时控制信号作为输入，并且在第一延迟时间之后输出命令窗口。
11.根据权利要求10所述的存储器装置，其中，延迟测量电路将在第三时钟信号的冻结段中计数出的第二时钟信号的周期数输出为延迟信号，并且将延迟信号的第二时钟信号的周期数转换为内部时钟信号的周期数。
12.根据权利要求10所述的存储器装置，命令窗口生成器还包括将输出信号输出到延迟测量电路的触发器，其中，触发器的第一输入端子接收第二时钟信号，触发器的第二输入端子接收第三时钟信号。
13.根据权利要求10所述的存储器装置，其中，命令窗口生成器还包括：
第一多路复用器，被配置为：包括接收第二时钟信号的第一输入端子和接收延时控制信号的第二输入端子，其中，第一多路复用器响应于控制信号输出第二时钟信号和延时控制信号之一；以及
第二多路复用器，被配置为：响应于控制信号，从第二多路复用器的第一输出端子和第二多路复用器的第二输出端子之一输出第一电路的输出，
其中，第二多路复用器的第一输出端子提供命令窗口，第二多路复用器的第二输出端子的输出被提供到第二电路。
14.根据权利要求13所述的存储器装置，其中，控制信号是指示存储器装置的初始化操作的初始化信号、存储在所述存储器装置的模式寄存器中的延迟测量信号、以及所述存储器装置的测试信号中的一个。
15.根据权利要求10所述的存储器装置，其中，命令窗口生成器还包括：一边沿同步电路，被配置为将第一电路输出的命令窗口设置为使得命令窗口具有在数据窗口之前的内部时钟信号的一个边沿被激活并且在数据窗口之后的内部时钟信号的一个边沿被禁用的窗口。
16.一种存储器装置，所述存储器装置包括：
存储器单元阵列，包括多个存储器单元；
数据锁存器，根据时序控制信号而锁存要被写入到存储器单元阵列的数据，或者锁存从存储器单元读取的数据；
时钟分频电路，被配置为：对输入时钟信号执行分频操作，以生成第一时钟信号；
速止电路，被配置为：将第一时钟信号的一段设置为恒定电平以生成第二时钟信号；
第一电路，被配置为：接收第二时钟信号作为输入，并且在第一延迟时间之后输出第二时钟信号；
第二电路，被配置为：接收第一电路的输出作为输入，并且在第一延迟时间之后输出第三时钟信号；
第三电路，被配置为：通过将第二时钟信号与第三时钟信号之间的延迟时间转换为输入时钟信号的周期数而生成时序控制信号。
17.根据权利要求16所述的存储器装置，其中，第一电路具有与第二电路相同的结构。
18.根据权利要求16所述的存储器装置，其中，在所述数据在数据总线上可用的数据窗口期间，时序控制信号被激活。
19.根据权利要求18所述的存储器装置，其中，时序控制信号被额外地激活在数据窗口之前和之后的输入时钟信号的半个时钟信号。
20.根据权利要求19所述的存储器装置，所述存储器装置还包括被配置为执行额外激活的一边沿同步电路。
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