KR101589542B1 - 라이트드라이빙 장치 - Google Patents

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Abstract

라이트드라이빙 장치는 데이터스트로브신호의 천이시점에 응답하여 정렬신호를 생성하는 버퍼부와 라이트커맨드에 응답하여 소정구간으로 인에이블되는 구간신호를 생성하는 구간신호 생성부 및 상기 구간신호의 인에이블구간 내에서 상기 정렬신호에 응답하여 데이터를 글로벌라인에 전달하기 위한 데이터입력클록펄스를 생성하는 데이터입력클록펄스 생성부를 포함한다.
Figure R1020090117113
라이트, 반도체 메모리 장치, 데이터, 병렬

Description

라이트드라이빙 장치{WRITE DRIVING DEVICE}
본 발명은 라이트드라이빙 장치에 관한 것이다.
반도체 메모리 장치는 칩셋(chip set)으로 대표되는 외부콘트롤러로부터 데이터를 받기 위해 데이터스트로브신호를 수신한다. 데이터스트로브신호는 데이터 수신시 반도체 장치와 외부콘트롤러간을 동기시키는 신호로서, 데이터의 안전한 전송을 보장한다. 그리고, 데이터를 전달받은 반도체 메모리 장치는 라이트드라이빙 장치를 이용하여 상기 데이터를 메모리셀에 저장한다.
도 1은 종래기술에 따른 라이트드라이빙 장치를 나타낸 블록도이다.
도 1에 도시된 바와 같이, 라이트드라이빙 장치는 데이터입력클록 생성부(1)와 데이터 정렬부(2) 및 드라이빙부(3)로 구성된다.
데이터입력클록 생성부(1)는 라이트커맨드(WTCMD)가 입력된 후, 클록의 기설정된 시점에 인에이블되는 데이터입력클록(DICLK)을 생성한다. 데이터정렬부(2)는 데이터스트로브신호(DQS)의 천이시점에 응답하여 직렬로 입력되는 데이터(D1~D4)를 병렬로 정렬하여 병렬데이터(PD<1:4>)로 출력한다. 드라이빙부(3)는 데이터입력클록(DINCLK)에 응답하여 병렬데이터(PD<1:4>)를 글로벌라인데이터(GIOD<1:4>)로 출 력한다.
이와 같은 라이트드라이빙 장치의 동작에 대해 도 2 및 도 3을 참조하여 설명하면 다음과 같다.
도 2와 도 3은 각각 JEDEC(Joint Erectron Device Enginnering Council)에서 규정한 데이터스트로브신호의 최소입력시점과 최대입력시점을 바탕으로 도 1과 같은 라이트드라이빙 장치의 동작을 나타낸 타이밍도이다. 설명의 편의를 위해 라이트레이턴시는 1로 가정한다.
도 2를 참조하면, 클록(CLK)의 T0시점에 라이트커맨드(WTCMD)가 입력되면, 클록(CLK)의 T1시점으로부터 0.75tCK 후에 데이터스트로브신호(DQS)가 입력된다. 이때, 데이터스트로브신호(DQS)가 클록(CLK)의 T1시점으로부터 0.75tCK에 입력되는 것을 데이터스트로브신호(DQS)의 최소입력시점(tDQSSmin)이라고 한다. 데이터스트로브신호(DQS)가 입력되면 데이터정렬부(2)는 데이터스트로브신호(DQS)의 천이에 응답하여 데이터(D1~D4)를 수신하고, 데이터(D1~D4)의 수신이 완료되는 시점에 데이터(D1~D4)를 병렬화하여 병렬데이터(PD<1:4>)로 출력한다. 데이터입력클록 생성부(1)는 라이트커맨드(WTCMD)가 입력된 시점으로부터 기설정된 시점, 즉 TA구간 동안 하이레벨로 인에이블되는 데이터입력클록(DINCLK)을 생성한다. 드라이빙부(3)는 데이터입력클록(DINCLK)에 응답하여 병렬데이터(PD<1:4>)를 글로벌라인데이터(GIOD<1:4>)로 출력한다.
도 3을 참조하면, 클록(CLK)의 T0시점에 라이트커맨드(WTCMD)가 입력되면, 클록(CLK)의 T1시점으로부터 1.25tCK 후에 데이터스트로브신호(DQS)가 입력된다. 이때, 데이터스트로브신호(DQS)가 클록(CLK)의 T1시점으로부터 1.25tCK에 입력되는 것을 데이터스트로브신호(DQS)의 최대입력시점(tDQSSmax)이라고 한다. 데이터스트로브신호(DQS)가 입력되면 데이터정렬부(2)는 데이터스트로브신호(DQS)의 천이에 응답하여 데이터(D1~D4)를 수신하고, 데이터(D1~D4)의 수신이 완료되는 시점에 데이터(D1~D4)를 병렬화하여 병렬데이터(PD<1:4>)로 출력한다. 데이터입력클록 생성부(1)는 라이트커맨드(WTCMD)가 입력된 시점으로부터 기설정된 시점, 즉 TA구간 동안 하이레벨로 인에이블되는 데이터입력클록(DINCLK)을 생성한다. 드라이빙부(3)는 데이터입력클록(DINCLK)에 응답하여 병렬데이터(PD<1:4>)를 글로벌라인데이터(GIOD<1:4>)로 출력한다.
도 2와 도 3을 비교해보면, 데이터스트로브신호(DQS)의 입력시점의 변동에 따라 병렬데이터(PD<1:4>)의 생성시점이 변동하는데 반해, 병렬데이터(PD<1:4>)가 글로벌라인데이터(GIOD<1:4>)로 출력되는 시점, 즉 데이터입력클록(DINCLK)의 생성시점은 변동하지 않는다. 항상 지정된 시점에 인에이블되도록 규정되어 있기 때문이다. 데이터입력클록(DINCLK)의 생성시점이 변동하지 않아도, 데이터스트로브신호(DQS)가 최소입력시점(tDQSSmin)과 최대입력시점(tDQSSmax) 내에서 입력되기 때문에 글로벌라인데이터(GIOD<1:4>)로 출력할 수 있는 마진은 충분히 확보된다.
그런데, 데이터스트로브신호(DQS)가 최소입력시점(tDQSSmin)과 최대입력시점(tDQSSmax) 사이에 입력되어도 반도체 메모리 장치의 내부환경요인(전압, 온도, 로딩)에 의해 데이터스트로브신호(DQS)는 지연될 수 있고, 지연된 데이터스트로브신호(DQS)를 기준으로 데이터(D1~D4)를 입력받으면 데이터스트로브신호(DQS)의 지 연구간만큼 데이터(D1~D4)도 지연되어 입력된다. 결국, 병렬데이터(PD<1:4>)의 생성시점도 지연된다.
예를 들어, 도 4와 같이 최대입력시점(tDQSSmax)에 데이터스트로브신호(DQS)가 입력되지만 내부환경요인에 의해 αtCK만큼 지연될 경우, 지연된 데이터스트로브신호(DQSD) 때문에 데이터(D1~D4)의 입력시점이 지연되고, 결국 병렬데이터(PD<1:4>)의 생성시점도 지연된다. 이때, 데이터입렬클록(DINCLK)은 데이터(D1~D4)의 늦어진 입력시점과 무관하게 지정된 구간(TA)에 인에이블되기 때문에, 병렬데이터(PD<1:4>)를 글로벌라인데이터(GIOD<1:4>)로 출력하기 위한 마진이 부족해진다. 따라서, 병렬데이터(PD<1:4>)가 바람직하게 글로벌라인에 전달되지 못하게 된다. 데이터의 비트수가 증가할수록 위와 같은 현상은 더욱 심화된다.
한편, 위와 같은 현상은 주파수가 증가하고 동작전압이 감소하는 반도체 장치에서 외부환경요인(온도, 전압, 로딩)에 의해 외부콘트롤러로부터 출력된 데이터스트로브신호(DQS)가 최소입력시점(tDQSSmin)과 최대입력시점(tDQSSmax) 사이에 입력되지 못할 경우에도 발생한다.
본 발명은 데이터입력클록펄스의 인에이블시점을 변경하여 병렬데이터의 전달 마진을 확보하는 라이트드라이빙 장치를 개시한다.
이를 위해 본 발명은 데이터스트로브신호의 천이시점에 응답하여 정렬신호를 생성하는 버퍼부와 라이트커맨드에 응답하여 소정구간으로 인에이블되는 구간신호를 생성하는 구간신호 생성부 및 상기 구간신호의 인에이블구간 내에서 상기 정렬신호에 응답하여 데이터를 글로벌라인에 전달하기 위한 데이터입력클록펄스를 생성하는 데이터입력클록펄스 생성부를 포함하는 라이트드라이빙 장치를 제공한다.
또한, 본 발명은 데이터스트로브신호의 천이에 응답하여 제1 및 제2 정렬신호를 생성하는 버퍼부와 라이트커맨드에 응답하여 소정구간으로 인에이블되는 구간신호를 생성하는 구간신호 생성부와 상기 구간신호의 인에이블구간 내에서 상기 제2 정렬신호에 응답하여 데이터입력클록펄스를 생성하는 데이터입력클록펄스 생성부와 상기 제1 및 제2 정렬신호에 따라 데이터를 병렬화하여 병렬데이터로 출력하는 데이터 정렬부 및 상기 데이터입력클록펄스에 응답하여 상기 병렬데이터를 출력하는 드라이빙부를 포함하는 라이트드라이빙 장치를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 5는 본 발명의 실시예에 따른 라이트드라이빙 장치를 나타낸 블록도이다.
도 5에 도시된 바와 같이, 라이트드라이빙 장치는 버퍼부(11)와 구간신호 생성부(12)와 데이터입력클록펄스 생성부(13)와 데이터정렬부(14) 및 드라이빙부(15)로 구성된다.
버퍼부(11)는, 도 6에 도시된 바와 같이, 제1 펄스생성부(110) 및 제2 펄스생성부(111)를 포함한다. 제1 펄스생성부(110)는 데이터스트로브신호(DQS)를 전달하는 제1 전달게이트(T1)와 제1 전달게이트(T1)의 출력을 반전지연하는 제1 반전지연부(1100)와 제1 전달게이트(T1)의 출력 및 제1 반전지연부(1100)의 출력을 논리곱하여 제1 정렬신호(DQSR)로 출력하는 제1 앤드게이트(AN1)로 구성된다. 제2 펄스생성부(111)는 데이터스트로브신호(DQS)를 반전하는 제1 인버터(IV1)와 제1 인버터(IV1)의 출력을 반전지연하는 제2 반전지연부(1111)와 제1 인버터(IV1)의 출력 및 제2 반전지연부(1111)의 출력을 논리곱하여 제2 정렬신호(DQSF)로 출력하는 제2 앤드게이트(AN2)로 구성된다. 제1 펄스생성부(110)의 제1 전달게이트(T1)는 제1 인버터(IV1)로 인한 데이터스트로브신호(DQS)의 지연을 제1 펄스생성부(110)에도 동일하게 적용하기 위해 구비된다.
이와 같이 구성된 버퍼부(11)는 데이터스트로브신호(DQS)의 라이징시점에 응답하여 펄스신호인 제1 정렬신호(DQSR)를 생성하고, 데이터스트로브신호(DQS)의 폴링시점에 응답하여 펄스신호인 제2 정렬신호(DQSF)를 생성한다. 여기서, 제1 정렬신호(DQSR)의 인에이블구간은 제1 반전지연부(1110)의 지연구간에 의해 정해지고, 제2 정렬신호(DQSF)의 인에이블구간은 제2 반전지연부(1111)의 지연구간에 의해 정 해진다.
구간신호 생성부(12)는, 도 7에 도시된 바와 같이, 제1 내지 제3 플립플롭(120~122)으로 구성된다. 제1 플립플롭(120)은 라이트커맨드(WTCMD)를 입력받고 클록(CLK)에 동기되어 제1 플립플롭신호(FF1)를 출력한다. 제2 플립플롭(121)은 제1 플립플롭신호(FF1)를 입력받고 클록(CLK)에 동기되어 제2 플립플롭신호(FF2)를 출력한다. 제3 플립플롭(122)은 제2 플립플롭신호(FF2)를 입력받고 클록(CLK)에 동기되어 구간신호(DINCLK)를 출력한다. 구간신호 생성부(12)가 제1 내지 제3 플립플롭(120~122)으로 구성되는 것은 실시예일 뿐, 구간신호(DINCLK)가 제2정렬신호(DQSF)와의 중첩마진을 충분히 확보할 수 있을 정도로 라이트커맨드(WTCMD)를 시프트시킬 수 있는 구성이면 된다.
이와 같이 구성된 구간신호 생성부(12)는 클록(CLK)에 동기되는 3개의 플립플롭(120~122)을 구비하여, 라이트커맨드(WTCMD)가 입력되면 클록(CLK)의 3tCK 후에 클록(CLK)의 1tCK 만큼의 인에이블구간을 갖는 구간신호(DINCLK)를 생성한다.
데이터입력클록펄스 생성부(13)는, 도 8에 도시된 바와 같이, 제1 크로스 커플드 래치부(130)와 제1 구동부(131)와 제1 래치부(132)와 제3 펄스생성부(133) 및 제1 지연부(134)로 구성된다. 제1 크로스 커플드 래치부(130)는 구간신호(DINCLK)와 제2 정렬신호(DQSF)를 입력받아 제1 풀업신호(PU1)와 제1 풀다운신호(PD1)를 출력하는 일반적인 크로스 커플드 래치(cross coupled latch)로 구성된다. 제1 구동부(131)는 제1 풀업신호(PU1)에 응답하여 제1 노드(nd1)를 풀업구동하는 풀업소자로 동작하는 제1 PMOS트랜지스터(P1) 및 제1 풀다운신호(PD1)에 응답하여 제1 노 드(nd1)를 풀다운구동하는 풀다운소자로 동작하는 제1 NMOS트랜지스터(N1)로 구성된다. 제1 래치부(32)는 인버터형 래치로서 제1 노드(nd1)의 신호를 래치한다. 제3 펄스생성부(133)는 제1 노드(nd1)의 신호를 반전지연하는 제3 반전지연부(1330)와 제1 노드(nd1)의 출력 및 제3 반전지연부(1330)의 출력을 논리곱하여 초기데이터입력클록펄스(DINCLKP)로 출력하는 제3 앤드게이트(AN3)로 구성된다. 제1 지연부(134)는 초기데이터입력클록펄스(DNICLKP)를 지연하여 데이터입력클록펄스(DINCLKD)로 출력하는데, 데이터입력클록펄스 생성부(13)와 데이터드라이빙부(15)까지의 거리차에 따른 지연으로 대체될 수 있기 때문에 생략가능하다.
이와 같이 구성된 데이터입력클록펄스 생성부(13)의 제1 크로스 커플드 래치부(130)는 제2정렬신호(DQSF)가 하이레벨로 인에이블되는 구간에서 구간신호(DINCLK)가 하이레벨이 되면 제1 풀업신호(PU1)를 로우레벨로 인에이블시키고 제1풀다운신호(PD1)를 로우레벨로 디스에이블시킨다. 제1 풀업신호(PU1)과 제1 풀다운신호(PD1)가 각각 로우레벨이 되면 제1 구동부(131)는 제1 노드(nd1)를 하이레벨로 구동한다. 제1 노드(nd1)가 하이레벨이 되면 제3 펄스생성부(133)는 제1 노드(nd1)가 하이레벨이 되는 시점에 하이레벨로 인에이블하고 제3 반전지연부(1130)의 지연량만큼 지난 후에 로우레벨로 디스에이블하는 초기데이터입력클록펄스(DINCLKP)를 생성한다. 이후, 제1 지연부(134)는 초기데이터입력클록펄스(DINCLKP)를 지연하여 데이터입력클록펄스(DINCLKD)를 출력한다. 또는 제1 지연부(134)가 생략된 상태에서 초기데이터입력클록펄스(DINCLKP)를 데이터입력클록펄스(DINCLKD)로 사용할 수 있다.
데이터 정렬부(14)는, 도 9에 도시된 바와 같이, 제1 정렬신호(DQSR)에 응답하여 제1 및 제3 데이터(D1, D3)를 전달하는 제1 플립플롭(140), 제1 플립플립(140)에서 전달된 제1 및 제3 데이터(D1, D3) 중 제1 데이터(D1)를 제4 플립플롭(143)에 전달하고 제2 정렬신호(DQSF)에 응답하여 제3 데이터(D3)를 제1 병렬데이터(PD<1>)로 출력하는 제2 플립플롭(141), 제2 데이터(D2)를 제6 플립플롭(145)에 전달하고 제2 정렬신호(DQSF)에 응답하여 제4 데이터(D4)를 제2 병렬데이터(PD<2>)로 출력하는 제3 플립플롭(142), 제1 정렬신호(DQSR)에 응답하여 제2 플립플롭(141)에서 전달된 제1 데이터(D1)를 출력하는 제4 플립플롭(143), 제2 정렬신호(DQSF)에 응답하여 제4 플립플롭(143)에서 전달된 제1 데이터(D1)를 제1 병렬데이터(PD<3>)로 출력하는 제5 플립플롭(144), 제1 정렬신호(DQSF)에 응답하여 제3 플립플롭(142)에서 전달된 제2 데이터(D2)를 출력하는 제6 플립플롭(145), 제2 정렬신호(DQSF)에 응답하여 제6 플립플롭(145)에서 전달된 제2 데이터(D2)를 제4 병렬데이터(PD<4>)로 출력하는 제7 플립플롭(146)을 포함한다.
이와 같이 구성된 데이터 정렬부(14)는 제3 데이터(D3)를 제1 병렬데이터(PD<1>)로 출력하고, 제4 데이터(D4)를 제2 병렬데이터(PD<2>)로 출력하고, 제1 데이터(D1)를 제3 병렬데이터(PD<3>)로 출력하며, 제2 데이터(D2)를 제4 병렬데이터(PD<4>)로 출력한다. 이때, 제1 내지 제4 병렬데이터(PD<1:4>)는 제2 정렬신호(DQSF)의 두번째 라이징시점에 응답하여 출력한다.
드라이빙부(15)는 데이터입력클록펄스(DINCLKPD)에 응답하여 제1 내지 제4 병렬데이터(PD<1:4>)를 각각 출력하는 제1 내지 제4 개별드라이빙부(150~153)를 포 함한다. 제1 내지 제4 개별드라이빙부(150~153)는 입력되는 병렬데이터만 다를 뿐 동일한 회로로 설계되기 때문에, 제1 개별드라이빙부(150)에 대해서만 설명한다.
제1 개별드라이빙부(150)는, 도 10에 도시된 바와 같이, 제2 크로스 커플드 래치부(1500) 및 제2 구동부(1501)를 포함한다. 제2 크로스 커플드 래치부(1500)는 데이터입력클록(DINCLKPD)와 제1 병렬데이터(PD<1>)를 입력받아 제2 풀업신호(PU2)와 제2 풀다운신호(PD2)로 출력하는 일반적인 크로스 커플드 래치로 구성된다. 제2 구동부(1501)는 제2 풀업신호(PU2)에 응답하여 제2 노드(nd2)를 풀업구동하는 풀업소자로 동작하는 제2 PMOS트랜지스터(P2) 및 제2 풀다운신호(PD2)에 응답하여 제2 노드(nd2)를 풀다운구동하는 풀다운소자로 동작하는 제2 NMOS트랜지스터(N2)로 구성된다.
이와 같은 제1 개별드라이빙부(150)의 제2 크로스 커플드 래치부(1500)는 데이터입력클록펄스(DINCLKPD)가 하이레벨로 인에이블되는 구간에서 병렬데이터(PD<1>)가 하이레벨로 인에이블되면, 제2 풀업신호(PU2)를 로우레벨로 인에이블시키고 제2 풀다운신호(PD2)를 로우레벨로 디스에이블시킨다. 제2 풀업신호(PU2)와 제2 풀다운신호(PD2)가 각각 로우레벨이 되면 제2 구동부(1501)는 제2 노드(nd2)를 하이레벨로 구동하여 제1 글로벌라인데이터(GIOD<1>)를 출력한다.
이상과 같은 구성의 라이트드라이빙 장치에 대한 동작을 도 11 및 도 12를 인용하여 설명하면 다음과 같다.
도 11은 최대입력시점(tDQSSmax)에 입력된 데이터스트로브신호(DQS)가 내부환경요인에 의해 αtCK만큼 지연되어 데이터를 정렬하는 경우를 나타낸 타이밍도이 고, 도 12는 외부환경요인에 의해 데이터스트로브신호(DQS)가 최소입력시점(tDQSSmin)보다 αtCK만큼 빨리 입력된 경우를 나타낸 타이밍도이다. 설명의 편의를 위해 라이트레이턴시는 1로 가정한다.
도 11을 참조하면, 클록(CLK)의 T0시점에 라이트커맨드(WTCMD)가 입력되면 클록(CLK)의 T1시점으로부터 최대입력시점(tDQSSmax) 내에 데이터스트로브신호(DQS)가 입력되는데, 내부환경요인에 의해 데이터스트로브신호(DQS)는 αtCK만큼 지연된다. 지연된 데이터스트로브신호(DQSD)가 버퍼부(11)에 전달되면, 버퍼부(11)는 제1 정렬신호(DQSR)와 제2 정렬신호(DQSF)를 출력하고, 데이터정렬부(14)는 제1 정렬신호(DQSR)와 제2 정렬신호(DQSF)에 따라 데이터(D1~D4)를 입력받고 병렬화하여 병렬데이터(PD<1:4>)를 출력한다. 이때, 병렬데이터(PD<1:4>)는 제2 정렬신호(DQSF)의 두번째 라이징시점에 응답하여 출력된다.
다음으로, 클록(CLK)의 TO시점에 라이트커맨드(WTCMD)가 입력되면 구간신호 생성부(12)는 클록(CLK)의 T0시점으로부터 3tCK 후, 즉 T3시점에 하이레벨로 인에이블되고 T4시점에 로우레벨로 디스에이블되는 구간신호(DINCLK)를 생성한다. 구간신호(DINCLK)가 생성되면 데이터입력클록펄스 생성부(13)는 제2 정렬신호(DQSF)가 하이레벨로 인에이블되는 구간에서 구간신호(DINCLK)가 하이레벨이 되면 초기데이터입력클록펄스(DINCLKP)를 생성하고, 초기데이터입력클록펄스(DINCLKP)를 지연하여 데이터입력클록펄스(DINCLKD)를 생성한다. 데이터입력클록펄스(DINCLKD)가 생성되면 드라이빙부(15)는 데이터입력클록펄스(DINCLKD)에 응답하여 병렬데이터(PD<1:4>)를 글로벌라인데이터(GIOD<1:4>)로 출력한다. 이때, 데이터(D1~D4)가 병렬로 정렬되는 시점과 데이터입력클록펄스(DINCLKPD)의 인에이블시점이 함께 연동하기 때문에, 데이터입력클록펄스(DINCLKPD)는 병렬데이터(PD<1:4>)와 충분한 마진을 확보한 상태로 인에이블되어, 글로벌라인데이터(GIOD<1:4>)를 안정적으로 출력한다. 즉, 데이터(D1~D4)가 최종으로 병렬화되는 제2정렬신호(DQSF)의 두번째 라이징시점에 응답하여 데이터입력클록펄스(DINCLKPD)가 인에이블되기 때문에, 내부환경요인으로 인해 데이터(D1~D4)의 병렬시점이 늦어져도 충분한 마진을 확보한 상태로 글로벌라인데이터(GIO<1:4>)를 출력할 수 있다.
마찬가지로, 도 12를 참조하면, 외부환경요인에 의해 데이터스트로브신호(DQS)가 최소입력시점(tDQSSmin)보다 빨리 입력(tDQSSmin-αtCK)되었음에도 불구하고, 데이터입력클록펄스(DINCLKPD)는 병렬데이터(PD<1:4>)와 충분한 마진을 확보한 상태로 인에이블된 것을 확인할 수 있다. 도 12도 데이터(D1~D4)가 최종으로 병렬화되는 제2정렬신호(DQSF)의 두번째 라이징시점에 응답하여 데이터입력클록펄스(DINCLKPD)가 인에이블되기 때문에, 내부환경요인으로 인해 데이터(D1~D4)의 병렬시점이 늦어져도 충분한 마진을 확보한 상태로 글로벌라인데이터(GIO<1:4>)를 출력할 수 있다.
이상 설명한 바와 같이, 본 실시예에 따른 라이트드라이빙 장치는 데이터스트로브신호(DQS)에 의한 데이터(D1~D4)의 병렬시점이 변동하여도 안정적으로 데이터(D1~D4)를 글로벌라인(GIO)에 전달할 수 있다.
도 1은 종래기술에 따른 라이트드라이빙 장치를 나타낸 블록도이다.
도 2와 도 3은 각각 JEDEC(Joint Erectron Device Enginnering Council)에서 규정한 데이터스트로브신호의 최소입력시점과 최대입력시점을 바탕으로 도 1과 같은 라이트드라이빙 장치의 동작을 나타낸 타이밍도이다.
도 4는 내부환경요인에 의해 데이터스트로브신호가 지연될 경우, 도 1과 같은 라이트드라이빙 장치의 동작을 나타낸 타이밍도이다.
도 5는 본 발명의 실시예에 따른 라이트드라이빙 장치를 나타낸 블록도이다.
도 6는 도 5의 버퍼부를 나타낸 회로도이다.
도 7는 도 5의 구간신호 생성부를 나타낸 회로도이다.
도 8은 도 5의 데이터입력클록펄스 생성부를 나타낸 회로도이다.
도 9은 도 5의 데이터 정렬부를 나타낸 회로도이다.
도 10은 도 5의 제1개별드라이빙부를 나타낸 회로도이다.
도 11은 최대입력시점에 입력된 데이터스트로브신호가 내부환경요인에 의해 αtCK만큼 지연되어 데이터를 정렬하는 경우를 나타낸 타이밍도이다.
도 12는 외부환경요인에 의해 데이터스트로브신호가 최소입력시점보다 αtCK만큼 빨리 입력된 경우를 나타낸 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 버퍼부 2: 구간신호 생성부
3: 데이터입력클록펄스 생성부 4: 데이터 정렬부
5: 드라이빙부

Claims (16)

  1. 데이터스트로브신호의 천이시점에 응답하여 정렬신호를 생성하는 버퍼부;
    라이트커맨드에 응답하여 소정구간으로 인에이블되는 구간신호를 생성하는 구간신호 생성부; 및
    상기 구간신호의 인에이블구간 내에서 상기 정렬신호에 응답하여 데이터를 글로벌라인에 전달하기 위한 데이터입력클록펄스를 생성하는 데이터입력클록펄스 생성부
    를 포함하는 라이트드라이빙 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 정렬신호는 데이터스트로브신호의 폴링시점에 응답하여 생성되는 라이트드라이빙 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 버퍼부는 상기 데이터스트로브신호의 폴링시점에 응답하여 펄스신호인 상기 정렬신호를 생성하는 펄스생성부를 포함하는 라이트드라이빙 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 구간신호 생성부는
    상기 라이트커맨드를 입력받고 클록에 동기되는 제1플립플롭;
    상기 제1플립플롭의 출력을 입력받고 상기 클록에 동기되는 제2플립플롭; 및
    제2플립플롭의 출력을 입력받고 상기 클록에 동기되어 상기 구간신호를 출력하는 제3플립플롭을 포함하는 라이트드라이빙 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 데이터입력클록펄스 생성부는
    상기 정렬신호가 인에이블된 구간에서, 상기 구간신호의 레벨에 응답하여 제1 풀업신호 및 제1 풀다운신호를 생성하는 제1 크로스 커플드 래치회로;
    상기 제1 풀업신호 및 제1 풀다운신호에 응답하여 제1 노드를 구동하는 제1 구동부;
    상기 제1 노드의 신호에 응답하여 초기데이터입력클록펄스를 생성하는 제3 펄스생성부; 및
    상기 초기데이터입력클록펄스를 지연하여 상기 데이터입력클록펄스로 출력하는 제1 지연부를 포함하는 라이트드라이빙 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서, 상기 제 1구동부는
    상기 제1 풀업신호에 응답하여 상기 제1 노드를 풀업구동하는 제1 풀업소자; 및
    상기 제1 풀다운신호에 응답하여 상기 제1 노드를 풀다운구동하는 제1 풀다운소자를 포함하는 라이트드라이빙 장치.
  8. 데이터스트로브신호의 천이에 응답하여 제1 및 제2 정렬신호를 생성하는 버퍼부;
    라이트커맨드에 응답하여 소정구간으로 인에이블되는 구간신호를 생성하는 구간신호 생성부;
    상기 구간신호의 인에이블구간 내에서 상기 제2 정렬신호에 응답하여 데이터입력클록펄스를 생성하는 데이터입력클록펄스 생성부;
    상기 제1 및 제2 정렬신호에 따라 데이터를 병렬화하여 병렬데이터로 출력하는 데이터 정렬부; 및
    상기 데이터입력클록펄스에 응답하여 상기 병렬데이터를 출력하는 드라이빙부를 포함하는 라이트드라이빙 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서, 상기 제1 정렬신호는 상기 데이터스트로브신호의 라이징시점에 응답하여 생성되고, 상기 제2 정렬신호는 상기 데이터스트로브신호의 폴링시점에 응답하여 생성되는 라이트드라이빙 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서, 상기 버퍼부는
    상기 데이터스트로브신호의 라이징시점에 응답하여 상기 제1 정렬신호를 생성하는 제1 펄스생성부; 및
    상기 데이터스트로브신호의 폴링시점에 응답하여 상기 제2 정렬신호를 생성하는 제2 펄스생성부를 포함하는 라이트드라이빙 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서, 상기 구간신호는 클록에 응답하여 상기 라이트커맨드를 시프트시켜 생성되고, 상기 클록의 1tCK만큼 인에이블되는 라이트드라이빙 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서, 상기 구간신호 생성부는
    상기 라이트커맨드를 입력받고 클록에 동기되는 제1플립플롭;
    상기 제1플립플롭의 출력을 입력받고 상기 클록에 동기되는 제2플립플롭; 및
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서, 상기 데이터입력클록펄스 생성부는
    상기 제2 정렬신호가 인에이블된 구간에서, 상기 구간신호의 레벨에 응답하여 제1 풀업신호 및 제1 풀다운신호를 생성하는 제1 크로스 커플드 래치회로;
    상기 제1 풀업신호 및 제1 풀다운신호에 응답하여 제1 노드를 구동하는 제1 구동부;
    상기 제1 노드의 신호에 응답하여 초기데이터입력클록펄스를 생성하는 제3 펄스생성부; 및
    상기 초기데이터입력클록펄스를 지연하여 상기 데이터입력클록펄스로 출력하는 제1 지연부를 포함하는 라이트드라이빙 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서, 상기 제1 구동부는
    상기 제1 풀업신호에 응답하여 상기 제1 노드를 풀업구동하는 제1 풀업소자; 및
    상기 제1 풀다운신호에 응답하여 상기 제1 노드를 풀다운구동하는 제1 풀다운소자를 포함하는 라이트드라이빙 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서, 상기 드라이빙부는
    상기 데이터입력클록펄스에 응답하여 인에이블되고, 상기 병렬데이터의 레벨에 응답하여 제2 풀업신호 및 제2 풀다운신호를 생성하는 제2 크로스 커플드 래치회로; 및
    상기 제2 풀업신호 및 제2 풀다운신호에 응답하여 제2 노드를 구동하여 글로벌라인데이터로 출력하는 제2 구동부를 포함하는 라이트드라이빙 장치.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서, 상기 제2 구동부는
    상기 제2 풀업신호에 응답하여 상기 제2 노드를 풀업구동하는 제2 풀업구동부; 및
    상기 제2 풀다운신호에 응답하여 상기 제2 노드를 풀다운구동하는 제2 풀다운구동부를 포함하는 라이트드라이빙 장치.
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