KR20140026046A - 데이터입력회로 - Google Patents

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KR20140026046A
KR20140026046A KR1020120092966A KR20120092966A KR20140026046A KR 20140026046 A KR20140026046 A KR 20140026046A KR 1020120092966 A KR1020120092966 A KR 1020120092966A KR 20120092966 A KR20120092966 A KR 20120092966A KR 20140026046 A KR20140026046 A KR 20140026046A
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Abstract

데이터입력회로는 샘플링클럭의 펄스에 응답하여 생성된 최종클럭을 시프팅하여 지연시키고, 상기 최종클럭을 지연시킨 신호로부터 구동클럭신호를 생성하는 구동클럭신호생성부; 상기 구동클럭신호에 응답하여 입력데이터를 라이트입력데이터로 출력하는 데이터전달부; 및 상기 구동클럭신호에 응답하여 상기 라이트입력데이터를 입력받아 글로벌라인을 구동하는 라이트드라이버를 포함한다.

Description

데이터입력회로{DATA INPUT CIRCUIT}
본 발명은 레이아웃 면적을 줄일 수 있는 데이터입력회로에 관한 것이다.
반도체메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클럭에 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장하였다.
처음 제안된 것은 반도체메모리장치의 외부에서 주어지는 클럭의 라이징에지(rising edge)에 동기되어 하나의 클럭 주기에 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 반도체메모리장치이다. 그러나 SDR 동기식 반도체메모리장치도 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하여 하나의 클럭 주기에 두 개의 데이터를 입출력하는 DDR(Double Data Rate) 동기식 반도체메모리장치가 제안되었다. DDR 동기식 반도체메모리장치는 외부에서 입력되는 클럭의 라이징에지(rising edge)와 폴링에지(falling edge)에 동기하여 연속적으로 두 개의 데이터를 입출력시킨다. 따라서, 클럭의 주파수를 증가시키지 않더라도 DDR 동기식 반도체메모리장치는 SDR 동기식 반도체메모리장치보다 2배 향상된 데이터의 입출력 속도를 가진다.
한편, DDR 동기식 반도체메모리장치는 내부적으로 멀티비트(multi-bit)를 한꺼번에 처리하는 멀티비트 프리패치 방식을 사용한다. 멀티비트 프리패치 방식은 순차적으로 입력되는 데이터를 데이터스트로브신호에 동기시켜 병렬로 정렬시킨 후에 라이트명령에 의해 정렬된 멀티비트의 데이터를 한꺼번에 메모리셀에 저장하는 것이다. 여기서, 정렬된 데이터는 데이터입력클럭에 의해 라이트드라이버로 전달되고, 라이트드라이버로 전달된 데이터는 인에이블신호에 의해 글로벌라인으로 전달되어 최종적으로 메모리셀에 저장된다.
본 발명은 라이트동작 시 사용되는 제어신호의 수를 감소시켜 레이아웃의 면적을 감소시킬 수 있도록 한 데이터입력회로를 제공하는 것을 목적으로 한다.
이를 위해 본 발명은 샘플링클럭의 펄스에 응답하여 생성된 최종클럭을 시프팅하여 지연시키고, 상기 최종클럭을 지연시킨 신호로부터 구동클럭신호를 생성하는 구동클럭신호생성부; 상기 구동클럭신호에 응답하여 입력데이터를 라이트입력데이터로 출력하는 데이터전달부; 및 상기 구동클럭신호에 응답하여 상기 라이트입력데이터를 입력받아 글로벌라인을 구동하는 라이트드라이버를 포함하는 데이터입력회로를 제공한다.
또한, 본 발명은 라이트커맨드, 라이트레이턴시신호 및 버스트신호에 응답하여 라이트래치신호 및 샘플링클럭을 생성하고, 상기 샘플링클럭에 동기하여 최종클럭을 생성하며, 상기 최종클럭이 인에이블되는 구간에서 내부데이터스트로브신호를 래치하여 라이트래치신호를 생성하는 데이터스트로브신호 감지회로; 및 상기 최종클럭을 시프팅하여 지연시키고, 상기 최종클럭을 지연시킨 신호로부터 구동클럭신호를 생성하는 구동클럭신호생성부를 포함하는 데이터입력회로를 제공한다.
본 발명에 의하면 라이트동작 시 사용되는 제어신호의 수를 감소시켜 레이아웃의 면적을 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면 테스트를 통해 글로벌라인의 구동구간을 용이하게 조절할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 데이터입력회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 데이터입력회로에 포함된 클럭샘플링부의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 데이터입력회로에 포함된 최종클럭생성부의 일 실시예에 따른 회로도이다.
도 4는 도 3에 도시된 최종클럭생성부의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 1에 도시된 데이터입력회로에 포함된 구동클럭신호생성부의 일 실시예에 따른 회로도이다.
도 6은 도 1에 도시된 데이터입력회로에 포함된 데이터전달부 및 라이트드라이버의 일 실시예에 따른 회로도이다.
도 7은 도 1에 도시된 데이터입력회로의 동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 데이터입력회로를 도시한 블럭도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 데이터입력회로는 데이터버퍼(10), 데이터스트로브신호버퍼(11), 커맨드디코더(12), 클럭버퍼(13), 데이터정렬부(2), 데이터스트로브신호 감지회로(3), 데이터래치부(4), 구동클럭신호생성부(7), 데이터전달부(8) 및 라이트드라이버(9)를 포함한다.
데이터버퍼(10)는 데이터(DATA)를 버퍼링하여 내부데이터(IDATA)를 생성한다. 데이터스트로브신호버퍼(11)는 데이터스트로브신호(DQS) 및 반전데이터스트로브신호(DQSB)를 입력받아 버퍼링하여 제1 내부스트로브신호(DQS_R) 및 제2 내부스트로브신호(DQS_F)를 생성한다. 여기서, 제1 내부스트로브신호(DQS_R)는 데이터스트로브신호(DQS)의 라이징에지(rising edge)에 동기되어 생성되고, 제2 내부스트로브신호(DQS_F)는 데이터스트로브신호(DQS)의 폴링에지(falling edge)에 동기되어 생성된다. 커멘드디코더(12)는 외부커맨드(EXTCMD)를 디코딩하여 라이트동작을 위한 라이트커맨드(WT_CMD)를 생성한다. 클럭버퍼(13)는 클럭(CLK)을 버퍼링하여 내부클럭(ICLK)을 생성한다.
데이터정렬부(2)는 제1 내부스트로브신호(DQS_R) 및 제2 내부스트로브신호(DQS_F)에 동기하여 내부데이터(IDATA)를 정렬하여 제1 라이징데이터(D1R), 제2 라이징데이터(D2R), 제1 폴링데이터(D1F) 및 제2 폴링데이터(D2F)를 생성한다.
데이터스트로브신호 감지부(3)는 클럭샘플링부(31), 최종클럭생성부(33) 및 라이트래치신호생성부(35)를 포함한다. 클럭샘플링부(31)는 라이트커맨드(WT_CMD), 제1 및 제2 버스트신호(BL4, BL8) 및 라이트레이턴시신호(WL<1:4>)를 입력받아서 라이트레이턴시가 경과된 후 발생하는 펄스를 포함하는 시프팅신호(WR_WL)를 생성한다. 또한, 클럭샘플링부(31)는 시프팅신호(WR_WL)의 펄스가 발생하는 시점부터 버스트구간동안 내부클럭(ICLK)을 샘플링하여 샘플링클럭(SPL_CLK)을 생성한다. 최종클럭생성부(33)는 샘플링클럭(SPL_CLK)에 동기하여 시프팅신호(WR_WL)를 래치하고, 제1 및 제2 버스트신호(BL4, BL8)에 응답하여 최종클럭(FIN_CLK)을 생성한다. 라이트래치신호생성부(35)는 최종클럭(FIN_CLK)에 응답하여 제2 내부스트로브신호(DQS_F)의 마지막 펄스를 래치하여 라이트래치신호(WR_LAT)를 생성한다. 클럭샘플링부(31) 및 최종클럭생성부(33)의 보다 구체적인 구성 및 동작에 대한 설명은 도 2 내지 도 4를 참고하여 후술한다.
데이터래치부(4)는 라이트래치신호(WR_LAT)의 라이징에지(rising edge)에 동기하여 제1 라이징데이터(D1R), 제2 라이징데이터(D2R), 제1 폴링데이터(D1F) 및 제2 폴링데이터(D2F)를 래치하여 제1 내지 제4 입력데이터(DIN<1:4>)로 출력한다.
구동클럭신호생성부(7)는 테스트신호(TMB)에 따라 설정된 구간동안 인에이블되는 구동클럭신호(DRVCLK)를 생성한다. 구동클럭신호생성부(7)의 구체적인 구성 및 동작에 대한 설명은 도 5를 참고하여 후술한다. 테스트신호(TMB)는 데이터전달부(8) 및 라이트드라이버(9)의 동작구간을 증가시키는 테스트 수행을 위해 로직로우레벨로 인에이블되는 신호이다.
데이터전달부(8)는 구동클럭신호(DRVCLK)에 동기하여 제1 내지 제4 입력데이터(DIN<1:4>)를 제1 내지 제4 라이트입력데이터(WDIN<1:4>)로 전달한다. 라이트드라이버(9)는 구동클럭신호(DRVCLK)에 동기하여 제1 내지 제4 라이트입력데이터(WDIN<1:4>)를 입력받아 제1 내지 제4 글로벌라인(WGIO<1:4>)을 구동한다. 데이터전달부(8) 및 라이트드라이버(9)의 보다 구체적인 구성 및 동작에 대한 설명은 도 6을 참고하여 후술한다.
도 2는 클럭샘플링부(31)의 일 실시예에 따른 회로도이다.
도 2에 도시된 바와 같이, 클럭샘플링부(31)는 시프팅부(311), 인버터(IV31), 구간신호생성부(312), 구동부(313), 래치부(314) 및 전달부(315)를 포함한다. 시프팅부(311)는 라이트커맨드(WT_CMD)를 제1 내지 제4 라이트레이턴시신호(WL<1:4>)에 의해 설정되는 라이트레이턴시만큼 시프팅하여 출력한다. 인버터(IV31)는 시프팅부(311)의 출력신호를 반전버퍼링하여 시프팅신호(WR_WL)를 출력한다. 구간신호생성부(312)는 라이트커맨드(WT_CMD)가 입력되는 시점부터 제1 내지 제4 라이트레이턴시신호(WL<1:4>)에 의해 설정되는 라이트레이턴시 및 제1 및 제2버스트신호(BL4, BL8)에 의해 설정되는 버스트구간이 경과되는 시점까지 로직로우레벨로 디스에이블되는 구간신호(SECT)를 생성한다. 구동부(313)는 PMOS 트랜지스터(P31) 및 NMOS 트랜지스터들(N31, N32)로 구성되어, 시프팅신호(WR_WL) 및 구간신호(SECT)에 응답하여 구동신호(DRV)를 구동한다. 래치부(314)는 구동신호(DRV)를 래치한다. 전달부(315)는 인버터(IV32)와 낸드게이트(ND31)로 구성되어, 구동신호(DRV)가 로직하이레벨인 구간에서 내부클럭(ICLK)을 샘플링클럭(SPL_CLK)으로 출력한다. 여기서, 제1 라이트레이턴시신호(WL<1>)가 로직하이레벨이면 라이트레이턴시가 1로 설정되어 라이트커맨드(WT_CMD) 입력 후 내부클럭(ICLK)의 1주기 구간이 경과된 후 라이트동작을 위한 데이터 입력이 개시된다. 또한, 제2 라이트레이턴시신호(WL<2>)가 로직하이레벨이면 라이트레이턴시가 2로 설정되어 라이트커맨드(WT_CMD) 입력 후 내부클럭(ICLK)의 2주기 구간이 경과된 후 라이트동작을 위한 데이터 입력이 개시된다. 한편, 제1 버스트신호(BL4)가 로직하이레벨이면 데이터가 연속적으로 입력되는 버스트구간이 내부클럭(ICLK)의 4주기 구간으로 설정되고, 제2 버스트신호(BL8)가 로직하이레벨이면 버스트구간이 내부클럭(ICLK)의 8주기 구간으로 설정된다.
이와 같이 생성된 클럭샘플링부(31)는 라이트레이턴시가 경과된 후 버스트구간동안 내부클럭(ICLK)을 샘플링하여 샘플링클럭(SPL_CLK)으로 출력한다. 예를 들어, 라이트레이턴시가 1로 설정되고, 제1 버스트신호(BL4)가 로직하이레벨이면 라이트커맨드(WT_CMD) 입력 후 내부클럭(ICLK)의 1주기 구간이 경과된 후 내부클럭(ICLK)의 4주기 구간동안 내부클럭(ICLK)이 샘플링되어 샘플링클럭(SPL_CLK)으로 출력된다.
도 3은 최종클럭생성부(33)의 일 실시예에 따른 회로도이고, 도 4는 최종클럭생성부(33)의 동작을 설명하기 위한 타이밍도이다.
도 3에 도시된 바와 같이, 최종클럭생성부(33)는 제1 내지 제4 레벨신호생성부(331~334), 다수의 인버터(IV33~IV39), 다수의 낸드게이트(ND33~ND35) 및 다수의 전달게이트(TR33, TR34)를 포함한다. 제1 레벨신호생성부(331)는 시프팅신호(WR_WL)를 샘플링클럭(SPL_CLK)에 동기시켜 래치하여 제1 레벨신호(LEV1)를 생성한다. 제2 레벨신호생성부(332)는 제1 레벨신호(LEV1)를 샘플링클럭(SPL_CLK)에 동기시켜 래치하여 제2 레벨신호(LEV2)를 생성한다. 제3 레벨신호생성부(333)는 제2 레벨신호(LEV2)를 샘플링클럭(SPL_CLK)에 동기시켜 래치하여 제3 레벨신호(LEV3)를 생성한다. 제4 레벨신호생성부(334)는 제3 레벨신호(LEV3)를 샘플링클럭(SPL_CLK)에 동기시켜 래치하여 제4 레벨신호(LEV4)를 생성한다. 인버터(IV33)는 제2 레벨신호(LEV2)를 반전시켜 출력한다. 낸드게이트(ND33)는 제1 레벨신호(LEV1) 및 인버터(IV33)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 제1 출력신호(OUT1)를 생성한다. 인버터(IV34)는 제4 레벨신호(LEV4)를 반전시켜 출력한다. 낸드게이트(ND34)는 제3 레벨신호(LEV1) 및 인버터(IV34)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 제2 출력신호(OUT2)를 생성한다. 낸드게이트(ND35)는 제1 출력신호(OUT1) 및 제2 출력신호(OUT2)를 입력받아 부정논리곱 연산을 수행하여 제3 출력신호(OUT3)를 생성한다. 인버터(IV35)는 제1 출력신호(OUT1)를 반전시켜 출력한다. 전달게이트(TR33)는 제1 버스트신호(BL4)가 로직하이레벨인 경우 인버터(IV35)의 출력신호를 전달한다. 전달게이트(TR34)는 제2 버스트신호(BL8)가 로직하이레벨인 경우 낸드게이트(ND35)의 출력신호를 전달한다. 제1 버퍼부(335)는 전달게이트들(TR34, TR35)에서 전달된 신호를 버퍼링하여 최종클럭(FIN_CLK)으로 전달한다. 여기서, 제1 내지 제4 레벨신호생성부(331~334)는 D-플립플롭으로 구현할 수 있다.
이와 같은 구성의 최종클럭생성부(33)의 동작을 도 4를 참고하여 살펴보되, 제3 라이트레이턴시신호(WL<3>)가 로직하이레벨이고, 제1 버스트신호(BL4)가 로직하이레벨로 설정된 경우를 가정하여 설명하면 다음과 같다.
T21 시점에서 라이트커맨드(WT_CMD)가 생성되면 내부클럭(ICLK)의 3주기 구간만큼 경과된 T22 시점에서 시프팅신호(WR_WL)의 펄스가 생성되고, 샘플링클럭(SPL_CLK)은 T22~T25 구간, 즉, 버스트구간으로 설정된 내부클럭(ICLK)의 4주기 구간동안 내부클럭(ICLK)이 샘플링되어 출력된다.
제1 버스트신호(BL4)가 로직하이레벨로 설정된 경우 최종클럭(FIN_CLK)은 제1 레벨신호(LEV1) 및 제2 레벨신호(LEV2)의 레벨 조합에 따라 생성되는 제1 출력신호(OUT1)가 반전 버퍼링되어 생성된다. 제1 레벨신호(LEV1)는 시프팅신호(WR_WL)의 펄스가 입력된 후 샘플링클럭(SPL_CLK)의 첫번째 라이징펄스가 생성되는 T23 시점에 동기하여 로직로우레벨에서 로직하이레벨로 레벨천이한다. 또한, 제2 레벨신호(LEV2)는 샘플링클럭(SPL_CLK)의 두번째 라이징펄스가 생성되는 T24 시점에 동기하여 로직로우레벨에서 로직하이레벨로 레벨천이한다. 제1 출력신호(OUT1)는 제1 레벨신호(LEV1)가 레벨 천이하는 T23 시점부터 제2 레벨신호(LEV2)가 레벨 천이하는 T24 시점까지 로직로우레벨로 생성된다. 따라서, 최종클럭(FIN_CLK)은 23 시점부터 제2 레벨신호(LEV2)가 레벨 천이하는 T24 시점까지의 구간동안 로직하이레벨로 생성된다.
도 5는 구동클럭신호생성부(7)의 일 실시예에 따른 회로도이다.
도 5에 도시된 바와 같이, 구동클럭신호생성부(7)는 지연부(71), 선택전달부(72) 및 조합부(73)를 포함한다. 지연부(71)는 제1 내지 제3 지연신호생성부(711~713)를 포함한다. 제1 지연신호생성부(711)는 최종클럭(FIN_CLK)을 내부클럭(ICLK)에 동기시켜 래치하여 제1 지연신호(DLY1)를 생성한다. 제2 지연신호생성부(712)는 제1 지연신호(DLY1)를 내부클럭(ICLK)의 반전신호에 동기시켜 래치하여 제2 지연신호(DLY2)를 생성한다. 제3 지연신호생성부(713)는 제2 지연신호(DLY2)를 내부클럭(ICLK)에 동기시켜 래치하여 제3 지연신호(DLY3)를 생성한다. 선택전달부(72)는 테스트신호(TMB)가 로직하이레벨인 경우에 접지전압(VSS)을 제어신호(CON)로 전달하고, 테스트신호(TMB)가 로직로우레벨인 경우에 제3 지연신호(DLY3)를 제어신호(CON)로 전달한다. 조합부(73)는 제2 지연신호(DLY2) 또는 제어신호(CON)가 로직하이레벨인 경우 로직하이레벨의 구동클럭신호(DRVCLK)를 생성한다. 제2 지연신호(DLY2)는 제1 지연신호(DLY1)를 내부클럭(ICLK)의 반주기 구간만큼 시프팅한 신호이고, 제3 지연신호(DLY3)는 제2 지연신호(DLY2)를 내부클럭(ICLK)의 반주기 구간만큼 시프팅한 신호이다.
이와 같은 구성의 구동클럭신호생성부(7)는 테스트신호(TMB)에 따라 인에이블구간이 조절되는 구동클럭신호(DRVCLK)를 생성한다. 테스트에 진입하지 않아 테스트신호(TMB)가 로직하이레벨인 경우 구동클럭신호(DRVCLK)는 제2 지연신호(DLY2)가 버퍼링되어 생성되므로, 내부클럭(ICLK)의 1주기 구간동안 인에이블된다. 한편, 테스트에 진입하여 테스트신호(TMB)가 로직로우레벨인 경우 구동클럭신호(DRVCLK)는 제2 지연신호(DLY2) 또는 제3 지연신호(DLY3)가 로직하이레벨인 경우 로직하이레벨로 인에이블된다. 따라서, 테스트에 진입하는 경우 구동클럭신호(DRVCLK)는 내부클럭(ICLK)의 1.5주기 구간동안 인에이블된다.
도 6은 데이터전달부(8) 및 라이트드라이버(9)의 일 실시예에 따른 회로도이다.
도 6에 도시된 바와 같이, 데이터전달부(8)는 구동클럭신호(DRVCLK)가 로직하이레벨로 인에이블되는 구간동안 제1 내지 제4 입력데이터(DIN<1:4>)를 제1 내지 제4 라이트입력데이터(WDIN<1:4>)로 전달한다. 라이트드라이버(9)는 구동클럭신호(DRVCLK)가 로직하이레벨로 인에이블되는 구간동안 제1 내지 제4 라이트입력데이터(WDIN<1:4>)를 입력받아 제1 내지 제4 글로벌라인(WGIO<1:4>)을 구동한다. 따라서, 데이터전달부(8) 및 라이트드라이버(9)는 테스트에 진입하지 않는 경우 내부클럭(ICLK)의 1주기 동안 동작하고, 테스트에 진입하는 경우 1.5주기 구간동안 동작한다.
이상 살펴본 바와 같이 구성된 데이터입력회로의 동작을 도 7을 참조하여 살펴보되, 라이트레이턴시가 1로 설정되고, 제1 버스트신호(BL4)가 로직하이레벨로 설정되며, 테스트에 진입한 경우를 가정하여 설명하면 다음과 같다.
우선, T31 시점에서 라이트커맨드(WT_CMD)가 생성되면 데이터스트로브신호(DQS)로부터 생성된 제1 내부스트로브신호(DQS_R) 및 제2 내부스트로브신호(DQS_F)에 동기하여 내부데이터(IDATA)는 제1 라이징데이터(D1R), 제2 라이징데이터(D2R), 제1 폴링데이터(D1F) 및 제2 폴링데이터(D2F)로 정렬된다.
다음으로, 라이트커맨드(WT_CMD)가 생성된 T31 시점부터 내부클럭(ICLK)의 3주기 구간만큼 경과된 T32 시점에서 시프팅신호(WR_WL)의 펄스가 생성되고, 샘플링클럭(SPL_CLK)은 T32~T35 구간, 즉, 버스트구간으로 설정된 내부클럭(ICLK)의 4주기 구간동안 내부클럭(ICLK)이 샘플링되어 출력된다. 최종클럭(FIN_CLK)은 시프팅신호(WR_WL)의 펄스가 입력된 후 샘플링클럭(SPL_CLK)의 첫번째 라이징펄스가 생성되는 시점부터 샘플링클럭(SPL_CLK)의 두번째 라이징펄스가 생성되는 시점까지 인에이블된다. 따라서, 최종클럭(FIN_CLK)은 T34 시점부터 T36 시점까지의 구간동안 로직하이레벨로 인에이블된다.
다음으로, 데이터전달부(8)는 구동클럭신호(DRVCLK)가 로직하이레벨로 인에이블되는 구간동안 제1 내지 제4 입력데이터(DIN<1:4>)를 제1 내지 제4 라이트입력데이터(WDIN<1:4>)로 전달한다. 또한, 라이트드라이버(9)는 구동클럭신호(DRVCLK)가 로직하이레벨로 인에이블되는 구간동안 제1 내지 제4 라이트입력데이터(WDIN<1:4>)를 입력받아 제1 내지 제4 글로벌라인(WGIO<1:4>)을 구동한다. 이때, 구동클럭신호(DRVCLK)는 테스트에 진입하였으므로, 내부클럭(ICLK)의 1.5주기 구간동안 인에이블된다. 따라서, 따라서, 제1 내지 제4 글로벌라인(WGIO<1:4>)은 내부클럭(ICLK)의 1.5 주기 구간만큼 구동된다.
이상 살펴본 본 실시예에 따른 데이터입력회로는 데이터전달부(8) 및 라이트드라이버(9)를 구동클럭신호(DRVCLK)에 동기하여 동작시킨다. 따라서, 데이터전달부(8) 및 라이트드라이버(9)를 제어하는 신호를 별도로 생성할 필요가 없어 레이아웃 면적을 감소시킬 수 있다. 또한, 구동클럭신호(DRVCLK)의 인에이블구간을 조절하는 테스트를 제공함으로써, 제1 내지 제4 글로벌라인(WGIO<1:4>)이 구동되는 구간을 용이하게 조절할 수 있다.
10: 데이터버퍼 11: 데이터스트로브신호버퍼
12: 커맨드디코더 13: 클럭버퍼
2: 데이터정렬부 3: 데이터스트로브신호 감지부
4: 데이터래치부 5: 데이터입력클럭생성부
6: 인에이블신호생성부 7: 구동클럭신호생성부
8: 데이터전달부 9: 라이트드라이버
31: 클럭샘플링부 33: 최종클럭생성부
35: 라이트래치신호생성부 311: 시프팅부
312: 구간신호생성부 313: 구동부
314: 래치부 315: 전달부
331~334: 제1 내지 제4 레벨신호생성부 71: 지연부
72: 선택전달부 73: 조합부

Claims (24)

  1. 샘플링클럭의 펄스에 응답하여 생성된 최종클럭을 시프팅하여 지연시키고, 상기 최종클럭을 지연시킨 신호로부터 구동클럭신호를 생성하는 구동클럭신호생성부;
    상기 구동클럭신호에 응답하여 입력데이터를 라이트입력데이터로 출력하는 데이터전달부; 및
    상기 구동클럭신호에 응답하여 상기 라이트입력데이터를 입력받아 글로벌라인을 구동하는 라이트드라이버를 포함하는 데이터입력회로.
  2. 제 1 항에 있어서, 상기 샘플링클럭은 라이트커맨드가 생성되고 라이트레이턴시가 경과된 시점부터 버스트구간동안 내부클럭을 샘플링하여 생성되는 데이터입력회로.
  3. 제 2 항에 있어서, 상기 최종클럭은 상기 라이트커맨드가 생성되고 상기 내부클럭의 한주기 구간이 경과된 시점 이후 상기 샘플링클럭의 순차적인 라이징에지에 동기하여 인에이블된 후 디스에이블되는 데이터입력회로.
  4. 제 1 항에 있어서, 상기 구동클럭신호는 테스트에 진입하는 경우 인에이블구간이 조절되는 데이터입력회로.
  5. 제 4 항에 있어서, 상기 구동클럭신호생성부는
    상기 최종클럭을 순차적으로 시프팅하여 제1 내지 제3 지연신호를 생성하는 지연부;
    테스트신호에 응답하여 상기 제3 지연신호 또는 접지전압을 선택적으로 제어신호로 전달하는 선택전달부; 및
    상기 제2 지연신호 및 상기 제어신호를 입력받아 상기 구동클럭신호를 생성하는 조합부를 포함하는 데이터입력회로.
  6. 제 5 항에 있어서, 상기 지연부는 상기 최종클럭을 단위구간만큼 시프팅하여 상기 제1 지연신호를 생성하고, 상기 제1 지연신호를 상기 단위구간만큼 시프팅하여 상기 제2 지연신호를 생성하며, 상기 제2 지연신호를 상기 단위구간만큼 시프팅하여 상기 제3 지연신호를 생성하는 데이터입력회로.
  7. 제 6 항에 있어서, 상기 테스트에 진입하는 경우 상기 제3 지연신호가 상기 제어신호로 전달되고, 상기 구동클럭신호는 상기 단위구간의 3배 구간동안 인에이블되는 데이터입력회로.
  8. 제 6 항에 있어서, 상기 테스트에 진입하지 않는 경우 상기 접지전압이 상기 제어신호로 전달되고, 상기 구동클럭신호는 상기 단위구간의 2배 구간동안 인에이블되는 데이터입력회로.
  9. 제 6 항에 있어서, 상기 단위구간은 내부클럭의 반주기 구간으로 설정되는 데이터입력회로.
  10. 라이트커맨드, 라이트레이턴시신호 및 버스트신호에 응답하여 라이트래치신호 및 샘플링클럭을 생성하고, 상기 샘플링클럭에 동기하여 최종클럭을 생성하며, 상기 최종클럭이 인에이블되는 구간에서 내부데이터스트로브신호를 래치하여 라이트래치신호를 생성하는 데이터스트로브신호 감지회로; 및
    상기 최종클럭을 시프팅하여 지연시키고, 상기 최종클럭을 지연시킨 신호로부터 구동클럭신호를 생성하는 구동클럭신호생성부를 포함하는 데이터입력회로.
  11. 제 10항에 있어서, 상기 라이트래치신호는 상기 라이트커맨드가 생성되고 라이트레이턴시가 경과된 시점에 동기하여 발생되는 펄스를 포함하는 데이터입력회로.
  12. 제 11 항에 있어서, 상기 샘플링클럭은 상기 라이트커맨드가 생성되고 상기 라이트레이턴시가 경과된 시점부터 버스트구간동안 내부클럭을 샘플링하여 생성되는 데이터입력회로.
  13. 제 12항에 있어서, 상기 최종클럭은 상기 라이트래치신호의 펄스가 입력된 후 상기 샘플링클럭의 순차적인 라이징에지에 동기하여 인에이블된 후 디스에이블되는 데이터입력회로.
  14. 제 10항에 있어서, 상기 데이터스트로브신호 감지회로는
    상기 라이트커맨드가 생성되고 라이트레이턴시가 경과된 시점에 동기하여 발생되는 펄스를 포함하는 상기 라이트래치신호 및 상기 라이트커맨드가 생성되고 상기 라이트레이턴시가 경과된 시점부터 버스트구간동안 내부클럭을 샘플링하여 생성되는 상기 샘플링클럭을 생성하는 클럭샘플링부;
    상기 라이트래치신호의 펄스가 입력된 후 상기 샘플링클럭의 순차적인 라이징에지에 동기하여 인에이블된 후 디스에이블되는 상기 최종클럭을 생성하는 최종클럭생성부; 및
    상기 최종클럭에 응답하여 내부데이터스트로브신호를 래치하여 상기 라이트래치신호를 생성하는 라이트래치신호생성부를 포함하는 데이터입력회로.
  15. 제 14항에 있어서, 상기 클럭샘플링부는
    상기 라이트커맨드를 상기 라이트레이턴시신호에 응답하여 시프팅하는 시프팅부;
    상기 시프팅부의 출력신호를 버퍼링하는 버퍼;
    상기 라이트커맨드가 생성된 시점부터 상기 라이트레이턴시신호 및 상기 버스트신호에 의해 설정되는 시점까지 인에이블되는 구간신호를 생성하는 구간신호생성부;
    상기 버퍼의 출력신호 및 상기 구간신호에 응답하여 구동신호를 구동하는 구동부; 및
    상기 구동신호에 응답하여 상기 내부클럭을 버퍼링하여 상기 샘플링클럭으로 전달하는 전달부를 포함하는 데이터입력회로.
  16. 제 14 항 있어서, 상기 최종클럭생성부는 상기 라이트래치신호의 펄스가 입력된 후 상기 샘플링클럭의 제1 라이징에지에 동기하여 레벨천이하는 제1 레벨신호를 생성하고, 상기 샘플링클럭의 제1 라이징에지에 순차적으로 입력되는 제2 라이징에지에 동기하여 레벨천이하는 제2 레벨신호를 생성하며, 상기 제1 레벨신호의 레벨천이시점부터 상기 제2 레벨신호의 레벨천이시점까지 인에이블되는 상기 최종클럭을 생성하는 데이터입력회로.
  17. 제 10 항에 있어서, 상기 구동클럭신호는 테스트에 진입하는 경우 인에이블구간이 조절되는 데이터입력회로.
  18. 제 17 항에 있어서, 상기 구동클럭신호생성부는
    상기 최종클럭을 순차적으로 시프팅하여 제1 내지 제3 지연신호를 생성하는 지연부;
    테스트신호에 응답하여 상기 제3 지연신호 또는 접지전압을 선택적으로 제어신호로 전달하는 선택전달부; 및
    상기 제2 지연신호 및 상기 제어신호를 입력받아 상기 구동클럭신호를 생성하는 조합부를 포함하는 데이터입력회로.
  19. 제 18 항에 있어서, 상기 지연부는 상기 최종클럭을 단위구간만큼 시프팅하여 상기 제1 지연신호를 생성하고, 상기 제1 지연신호를 상기 단위구간만큼 시프팅하여 상기 제2 지연신호를 생성하며, 상기 제2 지연신호를 상기 단위구간만큼 시프팅하여 상기 제3 지연신호를 생성하는 데이터입력회로.
  20. 제 19 항에 있어서, 상기 테스트에 진입하는 경우 상기 제3 지연신호가 상기 제어신호로 전달되고, 상기 구동클럭신호는 상기 단위구간의 3배 구간동안 인에이블되는 데이터입력회로.
  21. 제 19 항에 있어서, 상기 테스트에 진입하지 않는 경우 상기 접지전압이 상기 제어신호로 전달되고, 상기 구동클럭신호는 상기 단위구간의 2배 구간동안 인에이블되는 데이터입력회로.
  22. 제 19 항에 있어서, 상기 단위구간은 내부클럭의 반주기 구간으로 설정되는 데이터입력회로.
  23. 제 10 항에 있어서,
    상기 구동클럭신호에 응답하여 입력데이터를 라이트입력데이터로 출력하는 데이터전달부; 및
    상기 구동클럭신호에 응답하여 상기 라이트입력데이터를 입력받아 글로벌라인을 구동하는 라이트드라이버를 더 포함하는 데이터입력회로.
  24. 제 23 항에 있어서,
    상기 라이트래치신호에 동기하여 정렬된 데이터를 래치하여 상기 입력데이터를 출력하는 데이터래치부를 더 포함하는 데이터입력회로.
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